專利名稱：輸出電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于半導(dǎo)體集成電路中輸出信號(hào)的輸出電路。
背景技術(shù)：
在計(jì)算機(jī)等的電子器件中，信號(hào)是在公共總線上傳送的。圖54為表示應(yīng)用總線的典型接線示例電路圖。信號(hào)分別由作為輸出電路的二個(gè)三態(tài)緩沖器501、502輸出到總線500。上述二個(gè)三態(tài)緩沖器由CMOS構(gòu)成，在使能信號(hào)EN1、EN2成為有效時(shí)，將與輸入信號(hào)IN1、IN2相應(yīng)的信號(hào)輸出到上述總線500上，在使能信號(hào)EN1、EN2成為無效時(shí)其輸出呈高阻狀態(tài)。而且在上述二個(gè)三態(tài)緩沖器501、502上施加有大小各不相同的電源電壓Vcc1，Vcc2。此外，在三態(tài)緩沖器中還在電源與輸出端之間插入有寄生二極管503，其極性如圖所示。
這里，在采用CMOS結(jié)構(gòu)的上述三態(tài)緩沖器的場(chǎng)合，如圖55中所示在其輸出級(jí)設(shè)置有P溝道及N溝道MOS晶體管511、512。其中P溝道MOS晶體管511的柵極控制信號(hào)由輸入端接有輸入信號(hào)IN及經(jīng)過反相器513將使能信號(hào)EN反相后的輸出信號(hào)的＂與非＂門514提供，而N溝道MOS晶體管512的柵極控制信號(hào)則由輸入端接有使能信號(hào)EN及輸入信號(hào)IN的＂或非＂門515提供。從而將P溝道MOS晶體管511的P型漏極擴(kuò)散層以N溝道MOS晶體管512的N型漏極擴(kuò)散層連接到輸出端516，而在輸出端516與P溝道MOS晶體管511的柵基間形成寄生Pn結(jié)二極管517。前述圖54中的寄生二極管503就是表示這一Pn結(jié)二極管。
現(xiàn)在來考慮圖54中一方的三態(tài)緩沖器502輸出高電平信號(hào)、而另一方的三態(tài)緩沖器501輸出呈高阻狀態(tài)的情況。此時(shí)，在上述二電源電位Vcc1、Vcc2、及MOS晶體管的漏極擴(kuò)散層與柵基間的Pn結(jié)的固定電位Vf之間成為Vcc1＜Vcc2-Vf的關(guān)系時(shí)，上述二極管503就成為正向偏置狀態(tài)，如圖54中所示那樣，電流I就要由Vcc2的電源通過該二極管流向Vcc1的電源。
為了不產(chǎn)生這樣的電流流通，可考慮將連接到輸出端的輸出級(jí)僅僅由N溝道MOS晶體管來構(gòu)成。圖56中就列出了這種例子。在此三態(tài)緩沖器的輸出級(jí)中設(shè)置二個(gè)N溝道MOS晶體管518、512。一方的MOS晶體管518的柵極控制信號(hào)由輸入端接有使能信號(hào)EN及將輸入信號(hào)IN反相的反相器513的輸出信號(hào)的＂或非＂門519提供。另一方的N溝道MOS晶體管512的柵極控制信號(hào)則與圖55的情況相同，由輸入端接有使能信號(hào)EN及輸入信號(hào)IN的＂或非＂門515提供。
但是，在如圖56那樣輸出級(jí)僅由N溝道MOS晶體管構(gòu)成的情況下，雖然能由輸出端516輸出接地電位，但因無法照原樣輸出電源電位Vcc，而使得N溝道MOS晶體管的閾值部分的信號(hào)電平降低。
在上述現(xiàn)有技術(shù)中，采用通過總線來連接多個(gè)輸出電路時(shí)，在給輸出電路提供大小不同的電源電流的情況下會(huì)產(chǎn)生在電流之間流過電流的缺陷。而如果使這些電流不流通時(shí)，則又會(huì)出現(xiàn)在輸出上信號(hào)不能作全幅度的變化的缺點(diǎn)。

發(fā)明內(nèi)容
本發(fā)明就是以考慮上述這種情況作為出發(fā)點(diǎn)，目的在于提供一種既使得輸出能具有信號(hào)全幅度的變化、而在采用連接多個(gè)輸出的情況下即使供給大小不同的電源電壓亦能防止電源之間流過電流的輸出電路。
一種輸出電路，可以在驅(qū)動(dòng)模式驅(qū)動(dòng)輸出端子，并在高阻抗模式將上述輸出端子設(shè)定在高阻抗?fàn)顟B(tài)，其特征在于包括第一高電位節(jié)點(diǎn)，施加以第一高電位；第一和第二基準(zhǔn)電位節(jié)點(diǎn)，分別施加以第一和第二基準(zhǔn)電位；第一MOS晶體管，具有在源極和連接在上述第一高電位節(jié)點(diǎn)和上述輸出端子之間的漏極之間的電流通路，柵極和柵基；前置驅(qū)動(dòng)器電路，具有輸出節(jié)點(diǎn)，用以產(chǎn)生驅(qū)動(dòng)上述第一MOS晶體管柵極的電位；第一筏道閘門，連接于上述前置驅(qū)動(dòng)器電路的上述輸出端點(diǎn)和上述第一MOS晶體管的上述柵極之間；第二筏道閘門，連接于上述前置驅(qū)動(dòng)器電路的上述輸出端點(diǎn)和上述第一MOS晶體管的上述柵極之間；第三筏道閘門，連接于上述第一MOS晶體管的上述柵基和上述柵極之間；和控制電路，施加以第一和第二基準(zhǔn)電位和上述輸出端子的電位；用以根據(jù)控制信號(hào)，施加為使上述第一筏道閘門導(dǎo)通所必要的、上述輸出端子的電位或第二基準(zhǔn)電位至上述第一閥道閘門；用以當(dāng)?shù)诙鶞?zhǔn)電位施加于上述第一筏道閘門時(shí)，根據(jù)控制信號(hào)，施加為使上述第二筏道閘門導(dǎo)通所必要的第一基準(zhǔn)電位至上述第二筏道閘門；和用以當(dāng)上述輸出端子的電位施加于上述第一筏道閘門時(shí)，根據(jù)控制信號(hào)，施加為使上述第二筏道閘門不通導(dǎo)所必要的電位至上述第二筏道閘門；其中，在上述高阻抗模式，當(dāng)一個(gè)高于上述第一高電位的電位被施加于上述輸出端子時(shí)，上述控制電路將上述輸出端子的電位施加于上述第一筏道閘門，將使上述第二筏道閘門不通導(dǎo)的必要的電位施加于上述第二筏道閘門，和將使上述第三筏道閘門導(dǎo)通的必要的電位施加于上述第三筏道閘門；和在上述驅(qū)動(dòng)模式，當(dāng)使上述第一和第二筏道閘門分別導(dǎo)通的電位，分別被施加于上述第一和第二筏道閘門時(shí)，上述控制電路將使上述第三筏道閘門不導(dǎo)通的電位施加于上述第三通筏道閘門。


圖1為第一實(shí)施例的詳細(xì)電路圖；圖2為形成第一實(shí)施例電路的基片斷面圖；圖3為第二實(shí)施例的詳細(xì)電路圖；圖4為第三實(shí)施例的詳細(xì)電路圖；圖5為第四實(shí)施例的詳細(xì)電路圖；圖6為第五實(shí)施例的詳細(xì)電路圖；圖7為第六實(shí)施例的詳細(xì)電路圖；圖8為第七實(shí)施例的詳細(xì)電路圖；圖9為第八實(shí)施例的詳細(xì)電路圖；圖10為第九實(shí)施例的詳細(xì)電路圖；圖11為第十實(shí)施例的詳細(xì)電路圖；圖12為第十一實(shí)施例的詳細(xì)電路圖；圖13為第十二實(shí)施例的詳細(xì)電路圖；圖14為表示由上述各實(shí)施例電路和適當(dāng)組合各實(shí)施例而成的變型示例電路構(gòu)成的概略電路圖；圖15為表示由上述各實(shí)施例電路和適當(dāng)組合各實(shí)施例而成的變型示例電路構(gòu)成的概略電路圖；圖16為表示由上述各實(shí)施例電路和適當(dāng)組合各實(shí)施例而成的變型示例電路構(gòu)成的概略電路圖；圖17為表示由上述各實(shí)施例電路和適當(dāng)組合各實(shí)施例而成的變型示例電路構(gòu)成的概略電路圖；圖18為表示由上述各實(shí)施例電路和適當(dāng)組合各實(shí)施例而成的變型示例電路構(gòu)成的概略電路圖；
圖19為表示由上述各實(shí)施例電路和適當(dāng)組合各實(shí)施例而成的變型示例電路構(gòu)成的概略電路圖；圖20為表示由上述各實(shí)施例電路和適當(dāng)組合各實(shí)施例而成的變型示例電路構(gòu)成的概略電路圖；圖21為表示由上述各實(shí)施例電路和適當(dāng)組合各實(shí)施例而成的變型示例電路構(gòu)成的概略電路圖；圖22為表示由上述各實(shí)施例電路和適當(dāng)組合各實(shí)施例而成的變型示例電路構(gòu)成的概略電路圖；圖23為表示由上述各實(shí)施例電路和適當(dāng)組合各實(shí)施例而成的變型示例電路構(gòu)成的概略電路圖；圖24為表示由上述各實(shí)施例電路和適當(dāng)組合各實(shí)施例而成的變型示例電路構(gòu)成的概略電路圖；圖25為表示由上述各實(shí)施例電路和適當(dāng)組合各實(shí)施例而成的變型示例電路構(gòu)成的概略電路圖；圖26為表示由上述各實(shí)施例電路和適當(dāng)組合各實(shí)施例而成的變型示例電路構(gòu)成的概略電路圖；圖27為表示由上述各實(shí)施例電路和適當(dāng)組合各實(shí)施例而成的變型示例電路構(gòu)成的概略電路圖；圖28為表示由上述各實(shí)施例電路和適當(dāng)組合各實(shí)施例而成的變型示例電路構(gòu)成的概略電路圖；圖29為表示由上述各實(shí)施例電路和適當(dāng)組合各實(shí)施例而成的變型示例電路構(gòu)成的概略電路圖；圖30為表示由上述各實(shí)施例電路和適當(dāng)組合各實(shí)施例而成的變型示例電路構(gòu)成的概略電路圖；圖31為表示由上述各實(shí)施例電路和適當(dāng)組合各實(shí)施例而成的變型示例電路構(gòu)成的概略電路圖；
圖32為表示由上述各實(shí)施例電路和適當(dāng)組合各實(shí)施例而成的變型示例電路構(gòu)成的概略電路圖；圖33為表示由上述各實(shí)施例電路和適當(dāng)組合各實(shí)施例而成的變型示例電路構(gòu)成的概略電路圖；圖34為表示由上述各實(shí)施例電路和適當(dāng)組合各實(shí)施例而成的變型示例電路構(gòu)成的概略電路圖；圖35為將上述各實(shí)施例電路、概略電路、變型示例作進(jìn)一步概略表示的電路圖；圖36為將上述各實(shí)施例電路、概略電路、變型示例作進(jìn)一步概略表示的電路圖；圖37為將上述各實(shí)施例電路、概略電路、變型示例作進(jìn)一步概略表示的電路圖；圖38為將上述各實(shí)施例電路、概略電路、變型示例作進(jìn)一步概略表示的電路圖；圖39為將上述各實(shí)施例電路、概略電路、變型示例作進(jìn)一步概略表示的電路圖；圖40為將上述各實(shí)施例電路、概略電路、變型示例作進(jìn)一步概略表示的電路圖；圖41為將上述各實(shí)施例電路、概略電路、變型示例作進(jìn)一步概略表示的電路圖；圖42為將上述各實(shí)施例電路、概略電路、變型示例作進(jìn)一步概略表示的電路圖；圖43為將上述各實(shí)施例電路、概略電路、變型示例作進(jìn)一步概略表示的電路圖；圖44為將上述各實(shí)施例電路、概略電路、變型示例作進(jìn)一步概略表示的電路圖；
圖45為將上述各實(shí)施例電路、概略電路、變型示例作進(jìn)一步概略表示的電路圖；圖46為將上述各實(shí)施例電路、概略電路、變型示例作進(jìn)一步概略表示的電路圖；圖47為將上述各實(shí)施例電路、概略電路、變型示例作進(jìn)一步概略表示的電路圖；圖48為將上述各實(shí)施例電路、概略電路、變型示例作進(jìn)一步概略表示的電路圖；圖49為將上述各實(shí)施例電路、概略電路、變型示例作進(jìn)一步概略表示的電路圖；圖50為提取上述各實(shí)施例電路、實(shí)施例電路的概略電路、變型示例電路的主要部分的示意圖；圖51為圖50電路的變型示例電路圖；圖52為表示圖51電路中所采用的電位產(chǎn)生電路的構(gòu)成的斷面圖；圖53為表示圖51電路中的電位產(chǎn)生電路的具體構(gòu)成；圖54為表示總線應(yīng)用中的典型連接示例的電路圖；圖55為三態(tài)緩沖器的電路圖；圖56為與上述不同的三態(tài)緩沖器電路圖。
各圖中P1、P2、P4、P5、P6、P8、 P9、P11、P12、TP1、TP2、TP3、TP4、LP3、LP7、LP12為PMOS晶體管(P溝道MOS晶體管)；N1、N2、TN1、TN2、TN3、TN4為NMOS晶體管(N溝道MOS晶體管)；21為控制電路；22為前置驅(qū)動(dòng)電路；23、24為插入電路。
具體實(shí)施例方式
下面參照附圖以實(shí)施例來對(duì)本發(fā)明加以說明。圖1為按照本發(fā)明輸出電路的第一實(shí)施例的詳細(xì)電路圖。這一輸出電路的基本結(jié)構(gòu)是，與前述圖55中所示的現(xiàn)有的電路的情況同樣的輸出級(jí)由P溝道及N溝道MOS晶體管組成，采用＂與非＂門、＂或非＂門及反相器等來構(gòu)成產(chǎn)生驅(qū)動(dòng)二個(gè)MOS晶體管的柵極用的控制信號(hào)的產(chǎn)生裝置。輸出級(jí)的P溝道MOS晶體管(以下將其稱為PMOS晶體管)P1及N溝道MOS晶體管(以下稱NMOS晶體管)的漏極一齊連接到輸出端Y。PMOS晶體管P1的源極連接到電源電位端(VCC)，NMOS晶體管N1的源極連接到接地電位端。
通常的半導(dǎo)體器件中均使得PMOS晶體管的柵基與源極同電位。但在本實(shí)施例中PMOS晶體管P1的源極與柵基在電位上是分隔開的。而且包括此PMOS晶體管P1在內(nèi)，后述所有PMOS晶體管的源極與柵基在電位上全部分隔開，后述的所有PMOS晶體管的柵基均連接在一起。另外，包含NMOS晶體管N1在內(nèi)的后述所有NMOS晶體管其柵基與源極則均為同電位。
PMOS晶體管TP1和TP2以及NMOS晶體管TN1和TN2組成產(chǎn)生上述PMOS晶體管P1的柵極驅(qū)動(dòng)信號(hào)的＂與非＂門。亦即，PMOS晶體管TP1和TP2的源極連接在一起，漏極亦連在一起，此漏極的共同端被連接到上述PMOS晶體管P1的柵極端。而在上述柵極端與接地電位端之間連接有由各自的漏極、源極相串聯(lián)的NMOS晶體管TN1、TN2。另外，PMOS晶體管TP1的柵極與NMOS晶體管TN1的柵極連在一起，而在此共同的柵極端上通過反相器INV1加有使能信號(hào)/EM。而PMOS晶體管TP2的柵極與NMOS晶體管TN2的柵極連在一起，此共同柵極端被加有輸入信號(hào)/IN。＂與非＂門NOR1產(chǎn)生上述NMOS晶體管N1的柵極驅(qū)動(dòng)信號(hào)，而輸入使能信號(hào)/EN和輸入信號(hào)/IN。
上述PMOS晶體管P1的柵極被連接以PMOS晶體管P2的漏極和柵基。此PMOS晶體管P2的源極被連接到電源電位端，柵極被連接到上述輸出端Y。上述PMOS晶體管TP1、TP2的共同源極端連接PMOS晶體管P4的漏極。此PMOS晶體管P4的源極連接到電源電位端。在上述PMOS晶體管P1的柵極與上述輸出端Y間連接以PMOS晶體管P6的源極、漏極。該P(yáng)MOS晶體管P6的柵極連接到電源電位端。
PMOS晶體管P9和NMOS晶體管N2產(chǎn)生對(duì)應(yīng)于上述反相器INV1的輸出EN、接地電位和上述輸出端Y中的電位的控制信號(hào)，PMOS晶體管P9的源極連接到上述輸出端Y，PMOS晶體管P9和NMOS晶體管N2的漏極和柵極互相共同連接，NMOS晶體管N2的源極連接到接地電位端。
此外，PMOS晶體管P8的源極、漏極間，被連接在上述PMOS晶體管P1的柵基和上述PMOS晶體管P4的漏極之間。而且，PMOS晶體管P11的源極、漏極間被連接在電源電位端與上述PMOS晶體管P1的柵基之間。因而，上述PMOS晶體管P9和NMOS晶體管N2的共同漏極端的信號(hào)被加給上述PMOS晶體管P11、P4的二個(gè)柵極。而上述信號(hào)EN則被送至上述PMOS晶體管P8。
這里，NMOS晶體管通常在P型基片上形成，PMOS晶體管則在N型基片上形成。為了方便于說明在單一基片上形成本實(shí)施例電路并構(gòu)成集成電路的情況，采用如圖2中所示的P型基片。因而，上述各PMOS晶體管均在P型基片11中的N溝道12上形成，NMOS晶體管則在P型基片上形成。如上述那樣，在上述輸出端Y上有可能被被加高于電源電位Vcc的電位。為此，通常不能使用對(duì)Vcc偏置的N型基片。因?yàn)?，在N型基片上形成作為PMOS晶體管的漏極的P型擴(kuò)散層中，由于在漏極與N型基片間形成寄生Pn結(jié)二極管，當(dāng)輸出端上施加以高于Vcc的電位時(shí)就使此寄生Pn結(jié)二極管作正向偏置而流過不必要的電流。因而在上述圖1中，PMOS晶體管P1、P2、P4、P6、P8、P9、P11、TP1、TP2的柵基均被附加以表示為N溝道的符號(hào)Nwell。而且，上述PMOS晶體管并不一定要在同一N溝道Nwell中形成，在各個(gè)別的相互間電氣上相連接的N溝道中形成亦可。而使上述PMOS晶體管TP1和TP2的柵基連接到PMOS晶體管P4的漏極也可。
下面來說明上述輸出電路的操作。在此說明中，Vcc電平作為H，接地電平作為L(zhǎng)，PMOS晶體管的閾值電壓以Vtp(Px)表示，其中X＝1，2……。
首先說明當(dāng)使能信號(hào)/EN為L(zhǎng)時(shí)的使能狀態(tài)的操作。在這種情況下與輸入信號(hào)/IN的電平相對(duì)應(yīng)地輸出級(jí)的PMOS晶體管P1或NMOS晶體管N1中的一個(gè)成為導(dǎo)通狀態(tài)，輸出端Y上的信號(hào)成為H或L。由于/EN成為L(zhǎng)，所以反相器INV1的輸出EN成為H。因此NMOS晶體管N2導(dǎo)通，PMOS晶體管P9截止。由此使得PMOS晶體管P11和P4的柵極端成為L(zhǎng)而使二個(gè)MOS晶體管導(dǎo)通。由于上述二個(gè)PMOS晶體管導(dǎo)通，PMOS晶體管的柵基Nwell被上拉至Vcc，因而PMOS晶體管TP1、TP2的晶體同源極端也被上拉至Vcc。而PMOS晶體管P8截止。因而，由PMOS本管TP1和TP2以及NMOS晶體管TN1和TN2組成的＂與非＂門就成為可能的操作狀態(tài)。亦即，在使能狀態(tài)時(shí)，此電路就是處于與通常的三態(tài)緩沖器同樣操作的狀態(tài)。
下面說明使能信號(hào)/EN為H時(shí)的禁止?fàn)顟B(tài)的操作。在這種情況下，不管輸入信號(hào)/IN的狀態(tài)如何，輸出端Y總是高阻狀態(tài)。這時(shí)由于/EN為H，＂或非＂門NOR1的輸出就成為L(zhǎng)，NMOS晶體管N1截止。而在這一電路被使用于如前述圖60中所示的連接到總線上時(shí)，按照其他輸出電路的輸出狀態(tài)，輸出端Y采取下述三種狀態(tài)。即，輸出端Y為L(zhǎng)時(shí)的第一狀態(tài)，輸出端Y為H時(shí)的第二狀態(tài)，和輸出端Y具有高于Vcc的電平時(shí)的第三狀態(tài)。
首先，在第一狀態(tài)即輸出端Y為L(zhǎng)時(shí)，由于輸出端Y的L信號(hào)而使PMOS晶體管P2導(dǎo)通，PMOS晶體管的柵基Nwell被上拉至Vcc。這時(shí)由于EN成為L(zhǎng)，NMOS晶體管N2截止，PMOS晶體管P9、P8導(dǎo)通。由于輸出端Y的電位通過PMOS晶體管P9被傳送到PMOS晶體管P11、P4的共同柵極端，所以這一電位就成為Vcc與接地電位的中間電位。由于這一電位，PMOS晶體管P11、P4也成為導(dǎo)通的情況。另一方面，由于PMOS晶體管P8也導(dǎo)通，PMOS晶體管的柵基Nwell的電位，實(shí)際上被傳送至PMOS晶體管TP1和TP2的共同源極端。因而，由PMOS晶體管TP1和TP2以及NMOS晶體管TN1和TN2所構(gòu)成的＂與非＂門成為可能的動(dòng)作狀態(tài)。此時(shí)，/EN為高，EN就成為L(zhǎng)，因而PMOS晶體管TP1導(dǎo)通，PMOS晶體管P1的柵極端被上拉至Vcc。由此使PMOS晶體管P1截止。而且，/EN為H，＂或非＂門NOR1的輸出成為L(zhǎng)，因而NMOS晶體管N1也截止。因此，輸出端Y維持高阻狀態(tài)。
第二狀態(tài)、即輸出端Y為H時(shí)，EN為低，NMOS晶體管N2截止，PMOS晶體管P9、P8一齊導(dǎo)通。而輸出端Y的H信號(hào)通過PMOS晶體管P9傳送到PMOS晶體管P4、P11的共同柵極端，其電位就成為Vcc。因而二個(gè)PMOS晶體管P4、P11就截止。PMOS晶體管P2亦因輸出端Y的高信號(hào)而截止。這時(shí)，PMOS晶體管P1的柵基的電位，成為由源極電位Vcc降低一因源極與柵基間所產(chǎn)生的寄生Pn結(jié)二極管所產(chǎn)生的內(nèi)在電位Vf部分即(Vcc-Vf)。而因PMOS晶體管P8導(dǎo)通，此電位(Vcc-Vf)被傳送到構(gòu)成＂與非＂門的PMOS晶體管TP1和TP2的共同源極端。并因EN為L(zhǎng)，PMOS晶體管TP1導(dǎo)通，上述電位(Vcc-Vf)被傳送到PMOS晶體管P1的柵極端。此時(shí)，在Vtp(P1)＞-Vf的情況下，雖然在PMOS晶體管P1中有電流流過，借助將Vtp(P1)設(shè)定成為-Vf＞Vtp(P1)而能使這一電流非常小，而能將輸出端Y作為高阻狀態(tài)。
第三狀態(tài)，即在輸出端Y成為高于Vcc的電平Vy時(shí)，在以前情況下電源之間會(huì)流過很大的電流。由于在輸出端Y中被加以較Vcc高的電平，當(dāng)Vy＞Vcct|Vtp(P6)|時(shí)，因PMOS晶體管P6導(dǎo)通，PMOS晶體管的柵基Nwell的電位就成為與輸出端Y相同，此柵基Nwell的電位通過PMOS晶體管P8被傳送至PMOS晶體管P4的漏極端，并且與上述同樣地通過PMOS晶體管TP1傳送給PMOS晶體管P1的柵極端。而且由于EN為L(zhǎng)，NMOS晶體管N2截止，PMOS晶體管P9、P8一齊導(dǎo)通。輸出端Y的電位通過PMOS晶體管P9被傳送至PMOS晶體管P11、P4的共同柵極端。因而，PMOS晶體管P1、P2、P11、P4的柵極、源極間電壓成為0而分別截止。所以這種情況下輸出端Y也保持高阻狀態(tài)。
這樣，上述實(shí)施例輸出電路，在使能狀態(tài)時(shí)輸出端Y能由接地電位至電源電位Vcc作完全的變化，而在禁止?fàn)顟B(tài)時(shí)，即使輸出端Y成為高于電源電位Vcc的電位，也不會(huì)有電流由輸出端Y至電源電位端流入，在輸出端Y為電源電位Vcc以下的情況時(shí)也同樣不會(huì)有電流由電源電位端流至輸出端。亦即能維持高阻狀態(tài)。
下面利用圖3來說明本發(fā)明第二實(shí)施例。在上述圖1的實(shí)施例中，使能信號(hào)/EN在由L變化成H時(shí)的情形為，根據(jù)電路在使能狀態(tài)下輸出信號(hào)Y為H的狀態(tài)出發(fā)來考慮電路在禁止?fàn)顟B(tài)下輸出信號(hào)Y變化成H狀態(tài)的情況。由于在電路為使能狀態(tài)時(shí)輸出信號(hào)Y成為H，PMOS晶體管P1的柵極端成為L(zhǎng)。在電路由使能狀態(tài)變成為禁止?fàn)顟B(tài)時(shí)，要使PMOS晶體管P1截止，其柵極端就必須成為H?？墒?，由于在禁止?fàn)顟B(tài)輸出信號(hào)Y成為H，NMOS晶體管N2截止后不久，PMOS晶體管P11和P4的輸入柵極端通過PMOS晶體管P9被上拉至H。即，PMOS晶體管P11和P4迅速截止。因而PMOS晶體管P1的柵極端，經(jīng)由PMOS晶體管P8和TP1如前述那樣被上拉至(Vcc-Vf)的電位。這一電位像前述那樣是因PMOS晶體管P1的柵基和源極間寄生地產(chǎn)生的Pn結(jié)二極管中流過電流產(chǎn)生的?？墒?，這一電流相當(dāng)于以Vcc電源電位端作發(fā)射極、柵基Nwell作基極和前述P型基片作集電極的寄生雙極性晶體管的基極電流，因?yàn)榘l(fā)射極-集電極電流在P型基片上流通，就有可能成為引起閉鎖的觸發(fā)電流。
因此，在此第二實(shí)施例電路中，就是要使得不發(fā)生這樣的閉鎖現(xiàn)象。圖3中所示的第二實(shí)施例電路與圖1中的不同之處在于，設(shè)置有由將前述反相器INV1的輸出反相的反相器INV2及輸入端接有該反相器INV2的輸出和使能信號(hào)/EN的＂與非＂門NAND1所組成的信號(hào)延遲電路，代替前述反相器INV1的輸出的是將此信號(hào)延遲電路的輸出提供給前述PMOS晶體管P9和NMOS晶體管N2的共同柵極端以及前述PMOS晶體管P8的柵極。
在這樣構(gòu)成的輸出電路中，當(dāng)使能信號(hào)/EN由L變成H時(shí)，首先，反相器INV1的輸出EN由H變成L，NMOS晶體管TN1截止，PMOS晶體管TP1導(dǎo)通。由于反相器INV2和＂與非＂門NAND1中存在有門延遲時(shí)間，在這時(shí)刻＂與非＂門NAND1的輸出EN′還是H，PMOS晶體管P11和P4導(dǎo)通。而PMOS晶體管P8是截止的。如果將上述門延遲時(shí)間設(shè)定為由PMOS晶體管P4產(chǎn)生的，電流流通中PMOS晶體管P1的柵極端的電位由L上拉到H的時(shí)間，就不會(huì)有因前述那樣的寄生二極管的電流流通。而在上述門延遲時(shí)間之后PMOS晶體管P9和P8導(dǎo)通，NMOS晶體管N2截止。
相反，在使能信號(hào)/EN由H變化成L時(shí)，首先，反相器INV1的輸出EN由L變成H，NMOS晶體管TN1導(dǎo)通，PMOS晶體管TP1截止。由于＂與非＂門NAND1被輸入以使能信號(hào)/EN，信號(hào)EN′與信號(hào)EN大致同時(shí)地由L變成H。從而NMOS晶體管N2導(dǎo)通，PMOS晶體管P9和P8截止。由此，PMOS晶體管P11和P4導(dǎo)通，由PMOS晶體管TP1和TP2以及NMOS晶體管TN1和TN2所組成的＂與非＂門就成為可能動(dòng)作狀態(tài)，成為可接收輸入信號(hào)/IN的狀態(tài)。
圖4表示本發(fā)明第三實(shí)施例的輸出電路的構(gòu)成，與圖3的第二實(shí)施例同樣是為避免引起閉鎖情況。圖4中所示的第三實(shí)施例電路與圖3中的不同點(diǎn)在于，不采用由上述反相器INV2與＂與非＂門NAND1組成的信號(hào)延遲電路，而是采用利用串連連接的二個(gè)反相器INV2、INV3來構(gòu)成前述的信號(hào)延遲電路。即，反相器INV2將前述反相器INV1的輸出EN反相，反相器INV3將反相器INV2的輸出反相，來求得前述信號(hào)EN′。
在這樣構(gòu)成的輸出電路中，使能信號(hào)/EN由L變?yōu)镠時(shí)的操作與圖3實(shí)施例的情況相同。另一方面，在使能信號(hào)/EN由H變?yōu)長(zhǎng)時(shí)，信號(hào)EN′相對(duì)信號(hào)EN滯后反相器INV2、INV3的信號(hào)傳送延遲時(shí)間部分由L變成H。因而，由PMOS晶體管TP1和TP2以及NMOS晶體管TN1和TN2所構(gòu)成的＂與非＂門，與圖3實(shí)施例的情況不同，在滯后2個(gè)反相器信號(hào)傳送延遲時(shí)間部分后成為可能動(dòng)作狀態(tài)，成為能夠接收輸入信號(hào)/IN的狀態(tài)。
在上述各實(shí)施例中，為將PMOS晶體管P1的柵基電位送至其柵極而作開關(guān)控制的PMOS晶體管P8的一端，被連接到PMOS晶體管P4的漏極。不過，如在圖5的第四實(shí)施例電路中所示那樣，亦可直接連接到PMOS晶體管P1的柵極。而在這樣連接的情況下，使能信號(hào)/EN由H變成L，如果輸入信號(hào)/IN為H，雖然PMOS晶體管P1的柵極端被下拉到L，PMOS晶體管P8截止的動(dòng)作滯后，經(jīng)由此PMOS晶體管P8可能從電源電位端至接地電位端暫時(shí)有電流流通。在本實(shí)施例電路中，雖然說明了是由反相器INV2和＂與非＂門NAND1組成信號(hào)延遲電路，但它亦可如圖4中所示那樣由二個(gè)反相器INV2、INV3來組成。
下面利用圖6說明本發(fā)明的第五實(shí)施例。在上述圖3的實(shí)施例電路中，在使能信號(hào)/EN成為H的禁止?fàn)顟B(tài)下，輸出端Y的電位如果使得Vcc-|Vtp(P2)|＜Vy＜Vcc時(shí)，由于PMOS晶體管P2為截止，PMOS晶體管的柵基Nwell由于前述那樣因寄生Pn結(jié)二極管的作用至少被上拉到(Vcc-Vf)。而且，由于PMOS晶體管P8和TP1為導(dǎo)通，PMOS晶體管P1的柵極也成為相同電位。在-Vf＜Vtp(P1)的情況下PMOS晶體管P1導(dǎo)通，在漏極、源極之間可能有電流流通。加之在禁止?fàn)顟B(tài)時(shí)輸出端Y的電位Vy在Vcc＜Vy＜Vcc+|Vtp(P6)|的情況下，因PMOS晶體管P6截止，PMOS晶體管的柵基Nwell如前述那樣因寄生Pn結(jié)二極管至少被上拉至(Vy-Vt)。而由于PMOS晶體管P8和TP1導(dǎo)通，PMOS晶體管P1的柵極也成為同電位。而在-Vf＜Vtp(P1)的情況下，PMOS晶體管P1導(dǎo)通，在漏極、源極之間就可能有電流流通。
因此，圖6中的實(shí)施例電路，就是要使得因輸出端Y的電位產(chǎn)生的經(jīng)由PMOS晶體管P1流通的上述電流大大減小。圖6中所示實(shí)施例電路與圖3中的不同點(diǎn)在于，增加了二個(gè)新的PMOS晶體管LP3和LP7。上述一個(gè)PMOS晶體管LP3的閾值Vtp(LP3)與前述Vtp(P1)間具有Vtp(P1)≤Vtp(LP3)的關(guān)系，源極被連接到電源電位端，漏極、柵極及柵基被連接到前述柵基Nwell。上述另一個(gè)PMOS晶體管LP7的閾值Vtp(LP7)與前述Vtp(P1)間具有Vtp(P1)≤Vtp(LP7)的關(guān)系，源極被連接到輸出端Y，漏極和柵極被連接到PMOS晶體管P4的漏極，柵基被連接到柵基Nwell。
在這樣的結(jié)構(gòu)中，在使能信號(hào)/EN成為H的禁止?fàn)顟B(tài)時(shí)輸出端Y的電位Vy具有Vcc-|Vtp(P2)|＜Vy＜Vcc的情況時(shí)，PMOS晶體管的柵基Nwell成為上拉至(Vcc-Vf)。在這種情況下，因?yàn)榇嬖谥鳹tp(P1)≤Vtp(LP3)的關(guān)系，柵基Nwell的電位V(Nwell)就能成為Vcc-|Vtp(LP3)|≤V(Nwell)＜Vcc的情況。而且由于PMOS晶體管P8和TP1為導(dǎo)通，PMOS晶體管P1的柵極端也與其同電位。因而，PMOS晶體管P1的柵極、源極間電壓Vgs(P1)則與Vtp(LP3)相同，PMOS晶體管P1常常在亞閾值區(qū)內(nèi)工作，從而大大降低前述那樣的電流。
另一方面在禁止?fàn)顟B(tài)時(shí)輸出端Y的電位Vy處于Vcc＜Vy＜Vcc+|Vtp(P6)|的情況下，PMOS晶體管柵基Nwell至少被上拉至(Vy-Vf)。這時(shí)，因?yàn)榇嬖谥鳹tp(P1)≤Vtp(LP7)的關(guān)系，柵基Nwell的電位V(Nwell)就可能成為Vy＜-|Vtp(LP7)|≤V(Nwell)＜Vy。并由于PMOS晶體管P8和TP1導(dǎo)通，PMOS晶體管P1的柵極端則也與其同電位。因此PMOS晶體管P1的柵極、源極間的電壓Vgs(P1)則與Vtp(LP7)相同，PMOS晶體管P1常常在亞閾值區(qū)工作，大大地降低了前述那樣的電流。而且上述二個(gè)PMOS晶體管LP3、LP7可能作成為具有相同閾值的PMOS晶體管。另外在圖6中雖然是對(duì)將PMOS晶體管P7的一端連接到PMOS晶體管P4的漏極時(shí)的情況的說明，這與連接到柵基Nwell也是同樣的。
圖7和圖8分別表示本發(fā)明第六、第七實(shí)施例的電路構(gòu)成。上述圖6實(shí)施例電路中的PMOS晶體管LP3是用于設(shè)定PMOS晶體管P1的柵極端的電位的，所以其連接地點(diǎn)在柵基與柵極間的通路當(dāng)中任何一點(diǎn)都可。因此在圖7的實(shí)施例電路中就將此PMOS晶體管LP3的漏極、柵極和柵基連接到PMOS晶體管P4的漏極。而在圖8實(shí)施例電路中則是將此PMOS晶體管LP3的漏極和柵基直接連接到PMOS晶體管P4的柵基。而且，在圖4、圖5的各實(shí)施例電路中設(shè)置與上述二個(gè)PMOS晶體管LP3、LP7同樣的結(jié)構(gòu)亦可。
在當(dāng)上述輸出端Y上的電位Vy較Vcc高或低的情況時(shí)，為使上述那樣的電流不再流通，亦即為使產(chǎn)生上述那種狀態(tài)的Vy的范圍減小，可采用如下措施。亦就是，在Vcc-|Vtp(P2)|＜Vy＜Vcc和Vcc＜Vy＜Vcc+|Vtp(P6)|的區(qū)間中時(shí)PMOS晶體管P1中可能有電流流通，為使這一區(qū)間減小而增大PMOS晶體管P2與P6的閾值Vtp，即與PMOS晶體管LP3和LP7同樣地，可使得Vtp(P1)＜Vtp(P2)，Vtp(P1)＜Vtp(P6)。
圖9表示本發(fā)明第八實(shí)施例的電路構(gòu)成。在這一實(shí)施例的輸出電路中，代替設(shè)置在前述圖6中的PMOS晶體管LP7的是設(shè)置有二個(gè)PMOS晶體管LP12和P12。這里，一個(gè)PMOS晶體管LP12的源極連接到前述輸出端Y，柵極和漏極則連接到上述另一PMOS晶體管P12的源極。而PMOS晶體管P12的漏極被連接到PMOS晶體管P1的柵設(shè)，在此柵極上被加有前述信號(hào)EN。在這樣的輸出電路中，在使能信號(hào)/EN成為高的禁止?fàn)顟B(tài)時(shí)因上述信號(hào)EN而使得上述PMOS晶體管P12處于導(dǎo)通狀態(tài)，通過PMOS晶體管LP12將輸出端Y的電位加到PMOS晶體管P1的柵極。在這一實(shí)施例中，改變PMOS晶體管LP12和PMOS晶體管P12的串聯(lián)連接順序也能取得同樣的效果。
圖10表示本發(fā)明第九實(shí)施例的電路構(gòu)成。在這一實(shí)施例輸出電路中，是相對(duì)前述圖6中實(shí)施例電路增加了一新的PMOS晶體管P5。這一PMOS晶體管P5的源極、漏極被連接在輸出端Y與PMOS晶體管P1的柵極之間，柵極則與電源電位端相連接。在這樣的輸出電路中，當(dāng)使能信號(hào)/EN成為H的禁止?fàn)顟B(tài)時(shí)，如輸出端Y的電位Vy較電源電位高，柵基Nwell就被上拉至輸出端Y的電位Vy。直流上PMOS晶體管P5的動(dòng)作與PMOS晶體管P6相同，但在瞬態(tài)方向有若干差別。即，在電位Vy高于Vcc時(shí)，由于PMOS晶體管P6被直接連接在柵基上，所以能使Vy迅速地跟隨柵基電位。這就具有減少PMOS晶體管P1中產(chǎn)生的寄生pnp雙極性晶體管的基極電流和發(fā)射極—集電極間電流的效果，并由于能使流向P型基片的電流減小而且取得防止閉鎖的結(jié)果。柵極的電位，因?yàn)楸唤?jīng)由PMOS晶體管P8和前置驅(qū)動(dòng)電路傳送至PMOS晶體管P1的柵極，其電阻部分使得跟隨Vy的性能惡化。因此，在圖10的實(shí)施例電路中將PMOS晶體管P5直接連接到PMOS晶體管P1的柵極，使得跟隨性能較之僅有PMOS晶體管P6的情況亦有改善。
在圖11的本發(fā)明的第+實(shí)施例電路中，利用將上述PMOS晶體管P5接到PMOS晶體管P4的漏極，來使跟隨性能比僅有P6時(shí)有所改善。圖11的本實(shí)施例電路中的PMOS晶體管P5的連接與圖10的實(shí)施例電路間的差別在于如下所述那樣的瞬變性能上的差異。即，在將PMOS晶體管P5連接到PMOS晶體管P1柵極的情況下，PMOS晶體管P5的源、漏一方的P型擴(kuò)散層成為P1的柵極端的寄生電容，增加了全信號(hào)變化時(shí)P1的柵極端的充放電時(shí)間，而成為延遲轉(zhuǎn)換速度的一個(gè)因素。另一方面，在將PMOS晶體管P5連接到PMOS晶體管P4的漏極的情況下，由于這一端點(diǎn)不作全信號(hào)變化，所以就不成為速度降低的原因。根據(jù)上述理由而設(shè)置了直流方向動(dòng)作相同的兩個(gè)PMOS晶體管P5和P6。
圖12表示本發(fā)明第十一實(shí)施例的電路結(jié)構(gòu)。在前述圖5的實(shí)施例電路中，取使能信號(hào)/EN和輸入信號(hào)/IN的＂與非＂邏輯或＂或非＂邏輯來進(jìn)行輸出級(jí)PMOS晶體管P1和NMOS晶體管N1的導(dǎo)通/截止控制，而在本實(shí)施例的輸出電路中，則是采取輸入/IN1和IN2兩個(gè)信號(hào)來作為輸入信號(hào)。在此實(shí)施例中，前述PMOS晶體管P4的源極不直接連接到電源電位端，而是在此源極與電源電位端之間連接兩個(gè)新的PMOS晶體管TP3、TP4的源極、漏極。上述一個(gè)PMOS晶體管TP4的柵極輸入作為反相器INV1的輸出的信號(hào)EN，另一個(gè)上述PMOS晶體管TP3的柵極則輸入有輸入信號(hào)/IN2。而前述PMOS晶體管TP1的柵極輸入有信號(hào)EN，前述PMOS晶體管TP2的柵極輸入有輸入信號(hào)/IN1。針對(duì)由前述NMOS晶體管TN1、TN2所組成的串聯(lián)電路，并聯(lián)連接以一由新的在源、漏極間串聯(lián)連接的二個(gè)NMOS晶體管TN3、TN4所構(gòu)成的串聯(lián)電路。這些NMOS晶體管TN1、TN2、TN3和TN4的各柵極，分別被提供以/IN2、EN/IN1、EN。而替代驅(qū)動(dòng)NMOS晶體管N1的柵極的前述二輸入＂或非＂門，設(shè)置一輸入有上述信號(hào)/EN、/IN1、/IN2的三輸入＂或非＂門NOR2。在此實(shí)施例電路中，與前述圖10、圖11相同地設(shè)置有PMOS晶體管P5。這樣結(jié)構(gòu)的輸出電路，僅僅在輸入信號(hào)增加二個(gè)這一點(diǎn)上不同外，其基本動(dòng)作與圖5的實(shí)施例電路的情況相同。在其它實(shí)施例中也可以作同樣的變型，而且在上述實(shí)施例中雖然只表明為三個(gè)輸入，但也可能同樣地實(shí)行三輸入以上的多輸入的情況的變型。而且亦可將NMOS晶體管TN1和TN2的連接順序或TN3和TN4的連接順序加以改變。而且亦可將NMOS晶體管TN1和TN2的串聯(lián)連接點(diǎn)與TN3和TN4的串聯(lián)連接點(diǎn)相互連接。
圖13表示本發(fā)明第十二實(shí)施例的電路構(gòu)成。在此實(shí)施例電路中，與前述實(shí)施例中相對(duì)應(yīng)處都給予相同的標(biāo)號(hào)，并省略其說明。按照這一實(shí)施例的輸出電路，在PMOS晶體管P1的柵基和柵極之間串聯(lián)連接有前述PMOS晶體管P8的源極、漏極，與此同時(shí)，由前述PMOS晶體管TP1、TP2及NMOS晶體管TN1、TN2所組成的＂與非＂門NANA2的輸出不再直接輸送至PMOS晶體管P1的柵極，而是通過由NMOS晶體管N3及PMOS晶體管P15、P16所組成的開關(guān)電路來提供。即，在上述開關(guān)電路內(nèi)的各MOS晶體管的源、漏之間并行連接以上述＂與非＂門NAND2的輸出端和PMOS晶體管P1的柵基間，并分別在NMOS晶體管N3的柵極上提供有前述＂與非＂門NAND1的輸出EN′，在PMOS晶體管P15的柵極上提供有前述PMOS晶體管P9和NMOS晶體管N2的共同漏極端的電位，在PMOS晶體管P16的柵極上提供有輸入端Y的電位。在此實(shí)施例電路中，開關(guān)電路內(nèi)的NMOS晶體管N3按使能信號(hào)/EN進(jìn)行導(dǎo)通/截止控制，PMOS晶體管P15和P16則按使能信號(hào)/EN或輸出端Y的電位進(jìn)行導(dǎo)通/截止控制。
下面在圖14至圖34中說明，在將上述第一至第十二實(shí)施例電路及這些實(shí)施例作適當(dāng)組合成的變型示例電路中，在禁止時(shí)能在輸出端Y上施加高于電源電位的電路的概略結(jié)構(gòu)。圖14的概略電路例如與前述圖1相對(duì)應(yīng)，圖14中的標(biāo)號(hào)與圖1中的相對(duì)應(yīng)。這里，控制電路21相當(dāng)于包含有前述反相器INV1、PMOS晶體管P9和NMOS晶體管N2的電路，前置驅(qū)動(dòng)電路22相當(dāng)于包含前述PMOS晶體管TP1、TP2的電路。而在這一例子中雖然表示的是MOS晶體管TN1的源極被連接在接地電壓端的狀態(tài)，而實(shí)際上是通過NMOS晶體管TN2連接的，在NMOS晶體管TN1的源極端上通過該NMOS晶體管TN2被加以接地電位。圖15的概略電路例如對(duì)應(yīng)于前述圖12，圖15中的標(biāo)號(hào)與圖12中的相對(duì)應(yīng)。這里，控制電路21相當(dāng)于包含前述反相器INV1、INV2、＂與非＂門NAND1、MOS晶體管P9和NMOS晶體管N2的電路，前置驅(qū)動(dòng)電路22相當(dāng)于包含前述PMOS晶體管TP1、TP2和NMOS晶體管TN1、TN3的電路，插入電路23相當(dāng)于由前述PMOS晶體管TP3、TP4組成的電路。而插入電路24雖然在前述圖12中實(shí)際上不存在，但該電路可以插入在NMOS晶體管TN2或TN4與接地電壓端之間。
圖16的概略電路為由圖14的電路中去除掉PMOS晶體管P11的電路，該電路例如對(duì)應(yīng)于前述圖1。其中，假定因柵基與Vcc間的寄生Pn結(jié)二極管及柵基與輸出端Y間的寄生Pn結(jié)二極管產(chǎn)生偏壓。圖17的概略電路為在圖14的電路中增加PMOS晶體管LP3的電路，此電路例如對(duì)應(yīng)于前述圖6。圖18的概略電路是將圖17電路的PMOS晶體管LP3的柵極的連接地點(diǎn)加以改變的電路，此電路例如對(duì)應(yīng)于前述圖8。圖19的概略電路是將圖17電路的PMOS晶體管LP3的柵極的接線地點(diǎn)改變的電路，此電路例如對(duì)應(yīng)于前述圖10。圖20的概略電路為在14電路中增加PMOS晶體管LP12和P12的電路，此電路例如對(duì)應(yīng)于前述圖9。而且PMOS晶體管P12也可以如圖10那樣與前置驅(qū)動(dòng)電路中的一部分電路相兼用。
圖21的概略圖為在圖14電路中增加PMOS晶體管P6的電路，此電路例如對(duì)應(yīng)于圖1。圖22的概略電路是與圖15電路同樣以2個(gè)輸入的信號(hào)控制輸出級(jí)的電路，圖中的標(biāo)號(hào)與圖12中的相對(duì)應(yīng)。與圖15的情況相同，控制電路21相當(dāng)于包含前述反相器INV1、INV2、＂與非＂門NAND1、PMOS晶體管P9和NMOS晶體管N2的電路，前置驅(qū)動(dòng)電路22相當(dāng)于包含前述PMOS晶體管TP1、TP2和NMOS晶體管TN3、TN1的電路，插入電路23相當(dāng)于由前述PMOS晶體管TP3、TP4組成的電路。而插入電路24雖在前述圖12中實(shí)際上不存在，但可以插入在NMOS晶體管TN2或TN4與接地電位端之間。圖23的概略電路為在圖16的電路中增加PMOS晶體管P6的電路，此電路例如與前述圖1相對(duì)應(yīng)。圖24的概略電路為在圖21的電路中增加PMOS晶體管LP3的電路，此電路例如與圖6相對(duì)應(yīng)。
圖25的概略電路是將圖21電路的PMOS晶體管LP3的柵極連接地點(diǎn)變更后的電路，此電路例如對(duì)應(yīng)于前述圖8。圖26的概略電路也是將圖21電路的PMOS晶體管LP3的柵極連接地點(diǎn)加以改變的電路，此電路例如相應(yīng)于前述圖10。圖27的概略電路是在圖25電路中增加PMOS晶體管LP12和P12，此電路例如對(duì)應(yīng)于前述圖9。圖28的概略電路是在圖14電路中增加PMOS晶體管P5，此電路例如對(duì)應(yīng)于前述圖10。這里，如圖11中所示，被連接到PMOS晶體管P1的柵極的PMOS晶體管P5的一端，連接在由PMOS晶體管P1的柵極至前置驅(qū)動(dòng)電路中的PMOS晶體管P4的漏極的路徑的中間，兼用作前置驅(qū)動(dòng)電路的一部分。
圖29的概略電路為在圖15電路中增加PMOS晶體管P5，與圖15電路同樣以二個(gè)輸入信號(hào)來控制輸出級(jí)。而圖中的標(biāo)號(hào)則與圖12中的相對(duì)應(yīng)。與圖15的情況相同，控制電路21相當(dāng)于包含前述反相器INV1、INV2、＂與非＂門NAND1、PMOS晶體管P9和NMOS晶體管N2的電路，前置驅(qū)動(dòng)電路22相當(dāng)于包含前述PMOS晶體管TP1、TP2和NMOS晶體管TN1、TN3的電路，插入電路23相當(dāng)于由前述PMOS晶體管TP3、TP4所組成的電路，插入電路24雖然圖中實(shí)際上不存在，但可插入在前述NMOS晶體管TN2或TN4與接地電位端之間。圖30的概略電路為在圖16電路中增加PMOS晶體管P5，此電路例如對(duì)應(yīng)于前述圖10。
圖31的概略電路是在圖30電路中增加前述PMOS晶體管P11和P13的電路。圖32的概略電路為改變圖31中PMOS晶體管LP3的柵極連接的電路。圖33的概略電路為改變圖31的PMOS晶體管LP3的插入位置的電路。圖34的概略電路為對(duì)前述圖27的電路去除PMOS晶體管P6、增加PMOS晶體管P5的電路。
在此，圖35至圖49的電路更概略地表示上述各實(shí)施例電路、概略電路和變型電路。
圖35的電路，分別將前述PMOS晶體管P4、P8、P11和NMOS晶體管TN1表示為開關(guān)SW1、SW2、SW3和SW4，而開關(guān)SW3的一端直接連接到電源電位端。這一電路對(duì)應(yīng)于前述圖5。
圖36的電路為將圖35電路中的開關(guān)SW3的一端連接到PMOS晶體管P1的源極端的電路。而且因?yàn)閳D5的PMOS晶體管P1的源極與PMOS晶體管P11的源極為同一電位，所以未作具體表示。
在上述圖35和圖36的電路中，開關(guān)SW1、SW4各自的一端均被連接到規(guī)定的電位端。與此相對(duì)地，在圖37的電路中，圖35電路內(nèi)的開關(guān)SW1、SW4各自的一端則被連接到電源電位端、接地電位端，與前述圖5相對(duì)應(yīng)。圖38的電路則為在上述圖37的電路中，在開關(guān)SW1和電源電位端之間設(shè)置有前述插入電路23，與此同時(shí)在開關(guān)SW4和接地電位端之間設(shè)置有前述插入電路24。這一電路雖然是對(duì)應(yīng)于前述圖5和圖12電路的組合電路，但沒有設(shè)置相當(dāng)于插入電路24的電路。
圖39的電路是在前述圖35電路中沒有開關(guān)SW3的示例。在這種情況下，雖未特別表示出PMOS晶體管P11，但僅由因寄生Pn結(jié)二極管產(chǎn)生的偏置也能夠取得本發(fā)明特有的效果。而設(shè)置PMOS晶體管P11則為將柵基可靠地上拉至Vcc。
圖40的電路是將圖35電路中的開關(guān)SW2的一端不是直接地而是通過前置驅(qū)動(dòng)電路22連接到PMOS晶體管P1的柵極的示例。圖41的電路是針對(duì)上述圖35電路將PMOS晶體管LP3的柵極連接到開關(guān)SW3的一端的示例。圖42的電路是對(duì)圖3 5的電路設(shè)置前述PMOS晶體管LP3的示例，此PMOS晶體管LP3的柵極被連接到PMOS晶體管P1的柵極。
圖43的電路是對(duì)前述圖35電路增加PMOS晶體管LP12和開關(guān)SW5的示例，與前述圖9的電路相對(duì)應(yīng)。此時(shí)，上述開關(guān)SW5與PMOS晶體管P12相對(duì)應(yīng)。另外，也可將開關(guān)SW5的一端連接到柵基。而且也可使開關(guān)SW5兼用作前置驅(qū)動(dòng)電路的一部分。
圖44至圖49的各電路分別為在前述前置驅(qū)動(dòng)電路2 2和PMOS晶體管P1的柵極間設(shè)置開關(guān)的情況示例，這一開關(guān)以SW6表示。這些電路對(duì)應(yīng)于前述圖13。圖44的電路是將前述PMOS晶體管P8、P11分別表示為開關(guān)SW2、SW3，并將開關(guān)SW3的一端直接連接到電源電位端的示例。圖45的電路為將圖44電路內(nèi)的開關(guān)SW3的一端連接到PMOS晶體管P1的源極端的電路。圖46的電路為在前述圖44電路中沒有開關(guān)SW3的示例。圖47的電路為對(duì)圖44電路設(shè)置前述PMOS晶體管LP3的示例，此PMOS晶體管LP3的柵極被連接到PMOS晶體管P1的柵基。圖48的電路為將上述圖47電路中PMOS晶體管LP3的柵極連接到PMOS晶體管P1的柵極的示例。圖49的電路為對(duì)前述圖46的電路增加PMOS晶體管LP12和P12的示例。在上述圖35至圖49的電路中雖然是采用的PMOS晶體管，但其亦能適用于N溝道的MOS晶體管的情況。
圖50為將上述各實(shí)施例電路、實(shí)施例電路的概略或變型示例電路的主要部分提取出來表示的電路。即，本發(fā)明的輸出電路如圖中所示PMOS晶體管31的柵基并不與源極相連，二者在電位是分隔開的，而且此PMOS晶體管31的柵基和柵極通過開關(guān)32相連接。采取這樣的結(jié)構(gòu)，在開關(guān)32閉合時(shí)，PMOS晶體管31的柵基與柵極就被設(shè)置成同電位。因?yàn)樵赑MOS晶體管31的柵基上產(chǎn)生由源極電位Vs降低一柵基與源極間形成的寄生Pn結(jié)二極管的內(nèi)在電位部分而得的電位(Vs-Vf)，在開關(guān)32閉合時(shí)PMOS晶體管31的柵極也被設(shè)置成該電位。此時(shí)，如果與-Vf相比PMOS晶體管31的閾值較小時(shí)，亦即在-Vf＞Vtp(31)(Vtp(31)為PMOS晶體管31的閾值)時(shí)，此PMOS晶體管31成為截止?fàn)顟B(tài)，源、漏間就沒有電流流通。
在上述圖50的電路中，開關(guān)3 2閉合，由PMOS晶體管31自身產(chǎn)生使得PMOS晶體管31截止的電壓。不過，這也可以另外使除PMOS晶體管31外產(chǎn)生上述電位(Vs-Vf)，再通過開關(guān)32輸送給PMOS晶體管31的柵基。圖51表示基于這種構(gòu)想的電路。即，PMOS晶體管31的柵基不連接到源極，雖然在使兩者電位分離這點(diǎn)上相同，但設(shè)有新的電位產(chǎn)生電路33，由此電位產(chǎn)生電路33所產(chǎn)生的電位通過開關(guān)32被送到PMOS晶體管31的柵極。這里，上述電位產(chǎn)生電路33產(chǎn)生相當(dāng)于在PMOS晶體管31的柵基上所發(fā)生的前述電位(Vs-Vf)的電位，這一電路例如如圖52中所示，由在形成上述PMOS晶體管31的P型基片11內(nèi)的N溝道12之外的一N溝道13與在此N溝道13內(nèi)設(shè)置的P型擴(kuò)散層14所構(gòu)成的Pn結(jié)二極管組成。如圖53中所示那樣，由N溝道13和P型擴(kuò)散層14構(gòu)成PN結(jié)二極管將PMOS晶體管31的源極電位降低上述內(nèi)在電壓部分后的電壓被通過開關(guān)32送到PMOS晶體管31。而在上述電路中是說明設(shè)置Pn結(jié)二極管的情況，但是這也可以利用構(gòu)成PMOS晶體管31之外的一PMOS晶體管的源極或漏極的P型擴(kuò)散層。
如以上說明的那樣采用本發(fā)明的輸出電路，能使得全信號(hào)變化輸出，而且即使在連接多個(gè)輸出的應(yīng)用情況下，供給以大小不相同的電源電位時(shí)，亦可防止電源間流通電流。
權(quán)利要求
1.一種輸出電路，可以在驅(qū)動(dòng)模式驅(qū)動(dòng)輸出端子(Y)，并在高阻抗模式將上述輸出端子設(shè)定在高阻抗?fàn)顟B(tài)，其特征在于包括第一高電位節(jié)點(diǎn)，施加以第一高電位；第一和第二基準(zhǔn)電位節(jié)點(diǎn)，分別施加以第一和第二基準(zhǔn)電位；第一MOS晶體管(P1)，具有在源極和連接在上述第一高電位節(jié)點(diǎn)和上述輸出端子(Y)之間的漏極之間的電流通路，柵極和柵基；前置驅(qū)動(dòng)器電路(22，NAND2)，具有輸出節(jié)點(diǎn)，用以產(chǎn)生驅(qū)動(dòng)上述第一MOS晶體管(P1)柵極的電位；第一筏道閘門(P15)，連接于上述前置驅(qū)動(dòng)器電路(22，NAND2)的上述輸出端點(diǎn)和上述第一MOS晶體管(P1)的上述柵極之間；第二筏道閘門(N3)，連接于上述前置驅(qū)動(dòng)器電路(22，NAND2)的上述輸出端點(diǎn)和上述第一MOS晶體管(P1)的上述柵極之間；第三筏道閘門(P8)，連接于上述第一MOS晶體管(P1)的上述柵基和上述柵極之間；和控制電路(P9，N2，NAND1，INV2)，施加以第一和第二基準(zhǔn)電位和上述輸出端子的電位；用以根據(jù)控制信號(hào)(/EN)，施加為使上述第一筏道閘門(P15)導(dǎo)通所必要的、上述輸出端子(Y)的電位或第二基準(zhǔn)電位至上述第一閥道閘門；用以當(dāng)?shù)诙鶞?zhǔn)電位施加于上述第一筏道閘門(P15)時(shí)，根據(jù)控制信號(hào)，施加為使上述第二筏道閘門(N3)導(dǎo)通所必要的第一基準(zhǔn)電位至上述第二筏道閘門；和用以當(dāng)上述輸出端子(Y)的電位施加于上述第一筏道閘門(P15)時(shí)，根據(jù)控制信號(hào)，施加為使上述第二筏道閘門(N3)不通導(dǎo)所必要的電位至上述第二筏道閘門；其中，在上述高阻抗模式，當(dāng)一個(gè)高于上述第一高電位的電位被施加于上述輸出端子(Y)時(shí)，上述控制電路(P9，N2，NAND1，INV2)將上述輸出端子(Y)的電位施加于上述第一筏道閘門(P15)，將使上述第二筏道閘門(N3)不通導(dǎo)的必要的電位施加于上述第二筏道閘門，和將使上述第三筏道閘門(P8)導(dǎo)通的必要的電位施加于上述第三筏道閘門；和在上述驅(qū)動(dòng)模式，當(dāng)使上述第一和第二筏道閘門(P15，N3)分別導(dǎo)通的電位，分別被施加于上述第一和第二筏道閘門時(shí)，上述控制電路將使上述第三筏道閘門(P8)不導(dǎo)通的電位施加于上述第三通筏道閘門。
2.根據(jù)權(quán)利要求1的輸出電路，其特征在于，還包括第三基準(zhǔn)電位節(jié)點(diǎn)，施加以第三基準(zhǔn)電位；和第四筏道閘門(P11)，連接于上述第三基準(zhǔn)電位節(jié)點(diǎn)和上述第一MOS晶體管的柵基之間，并根據(jù)控制信號(hào)(/EN)被施加所述輸出端子的電位或第二基準(zhǔn)電位。
3.根據(jù)權(quán)利要求1的輸出電路，其特征在于第一高電位和第一基準(zhǔn)電位設(shè)定在第一電源電位，第二基準(zhǔn)電位設(shè)定在第二電源電位，并且第二電源電位低于第一電源電位。
4.根據(jù)權(quán)利要求1的輸出電路，其特征在于當(dāng)上述輸出端子(Y)的電位從上述控制電路(P9，N2，NAND1，INV2)施加于上述第一筏道閘門(P15)，和使上述第二筏道閘門(N3)不通導(dǎo)的必要的電位施加于上述第二筏道閘門時(shí)，上述前置驅(qū)動(dòng)器電路(22，NAND2)將上述MOS晶體管的源極和柵極之間的電位差改變到實(shí)質(zhì)上是零；和其后，上述控制電路(P9，N2，NAND1，INV2)施加上述輸出端子(Y)的電位至上述第一筏道閘門(P15)，以代替第二基準(zhǔn)電位，由此而使上述第三筏道閘門(P8)導(dǎo)通。
5.根據(jù)權(quán)利要求1的輸出電路，其特征在于，還包括第二MOS晶體管(LP3)，其具有源極連接至上述第一基準(zhǔn)電位節(jié)點(diǎn)或上述第一MOS晶體管(P1)的源極，漏極和柵極都是連接至上述第一MOS晶體管(P1)的柵基；所述第二MOS晶體管(LP3)具有的閥值電壓在絕對(duì)值上等于或小于上述第一MOS晶體管的閾值電壓。
6.根據(jù)權(quán)利要求1的輸出電路，其特征在于，還包括第二MOS晶體管(LP12)，具有連接至上述輸出端子(Y)的源極，和都是連接至上述第一MOS晶體管(P1)的柵基的漏極和柵極；所述第二MOS晶體管(LP12)具有的閾值電壓在絕對(duì)值上等于或小于上述第一MOS晶體管的閾值電壓。
7.根據(jù)權(quán)利要求1的輸出電路，其特征在于上述第一MOS晶體管(P1)，上述第一筏道閘門(P15)和上述第三筏道閘門P8)各由具有互相連接的柵基的P溝道MOS晶體管構(gòu)成，而上述第二筏道閘門(N3)由N溝道MOS晶體管構(gòu)成。
8.根據(jù)權(quán)利要求1的輸出電路，其特征在于，還包括N溝道MOS晶體管(N1)，具有連接至上述輸出端子(Y)的漏極和連接至施加了第一低電位的第一低電位節(jié)點(diǎn)的源極。
9.根據(jù)權(quán)利要求1的輸出電路，其特征在于，還包括控制MOS晶體管(P5，P6)，具有連接至上述第一MOS晶體管(P1)的柵極或柵基的源極，連接至上述輸出端子(Y)的漏極，和連接至上述第一基準(zhǔn)電位節(jié)點(diǎn)的柵極。
10.根據(jù)權(quán)利要求9的輸出電路，其特征在于當(dāng)上述輸出端子(Y)的電位從上述控制電路(P9，N2，NAND1，INV2)施加于上述第一筏道閘門(P15)，和使上述第二筏道閘門(N3)不通導(dǎo)的必要的電位施加于上述第二筏道閘門時(shí)，上述前置驅(qū)動(dòng)器電路(22，NAND2)將上述MOS晶體管的源極和柵極之間的電位差改變到實(shí)質(zhì)上是零；和其后，上述控制電路(P9，N2，NAND1，INV2)施加上述輸出端子(Y)的電位至上述第一筏道閘門(P15)，代替第二基準(zhǔn)電位，由此而使上述第三筏道閘門(P8)導(dǎo)通。
11.根據(jù)權(quán)利要求9的輸出電路，其特征在于上述控制MOS晶體管(P5，P6)由P溝道MOS晶體管構(gòu)成，其柵基連接至上述第一MOS晶體管(P1)的柵基。
全文摘要
本發(fā)明提供的輸出電路能夠作全信號(hào)變化輸出，同時(shí)在連接多個(gè)輸出的應(yīng)用場(chǎng)合，即使供給大小不同的電源電位也能防止電源之間電流的流通。其輸出級(jí)由P溝道和N溝道NOS晶體管P1、N1組成，產(chǎn)生用來驅(qū)動(dòng)二個(gè)MOS的晶體管柵極的控制信號(hào)的產(chǎn)生裝置則由“與非”門、“或非”門NOR1和反相器INV1來構(gòu)成。輸出級(jí)的P溝道晶體管P1其源極和柵基在電位上是分隔開的，在此MOS晶體管P1的柵基與柵極之間連接以P溝道MOS晶體管P8的源極、漏極。
文檔編號(hào)H03K19/0185GK1492587SQ02106949
公開日2004年4月28日 申請(qǐng)日期1995年2月16日 優(yōu)先權(quán)日1994年2月16日
發(fā)明者茂原宏, 衣笠昌典, 典 申請(qǐng)人:株式會(huì)社東芝