專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及可對(duì)延遲量作精確調(diào)整的半導(dǎo)體裝置。
背景技術(shù)：
圖12是關(guān)于以往在兩個(gè)雙穩(wěn)觸發(fā)器之間的數(shù)據(jù)轉(zhuǎn)送中出現(xiàn)時(shí)鐘歪斜(SKEW)問題的說明圖。圖13(a)所示為正常情況下的時(shí)間圖，圖13(b)所示為存在問題情況下的時(shí)間圖。
圖12中，雙穩(wěn)觸發(fā)器(以下稱FF)的輸出在到達(dá)下一FF前出現(xiàn)若干延遲。例如，如該圖所示，在Q～Q1處發(fā)生了5ns的延遲。本例中，兩個(gè)FF的時(shí)鐘信號(hào)以完全相同的定時(shí)變化時(shí)，如圖13(a)所示，第二個(gè)FF的輸出在一個(gè)周期后變化。
但是，兩個(gè)時(shí)鐘信號(hào)變化的定時(shí)有差異時(shí)，例如圖13(b)所示在CK2處出現(xiàn)7ns延遲時(shí)，也就是存在大于同一數(shù)據(jù)延遲(5ns)的延遲時(shí)，第二個(gè)FF的輸出以可以視為同一的定時(shí)變化。
如果發(fā)生這樣的情況，由于定時(shí)信號(hào)以跟預(yù)定值不同的定時(shí)發(fā)生，多個(gè)比特構(gòu)成的數(shù)據(jù)信號(hào)的特定比特的定時(shí)發(fā)生改變，成為表觀上數(shù)值改變等半導(dǎo)體裝置的誤動(dòng)作產(chǎn)生的原因。
如上所述，如果同一時(shí)鐘信號(hào)域內(nèi)FF的時(shí)鐘信號(hào)定時(shí)存在歪斜，數(shù)據(jù)閂鎖或定時(shí)就會(huì)出錯(cuò)，產(chǎn)生誤動(dòng)作。
為了解決這一問題，采用時(shí)鐘信號(hào)樹形合成(Clock TreeSynthesis(CTS))或網(wǎng)狀時(shí)鐘信號(hào)生成，并進(jìn)行以使歪斜在數(shù)據(jù)延遲以下為目的的設(shè)計(jì)。但是，以大規(guī)模系統(tǒng)的LSI中所有FF為對(duì)象進(jìn)行CTS合成，由于EDA(電子設(shè)計(jì)自動(dòng)化)工具的處理能力或結(jié)果得到的歪斜精度的波動(dòng)較大等原因，并不總是上策；因此許多情況下，它們被分成多個(gè)組，然后以組為單位各自進(jìn)行CTS或網(wǎng)狀時(shí)鐘信號(hào)生成。
在這種場(chǎng)合，每個(gè)時(shí)鐘信號(hào)域組均會(huì)發(fā)生歪斜。為了調(diào)整這種每組出現(xiàn)的歪斜，在各組的根部接入用以補(bǔ)償所述歪斜的延遲電路，以消除FF轉(zhuǎn)送中的組間歪斜。
圖14是關(guān)于通過傳統(tǒng)的時(shí)鐘脈沖驅(qū)動(dòng)器來消除歪斜的結(jié)構(gòu)的說明圖。如圖示，例如為了使作為CTS合成之結(jié)果得到的延遲為3ns的組A和7ns的組B的歪斜相一致，通過時(shí)鐘脈沖驅(qū)動(dòng)器在3ns的組A中插入5ns的延遲，并在在7ns的組A中插入1ns的延遲，將二者調(diào)整到8ns的延遲上，這樣二者之間的歪斜就被消除了。
但是，在上述的歪斜消除方法中，半導(dǎo)體裝置的延遲的絕對(duì)值對(duì)裝置的正常動(dòng)作會(huì)有大的影響。例如插入的5ns延遲和1ns延遲，在實(shí)際裝置上分別成為具有加倍延遲的狀態(tài)，這樣一方的延遲為5×2+3＝13ns，另一方的延遲為1×2+7＝9ns，在兩個(gè)時(shí)鐘信號(hào)域組之間就出現(xiàn)了4ns的歪斜，致使正常的FF間轉(zhuǎn)送不能進(jìn)行。
再有，如果所有的延遲均線性地受到影響，一方的延遲為(5+3)×2＝16ns，另一方為(1+7)×2＝16ns，二者的延遲就變得相同。可是，半導(dǎo)體裝置的延遲主要有布線延遲、層間電容引起的延遲和晶體管的漏電流Ids引起的延遲等，它們并非都線性地受到影響。因此，當(dāng)僅由某個(gè)主要因素造成延遲的場(chǎng)合，該因素就成了發(fā)生歪斜的主要因素。
又，圖15是傳統(tǒng)的非重疊二相時(shí)鐘信號(hào)生成電路的電路圖，圖16是表示傳統(tǒng)的非重疊二相時(shí)鐘信號(hào)的時(shí)間圖。
作為將傳統(tǒng)的半導(dǎo)體裝置的延遲量準(zhǔn)確調(diào)整的例子，可以舉出如圖15和圖16所示的非重疊(Non Overlap)的生成兩個(gè)時(shí)鐘信號(hào)的電路。
所以稱之為非重疊二相時(shí)鐘信號(hào)，是因?yàn)閮蓚€(gè)時(shí)鐘信號(hào)CKA、CKB的高電平從不互相重疊。并且，為了使時(shí)鐘信號(hào)的上升沿和下降沿都得到利用，有時(shí)對(duì)高電平的寬度有意加以控制。圖中，利用倒相器延遲，時(shí)鐘信號(hào)的高電平寬度被有意削減至5ns。
但是，只是將倒相器串聯(lián)來利用晶體管的延遲，當(dāng)電路模擬所示的延遲和實(shí)際制造上的延遲之間的差異變大時(shí)，會(huì)出現(xiàn)意想不到的延遲，成為發(fā)生誤動(dòng)作的原因。
例如，即使要以1ns的非重疊寬度設(shè)計(jì)來獲得5～7ns的時(shí)鐘信號(hào)寬度，僅串聯(lián)連接的延遲就會(huì)因半導(dǎo)體裝置制造偏差的影響而有很大的變動(dòng)，因此難以進(jìn)行高精度的時(shí)鐘信號(hào)寬度控制。
另外，在半導(dǎo)體裝置中，在包含周期確定的時(shí)鐘信號(hào)和與該時(shí)鐘信號(hào)為同一周期或整數(shù)倍周期而相位不一致的時(shí)鐘信號(hào)的系統(tǒng)中，時(shí)常要求生成相位取得一致的時(shí)鐘信號(hào)。
但是，生成相位取得一致的時(shí)鐘信號(hào)并不容易。

發(fā)明內(nèi)容
發(fā)明要解決的問題存在的問題是，由于傳統(tǒng)半導(dǎo)體裝置具有上述的結(jié)構(gòu)，而采用圖14所示的通過時(shí)鐘脈沖驅(qū)動(dòng)器來消除歪斜的方法，會(huì)出現(xiàn)產(chǎn)生半導(dǎo)體裝置制造偏差引起的延遲誤差而使動(dòng)作不能正常進(jìn)行的情況。
并且，在圖15所示的非重疊二相時(shí)鐘信號(hào)生成電路中也存在這樣的問題，即會(huì)發(fā)生半導(dǎo)體裝置的制造偏差引起的延遲誤差而使動(dòng)作不能正常進(jìn)行的情況。
另外，還存在這樣的問題，即在包含周期確定的時(shí)鐘信號(hào)和與該時(shí)鐘信號(hào)為同一周期或整數(shù)倍周期而相位不一致的時(shí)鐘信號(hào)的系統(tǒng)中，不容易生成相位取得一致的時(shí)鐘信號(hào)。
本發(fā)明是為解決上述問題而構(gòu)思的，旨在消除制造偏差引起的延遲誤差，獲得能進(jìn)行補(bǔ)償以達(dá)到要求延遲量的半導(dǎo)體裝置。
本發(fā)明的目的在于獲得這樣的半導(dǎo)體裝置，該裝置能生成其相位跟輸入時(shí)鐘信號(hào)、與輸入時(shí)鐘信號(hào)為同一周期的時(shí)鐘信號(hào)或具有為該輸入時(shí)鐘信號(hào)整數(shù)倍周期的時(shí)鐘信號(hào)的相位取得一致的時(shí)鐘信號(hào)。
解決問題的手級(jí)本發(fā)明的半導(dǎo)體裝置設(shè)有修正信號(hào)生成部件，該部件按照與通過延遲測(cè)定部件測(cè)定的設(shè)定延遲量對(duì)應(yīng)的實(shí)際延遲量生成對(duì)延遲列的連接數(shù)作出修正的修正信號(hào)，以使延遲部件的延遲列分別達(dá)到要求的延遲量。
本發(fā)明的半導(dǎo)體裝置在延遲量測(cè)定部件中設(shè)有由用以使周期確定的時(shí)鐘信號(hào)的相位改變的、其設(shè)定延遲量已被設(shè)定的多個(gè)延遲列串聯(lián)而成的被測(cè)定延遲部件；對(duì)各延遲列輸出的相位已改變的時(shí)鐘信號(hào)，以輸入的時(shí)鐘信號(hào)或在該輸入時(shí)鐘信號(hào)的同一周期內(nèi)的倍增頻率的時(shí)鐘信號(hào)的定時(shí)進(jìn)行抽樣，并將這些測(cè)定結(jié)果保存的測(cè)定結(jié)果保存部件；以及將所保存的測(cè)定結(jié)果中自延遲小的一方開始測(cè)定結(jié)果最初改變的改變點(diǎn)測(cè)出的改變點(diǎn)測(cè)出部件。
本發(fā)明的半導(dǎo)體裝置，在被測(cè)定延遲部件中，使各由同一設(shè)定延遲量構(gòu)成的多個(gè)延遲列串聯(lián)連接。
本發(fā)明的半導(dǎo)體裝置，在改變點(diǎn)測(cè)出部件中設(shè)有對(duì)由測(cè)定結(jié)果保存部件保存的測(cè)定結(jié)果中自延遲小的一方開始測(cè)定結(jié)果最初改變的改變點(diǎn)以外的改變點(diǎn)加以掩蔽的掩蔽部件。
本發(fā)明的半導(dǎo)體裝置，在改變點(diǎn)測(cè)出部件中設(shè)有考慮當(dāng)前測(cè)出的改變點(diǎn)和過去測(cè)出的改變點(diǎn)后進(jìn)行改變點(diǎn)測(cè)出的平滑部件。
本發(fā)明的半導(dǎo)體裝置，在改變點(diǎn)測(cè)出部件中設(shè)有將測(cè)出的改變點(diǎn)加以固定的改變點(diǎn)固定部件。
本發(fā)明的半導(dǎo)體裝置，在延遲部件中設(shè)有由同一設(shè)定延遲量構(gòu)成的多個(gè)延遲列，以及用以設(shè)定是否按照修正信號(hào)將各延遲列之間連接的延遲列連接部件。
本發(fā)明的半導(dǎo)體裝置，在延遲部件中設(shè)有自延遲小的一方至延遲大的一方以2的乘方增加的方式對(duì)設(shè)定延遲量作了設(shè)定的多個(gè)延遲列，以及設(shè)定是否按照修正信號(hào)將各延遲列之間連接的延遲列連接部件。
本發(fā)明的半導(dǎo)體裝置，在修正信號(hào)生成部件中按照“(延遲部件所要求的延遲量)×(設(shè)定延遲量)/(實(shí)際延遲量)”生成修正信號(hào)。
本發(fā)明的半導(dǎo)體裝置，在修正信號(hào)生成部件中設(shè)有存儲(chǔ)了查閱表的表存儲(chǔ)部件，該查閱表中按照延遲部件所要求的延遲量列以及與由改變點(diǎn)測(cè)出部件測(cè)出的改變點(diǎn)相應(yīng)的被測(cè)定延遲部件的設(shè)定延遲量列，預(yù)先設(shè)定了用以形成延遲部件所要求的延遲量的延遲列的連接數(shù)；本發(fā)明的半導(dǎo)體裝置生成與對(duì)應(yīng)該查閱表的延遲量的連接數(shù)相應(yīng)的修正信號(hào)。
本發(fā)明的半導(dǎo)體裝置，在被測(cè)定延遲部件中有多個(gè)延遲列串聯(lián)連接，它們當(dāng)中延遲小的一方的設(shè)定延遲量被設(shè)定得較小、延遲大的一方被設(shè)定得較大。
本發(fā)明的半導(dǎo)體裝置，在修正信號(hào)生成部件中設(shè)有存儲(chǔ)了查閱表的表存儲(chǔ)部件，該查閱表中按照延遲部件所要求的延遲量列以及與由改變點(diǎn)測(cè)出部件測(cè)出的改變點(diǎn)相應(yīng)的被測(cè)定延遲部件的其延遲小的一方的設(shè)定延遲量被設(shè)定得較小、延遲大的一方被設(shè)定得較大的設(shè)定延遲量列，預(yù)先設(shè)定了用以形成延遲部件所要求的延遲量的延遲列的連接數(shù)；本發(fā)明的半導(dǎo)體裝置生成與對(duì)應(yīng)該查閱表的延遲量的連接數(shù)相應(yīng)的修正信號(hào)。
本發(fā)明的半導(dǎo)體裝置中設(shè)有作為非重疊二相時(shí)鐘信號(hào)生成部件的反饋延遲列設(shè)置的、由連接數(shù)可自由調(diào)整的延遲列構(gòu)成的兩個(gè)延遲部件；以及按照與經(jīng)延遲測(cè)定部件測(cè)定的設(shè)定延遲量相對(duì)應(yīng)的實(shí)際延遲量，以使延遲部件的延遲列達(dá)成各自所要求的延遲量為目的，生成用以修正延遲列的連接數(shù)的修正信號(hào)的修正信號(hào)生成部件。
本發(fā)明的半導(dǎo)體裝置中設(shè)有由設(shè)定了用以使周期確定的時(shí)鐘信號(hào)的相位改變的設(shè)定延遲量的多個(gè)延遲列串聯(lián)而成的被測(cè)定延遲部件；以跟輸入時(shí)鐘信號(hào)同一周期的時(shí)鐘信號(hào)或具有該輸入時(shí)鐘信號(hào)的整數(shù)倍周期的時(shí)鐘信號(hào)的定時(shí)，對(duì)被測(cè)定延遲部件的各延遲列輸出的相位改變了的時(shí)鐘信號(hào)進(jìn)行抽樣，并將其測(cè)定結(jié)果加以保存的測(cè)定結(jié)果保存部件；將測(cè)定結(jié)果保存部件所保存的測(cè)定結(jié)果中自延遲小的一方開始測(cè)定結(jié)果最初改變的改變點(diǎn)測(cè)出的改變點(diǎn)測(cè)出部件；以及按照由改變點(diǎn)測(cè)出部件測(cè)出的改變點(diǎn)，選擇并輸出被測(cè)定延遲部件的延遲列輸出的相位已改變的時(shí)鐘信號(hào)的時(shí)鐘信號(hào)輸出選擇部件。


圖1是本發(fā)明實(shí)施例1的延遲量調(diào)整電路的結(jié)構(gòu)圖。
圖2是改變點(diǎn)測(cè)出電路的詳細(xì)電路圖。
圖3是延遲列的詳細(xì)電路圖。
圖4是說明延遲量測(cè)定部件之原理的示圖。
圖5中(a)是本發(fā)明實(shí)施例1的作為修正信號(hào)生成部分使用的查閱表的說明圖；(b)是基于查閱表的每個(gè)元件數(shù)的理論延遲量的說明圖。
圖6是用曲線表示的與元件數(shù)對(duì)應(yīng)的理論延遲量的特性圖。
圖7中(a)是本發(fā)明實(shí)施例2的作為修正信號(hào)生成部分使用的查閱表的說明圖；(b)是基于查閱表的每個(gè)元件數(shù)的理論延遲量的說明圖。
圖8是用曲線表示的與元件數(shù)對(duì)應(yīng)的理論延遲量的特性圖。
圖9是表示本發(fā)明實(shí)施例3的延遲量調(diào)整電路的非重疊二相時(shí)鐘信號(hào)生成電路的適用例的電路圖。
圖10是表示本發(fā)明實(shí)施例4的延遲量調(diào)整電路的二時(shí)鐘信號(hào)間相位調(diào)整電路的適用例的電路圖。
圖11是表示本發(fā)明實(shí)施例4的二時(shí)鐘信號(hào)間相位調(diào)整電路動(dòng)作的時(shí)間圖。
圖12是表示傳統(tǒng)的兩個(gè)雙穩(wěn)觸發(fā)器之間數(shù)據(jù)轉(zhuǎn)送中出現(xiàn)時(shí)鐘歪斜的說明圖。
圖13中(a)是正常時(shí)的時(shí)間圖；(b)是表示出現(xiàn)時(shí)鐘歪斜時(shí)的時(shí)間圖。
圖14是傳統(tǒng)的用時(shí)鐘信號(hào)驅(qū)動(dòng)器消除時(shí)鐘歪斜的結(jié)構(gòu)的說明圖。
圖15是表示傳統(tǒng)的非重疊二相時(shí)鐘信號(hào)生成電路的電路圖。
圖16是表示傳統(tǒng)的非重疊二相時(shí)鐘信號(hào)的時(shí)間圖。
符號(hào)說明1時(shí)鐘信號(hào)CLK；2、3、54緩沖單元；4 1ns延遲列(延遲部件)；5被測(cè)定延遲電路(被測(cè)定延遲部件、延遲量測(cè)定部件)；6測(cè)定結(jié)果保存電路(測(cè)定結(jié)果保存部件、延遲量測(cè)定部件)；7改變點(diǎn)測(cè)出電路(改變點(diǎn)測(cè)出部件、延遲量測(cè)定部件)；8延遲列(延遲部件)；9修正信號(hào)生成電路(修正信號(hào)生成部件)；10修正信號(hào)生成部分；11修正信號(hào)選擇部分；21掩蔽電路(掩蔽部件)；22平滑電路(平滑部件)；22a、22b、FF、22c多數(shù)邏輯電路；22d選擇器(改變點(diǎn)固定部件)；31a～31c、33a～33d延遲列；32a～32c、34a～34d選擇器(延遲列連接部件)；40非重疊二相時(shí)鐘信號(hào)生成電路(非重疊二相時(shí)鐘信號(hào)生成部件)；41a～41j倒相器；42a、42b“與非”電路；43a～43h選擇器(延遲部件)；44解碼器電路；51控制信號(hào)生成電路(時(shí)鐘信號(hào)輸出選擇部件)；52時(shí)鐘信號(hào)輸出選擇電路(時(shí)鐘信號(hào)輸出選擇部件)；53a～53c選擇器。
具體實(shí)施例方式
以下就本發(fā)明的一實(shí)施例進(jìn)行說明。實(shí)施例1圖1是本發(fā)明實(shí)施例1的延遲量調(diào)整電路(半導(dǎo)體裝置)的結(jié)構(gòu)圖。圖中，1指周期確定的時(shí)鐘信號(hào)CLK，2、3指輸入時(shí)鐘信號(hào)CLK1的緩沖單元。
4是1ns延遲列(延遲部件)，按通過調(diào)整倒相器鏈元件數(shù)來分別達(dá)到1ns設(shè)定延遲量的要求設(shè)計(jì)；5是被測(cè)定延遲電路(被測(cè)定延遲部件)，它由多個(gè)1ns延遲列4串聯(lián)連接而成，經(jīng)緩沖單元2輸入時(shí)鐘信號(hào)CLK1后，用1ns延遲列4使時(shí)鐘信號(hào)CLK1的相位發(fā)生改變。
6是測(cè)定結(jié)果保存電路(測(cè)定結(jié)果保存部件)，它由與1ns延遲列4的各級(jí)對(duì)應(yīng)的多個(gè)雙穩(wěn)觸發(fā)器(以下稱FF)構(gòu)成，以由被測(cè)定延遲電路5的各1ns延遲列4輸出的相位已改變的時(shí)鐘信號(hào)作為數(shù)據(jù)，以經(jīng)由緩沖單元3輸入的時(shí)鐘信號(hào)CLK1的定時(shí)進(jìn)行抽樣，并將測(cè)定結(jié)果保存。
7是改變點(diǎn)測(cè)出電路(改變點(diǎn)測(cè)出部件)，它接受測(cè)定結(jié)果保存電路6中各FF的輸出，從延遲小的一方開始測(cè)出測(cè)定結(jié)果最初發(fā)生從“0”->“1”變化的改變點(diǎn)。再有，由上述被測(cè)定延遲電路5、測(cè)定結(jié)果保存電路6和改變點(diǎn)測(cè)出電路7構(gòu)成的延遲量測(cè)定部件，理論上可以測(cè)定與測(cè)定延遲量對(duì)應(yīng)的實(shí)際延遲量。
8是延遲列(延遲部件)，各延遲列的延遲元件連接數(shù)可自由調(diào)整。本實(shí)施例1中的延遲列8，相當(dāng)于表示傳統(tǒng)技術(shù)的圖14中在各時(shí)鐘信號(hào)樹形結(jié)構(gòu)的根部插入的多個(gè)延遲列。
9是修正信號(hào)生成電路(修正信號(hào)生成部件)，它按照由改變點(diǎn)測(cè)出電路7測(cè)出的改變點(diǎn)，從理論上根據(jù)與測(cè)定延遲量對(duì)應(yīng)的實(shí)際延遲量，生成對(duì)延遲列8的連接數(shù)進(jìn)行修正的修正信號(hào)，以使各延遲列8形成的要求延遲量。修正信號(hào)生成電路9中設(shè)有修正信號(hào)生成部分10，它按照由改變點(diǎn)測(cè)出電路7測(cè)出的改變點(diǎn)，生成各延遲列8所要的對(duì)應(yīng)于延遲量(0ns～3ns，間隔0.2ns)的修正信號(hào)(連接數(shù))；以及修正信號(hào)選擇部分11，它對(duì)應(yīng)各延遲列8加以設(shè)置，在給各延遲列8輸出選擇信號(hào)的同時(shí)，向所選擇的延遲列8輸出修正信號(hào)。
圖2是改變點(diǎn)測(cè)出電路的詳細(xì)電路圖，圖中21是由“與非”電路和“或”電路構(gòu)成的、將通過測(cè)定結(jié)果保存電路6保存的測(cè)定結(jié)果中從延遲小的一方開始測(cè)定結(jié)果最初改變的改變點(diǎn)以外的改變點(diǎn)掩蔽的掩蔽電路(掩蔽部件)。
22是考慮了當(dāng)前測(cè)出的改變點(diǎn)和過去測(cè)出的改變點(diǎn)后進(jìn)行改變點(diǎn)測(cè)出的平滑電路(平滑部件)。該平滑電路22中22a是保存上次掩蔽電路21的輸出的FF，22b是保存多數(shù)決定結(jié)果的FF，22c是在這次的掩蔽電路21的輸出、保存了上次掩蔽電路21輸出的FF 22a的輸出和保存了多數(shù)判定結(jié)果的FF 22b的輸出之間作多數(shù)判定的多數(shù)邏輯電路，22d是通過另外提供的寄存器等外部或內(nèi)部的模式信號(hào)將FF 22b的輸出固定的選擇器(改變點(diǎn)固定部件)。
圖3是延遲列的詳細(xì)電路圖，圖3(a)所示的電路由多個(gè)其設(shè)定延遲量被均等設(shè)定的延遲列構(gòu)成，圖3(b)所示的電路由多個(gè)其設(shè)定延遲量以2的乘方設(shè)定的延遲列構(gòu)成。
圖3(a)中，31a～31c為各由同一設(shè)定延遲量構(gòu)成的多個(gè)延遲列，例如由倒相器鏈構(gòu)成的延遲列。32a～32c是分別設(shè)于各延遲列31a～31c之間的、根據(jù)修正信號(hào)對(duì)是否在各延遲列31a～31c之間進(jìn)行連接加以設(shè)定的選擇器(延遲列連接部件)。
圖3(b)中，33a～33d是其各自的設(shè)定延遲量從小到大以2的乘方增加的方式加以設(shè)定的多個(gè)延遲列。34a～34d是分別設(shè)置在33a～33d之間的、根據(jù)修正信號(hào)對(duì)是否在各延遲列33a～33d之間進(jìn)行連接加以設(shè)定的選擇器(延遲列連接部件)。
圖4是說明延遲量測(cè)定部件之原理的示圖。
圖5(a)是本發(fā)明實(shí)施例1的作為修正信號(hào)生成部分使用的查閱表的說明圖；圖5(b)是基于查閱表的每個(gè)元件數(shù)的理論延遲量的說明圖；圖6是用曲線表示的每個(gè)元件理論延遲量的特性圖。
以下進(jìn)行動(dòng)作說明。
本實(shí)施例1適應(yīng)于這樣的半導(dǎo)體裝置，它們能進(jìn)行修正，例如在傳統(tǒng)技術(shù)的圖14中所示的用時(shí)鐘信號(hào)驅(qū)動(dòng)器消除時(shí)鐘歪斜的方法中，以消除因半導(dǎo)體裝置制造偏差引起的延遲誤差而形成要求延遲量。再有，作為其前提，被測(cè)定延遲電路5和延遲列8的實(shí)際延遲量(制造偏差引起的實(shí)際延遲量)對(duì)設(shè)定延遲量(由設(shè)計(jì)者設(shè)定的延遲量)的比例最好基本相同，可以采用相同的尺寸和布局來制造構(gòu)成各延遲列的晶體管，以具有相同特性的復(fù)制電路來構(gòu)成各延遲列。
圖1中，緩沖單元2、3在輸入時(shí)鐘信號(hào)CLK1后，緩沖單元2將時(shí)鐘信號(hào)CLK1輸出至被測(cè)定延遲電路5，緩沖單元3將時(shí)鐘信號(hào)CLK1作為抽樣用時(shí)鐘信號(hào)輸出至測(cè)定結(jié)果保存電路6。
再有，給測(cè)定結(jié)果保存電路6的時(shí)鐘信號(hào)，除了輸入的時(shí)鐘信號(hào)CLK1以外，也可以是跟輸入時(shí)鐘信號(hào)CLK1相同周期的時(shí)鐘信號(hào)或具有整數(shù)倍輸入時(shí)鐘信號(hào)CLK1周期的時(shí)鐘信號(hào)。
被測(cè)定延遲電路5中，通過設(shè)計(jì)成各有1ns設(shè)定延遲量的延遲列4，將輸入的時(shí)鐘信號(hào)CLK1依次延遲，從各個(gè)1ns延遲列4輸出相位依次變化的時(shí)鐘信號(hào)。
與1ns延遲列4的各級(jí)相對(duì)應(yīng)的多個(gè)FF所構(gòu)成的測(cè)定結(jié)果保存電路6中，以各1ns延遲列4輸出的相位已改變的時(shí)鐘信號(hào)作為數(shù)據(jù)，以通過緩沖單元3的時(shí)鐘信號(hào)CLK1的上升沿的定時(shí)抽樣測(cè)定，將測(cè)定結(jié)果保存為“0”或“1”。
圖4是說明延遲量測(cè)定部件之原理的示圖。再有，設(shè)時(shí)鐘信號(hào)CLK1的周期為10ns，設(shè)各延遲列的設(shè)定延遲量為1ns，實(shí)際延遲量為如圖4(a)、(b)、(c)所示的0.5ns、1ns、2ns的各列。
1ns延遲列4的各級(jí)使時(shí)鐘信號(hào)CLK1延遲，但是由于半導(dǎo)體裝置的制造偏差，產(chǎn)生了圖4(a)、(b)、(c)所示的波形。在測(cè)定結(jié)果保存電路6中，通過以粗線表示的緩沖單元3的時(shí)鐘信號(hào)CLK1的上升沿的定時(shí)對(duì)該波形進(jìn)行抽樣。由此，獲得如圖4(a)、(b)、(c)中以“0”、“1”表示的對(duì)應(yīng)于設(shè)定延遲量的實(shí)際延遲量的測(cè)定結(jié)果。
例如，圖4(a)中，“0”->“1”的改變點(diǎn)為第13級(jí)，圖4(b)中為第6級(jí)，圖4(c)中為第3級(jí)。
接著，在改變點(diǎn)測(cè)出電路7中，將測(cè)定結(jié)果保存電路6的各FF的輸出輸入，測(cè)出從延遲小的一方開始測(cè)量結(jié)果最初發(fā)生“0”->“1”改變的改變點(diǎn)。
但是，實(shí)際電路中，測(cè)定結(jié)果保存電路6的各FF的輸出，有時(shí)會(huì)有兩處以上的“0”->“1”改變。也就是，會(huì)有“00101”的情況。因此，如圖2所示，在改變點(diǎn)檢測(cè)電路7設(shè)置掩蔽電路21，將由測(cè)定結(jié)果保存電路6保存的測(cè)定結(jié)果中從延遲小的一方開始測(cè)定結(jié)果最初改變的改變點(diǎn)以外的改變點(diǎn)掩蔽掉，使得只是將適合的改變點(diǎn)加以one shot(只是一處和其他相異的信號(hào))輸出，從而使改變點(diǎn)測(cè)出電路7的動(dòng)作更為可靠。
并且，測(cè)定結(jié)果保存電路6的FF的時(shí)鐘信號(hào)的抽樣定時(shí)跟數(shù)據(jù)的改變定時(shí)基本相同的場(chǎng)合，由于半導(dǎo)體裝置特性的波動(dòng)或鄰接信號(hào)的層間電容等原因，每次測(cè)定結(jié)果保存電路6的輸出不一定都相同。也就是說，根據(jù)定時(shí)情況，可能時(shí)而為“00011”，時(shí)而為“00111”。因此，在平滑電路22中，設(shè)置了對(duì)當(dāng)前的掩蔽電路21的輸出、保持了上次掩蔽電路21輸出的FF 22a的輸出，以及保存了多數(shù)判定結(jié)果的FF 22b的輸出進(jìn)行多數(shù)判定的多數(shù)邏輯電路22c，對(duì)各測(cè)出發(fā)生的改變點(diǎn)的測(cè)出偏差加以平滑化，使測(cè)出結(jié)果接近更平均的結(jié)果。
另外，時(shí)鐘信號(hào)是半導(dǎo)體裝置的基本信號(hào)，如果此信號(hào)根據(jù)測(cè)定結(jié)果而動(dòng)態(tài)地變化，也會(huì)引起誤動(dòng)作。因此，在根據(jù)另外供給的模式信號(hào)，實(shí)際的半導(dǎo)體裝置的主要功能開始前，通過使選擇器22d的選擇固定在跟保持了來自跟多數(shù)邏輯電路22c的輸出連接的A的多數(shù)判定結(jié)果的FF 22b的輸出相連的B上，使改變點(diǎn)固定下來，從而使延遲列8所要的修正不發(fā)生變化。
接著，修正信號(hào)生成電路9的修正信號(hào)生成部分10中，根據(jù)用改變點(diǎn)測(cè)出電路7測(cè)出的改變點(diǎn)，生成對(duì)應(yīng)于各延遲列8所要延遲量的修正信號(hào)。
理論上，根據(jù)用改變點(diǎn)測(cè)出電路7測(cè)出的改變點(diǎn)，可獲知被測(cè)定延遲電路5的1ns延遲列4的每級(jí)的實(shí)際延遲量。例如，時(shí)鐘信號(hào)CLK1的周期為10ns，如“0”->“1”的改變點(diǎn)在第6級(jí)，則實(shí)際延遲量為1.0ns/級(jí)，設(shè)定延遲量和實(shí)際延遲量相同，也就是意味著獲得了與設(shè)計(jì)相同的延遲。又如改變點(diǎn)在第13級(jí)，則實(shí)際延遲量為0.5ns/級(jí)，通過設(shè)定兩倍的延遲量可獲得設(shè)計(jì)時(shí)的設(shè)定延遲量。再如改變點(diǎn)在第3級(jí)，則設(shè)定延遲量為2.0ns/級(jí)，通過設(shè)定一半的延遲量可獲得設(shè)計(jì)時(shí)的設(shè)定延遲量。
以上結(jié)果，為了實(shí)現(xiàn)在延遲列8中的要求延遲量，所需修正的延遲量(以下稱修正量)為(修正量)＝(延遲列8的要求延遲量(設(shè)定延遲量))×(被測(cè)定延遲電路5的設(shè)定延遲量)/(被測(cè)定延遲電路5的實(shí)際延遲量)。
例如，延遲列8的要求延遲量為3ns，實(shí)際延遲量為2.0ns/級(jí)的場(chǎng)合，用設(shè)計(jì)時(shí)的一半延遲元件數(shù)即可實(shí)現(xiàn)要求延遲量，即可計(jì)算得到(修正量)＝3ns×1ns/2.0ns＝1.5ns。
修正信號(hào)生成部分10中，延遲列8的要求延遲量例如為3ns，在該延遲列8以15級(jí)設(shè)計(jì)的場(chǎng)合，如修正量的計(jì)算結(jié)果為1.5ns，則連接15級(jí)的一半就可獲得要求延遲量，因此，生成并輸出對(duì)應(yīng)于經(jīng)整數(shù)化的8級(jí)的修正信號(hào)。這時(shí)，由于延遲列8的要求延遲量為3ns，修正信號(hào)生成部分10以3ns延遲用代碼輸出上述修正信號(hào)。
修正信號(hào)選擇部分11中，由于來自修正信號(hào)生成部分10的修正信號(hào)是3ns延遲用代碼，在輸出用以選擇多個(gè)延遲列8中要求延遲量為3ns的延遲列8的選擇信號(hào)的同時(shí)，將對(duì)應(yīng)于8級(jí)連接的修正信號(hào)輸出至所選擇的延遲列8。
這樣一來，從修正信號(hào)生成電路9輸出對(duì)應(yīng)各延遲列8的要求延遲量的選擇信號(hào)，同時(shí)也輸出修正信號(hào)。
圖3(a)所示的電路由多個(gè)其設(shè)定延遲量被均等設(shè)定的延遲列8構(gòu)成，通過根據(jù)修正信號(hào)S0～Sn對(duì)選擇器32a～32c進(jìn)行切換并連接延遲列31a～31c，可以(例如)按構(gòu)成8級(jí)連接的目的對(duì)元件數(shù)進(jìn)行設(shè)定。在該延遲列8中，設(shè)定延遲量可以根據(jù)修正信號(hào)均等地增加。
另外，圖3(b)所示的電路由多個(gè)其設(shè)定延遲量以2的乘方設(shè)定的延遲列8構(gòu)成，同樣地，通過根據(jù)修正信號(hào)S0～S3對(duì)選擇器34a～34d進(jìn)行切換并連接延遲列33a～33c，可以(例如)按構(gòu)成8級(jí)連接的目的對(duì)元件數(shù)進(jìn)行設(shè)定。在該延遲列8中，可以用較少的選擇器構(gòu)成延遲列8。
綜上所述，可以通過在制成后檢測(cè)半導(dǎo)體裝置的制造偏差引起的延遲誤差，對(duì)多個(gè)延遲列8進(jìn)行修正，以分別達(dá)到要求的延遲量。
再有，上述修正信號(hào)生成部分10中，為了算出修正量，需要進(jìn)行除法運(yùn)算；但如果在半導(dǎo)體裝置中構(gòu)成除法器，就要增大電路規(guī)模，并且進(jìn)行一項(xiàng)運(yùn)算需要多個(gè)時(shí)鐘信號(hào)。
因此，作為修正信號(hào)生成部分10，可以采用如圖5(a)所示的查閱表。再有，可以將這樣的查閱表預(yù)先存入修正信號(hào)生成部分10的表存儲(chǔ)部件10a中。
圖5(a)的查閱表所示的情況是，就時(shí)鐘信號(hào)CLK1的周期為10ns、被測(cè)定延遲電路5的1ns延遲列4而言，設(shè)晶體管元件1級(jí)的延遲為0.2ns，可用5個(gè)元件的設(shè)計(jì)；而作為延遲列8，設(shè)晶體管元件1級(jí)的延遲為0.2ns，采用15個(gè)元件的設(shè)計(jì)即可在0ns～3ns的范圍內(nèi)修正設(shè)定延遲量。
表中A列所示的是，從用改變點(diǎn)測(cè)出電路7測(cè)出的改變點(diǎn)得到相當(dāng)于1個(gè)時(shí)鐘信號(hào)周期(10ns)的晶體管元件級(jí)數(shù)為50級(jí)時(shí)的情況。這種場(chǎng)合，1級(jí)晶體管元件的延遲為0.2ns(10ns÷50＝0.2ns)，每個(gè)1ns的延遲列4產(chǎn)生1ns的延遲。換言之，獲得了跟設(shè)計(jì)相同的延遲，修正系數(shù)為1.00，即無(wú)需進(jìn)行修正。此時(shí)，由于可以照樣利用設(shè)計(jì)時(shí)的決定元件級(jí)數(shù)，為了實(shí)現(xiàn)各延遲列8的要求延遲量，根據(jù)該延遲量分別設(shè)定為0～15級(jí)。例如，如設(shè)定延遲量為0.4ns，則設(shè)為2級(jí)，又如設(shè)定延遲量為2.8ns，則設(shè)為14級(jí)。
表中B列所示的是，從用改變點(diǎn)測(cè)出電路7測(cè)出的改變點(diǎn)得到相當(dāng)于1個(gè)時(shí)鐘信號(hào)周期(10ns)的晶體管元件級(jí)數(shù)為20級(jí)時(shí)的情況。這種場(chǎng)合，1級(jí)晶體管元件的延遲為0.5ns(10ns÷20＝0.5ns)，每個(gè)1ns的延遲列4產(chǎn)生2.5ns的延遲。因此，為了實(shí)現(xiàn)各延遲列8的要求延遲量，根據(jù)該延遲量設(shè)定為0～6級(jí)(＝15級(jí)÷2.5)。例如，如設(shè)定延遲量為0.4ns，則設(shè)為1級(jí)(0.5ns)，又如設(shè)定延遲量為2.8ns，則設(shè)為6級(jí)(3ns)。再有，此時(shí)設(shè)計(jì)延遲量和實(shí)際得到的延遲量之間存在0.4ns-0.5ns和2.8ns-3ns的差值，但是由于1級(jí)晶體管的延遲即為0.5ns，不能通過微調(diào)再提高精度。并且，這種程度的誤差，可以視為在本實(shí)施例1中作為時(shí)鐘歪斜調(diào)整的允許范圍以內(nèi)。
表中C列所示的是，從用改變點(diǎn)測(cè)出電路7測(cè)出的改變點(diǎn)得到相當(dāng)于1個(gè)時(shí)鐘信號(hào)周期(10ns)的晶體管元件級(jí)數(shù)為100級(jí)時(shí)的情況。這種場(chǎng)合，1級(jí)晶體管元件的延遲為0.1ns(10ns÷100＝0.1ns)，每個(gè)1ns的延遲列4產(chǎn)生0.5ns的延遲。因此，為了實(shí)現(xiàn)各延遲列8的要求延遲量，根據(jù)該延遲量分別設(shè)定為0～30級(jí)(＝15級(jí)×2)。例如，如設(shè)定延遲量為0.4ns，則設(shè)為4級(jí)(0.4ns)，又如設(shè)定延遲量為2.8ns，則設(shè)為28級(jí)(2.8ns)。
綜上所述，可以不采用除法運(yùn)算，以簡(jiǎn)單的結(jié)構(gòu)幾乎同時(shí)地產(chǎn)生不同的修正信號(hào)。
再有，圖5(b)是根據(jù)查閱表得到的與元件數(shù)對(duì)應(yīng)的理論延遲量，圖6是與元件數(shù)對(duì)應(yīng)的理論延遲量的曲線圖。實(shí)施例2
圖7(a)是本發(fā)明實(shí)施例2的作為修正信號(hào)生成部分使用的查閱表的說明圖，圖7(b)是根據(jù)查閱表得到的與元件數(shù)對(duì)應(yīng)的理論延遲量的說明圖；圖8是用曲線表示的與元件數(shù)對(duì)應(yīng)的理論延遲量的特性圖。
上述實(shí)施例1的圖5(a)所示的查閱表，給出了關(guān)于1級(jí)晶體管的延遲為0.2ns，將它們從20級(jí)至125級(jí)每5級(jí)一組分為22組來生成0ns～3ns的修正信號(hào)的情況。由各組得到的設(shè)計(jì)時(shí)的決定級(jí)數(shù)和實(shí)際得到的延遲如圖5(a)所示，采用對(duì)每一定量的延遲級(jí)數(shù)的輸出延遲進(jìn)行抽樣的方式時(shí)，延遲級(jí)數(shù)大的部位每級(jí)的增量小，而延遲級(jí)數(shù)小的部位則每級(jí)的增量大。這種情況意味著，就調(diào)整幅度與設(shè)計(jì)延遲的對(duì)應(yīng)而論，在半導(dǎo)體裝置進(jìn)行了高速動(dòng)作時(shí)(延遲級(jí)數(shù)增大的方向)，會(huì)作冗長(zhǎng)的延遲級(jí)數(shù)設(shè)定，而相反地在半導(dǎo)體裝置進(jìn)行了低速動(dòng)作時(shí)，可能還要進(jìn)行微調(diào)整。
因此，本實(shí)施例2中，被測(cè)定延遲電路5由多個(gè)按如下方式設(shè)定的延遲列串聯(lián)連接而成其延遲小的一方設(shè)定延遲量較小(例如0.2ns)，延遲大的一方設(shè)定延遲量較大(例如3.4ns)。通過這種結(jié)構(gòu)，可以用較少的延遲列實(shí)現(xiàn)大范圍的延遲調(diào)整。
并且，如圖7(a)所示，與此對(duì)應(yīng)的本實(shí)施例2的查閱表中，1級(jí)晶體管的延遲為0.2ns，從25級(jí)至100級(jí)，按照將延遲小的一方的級(jí)數(shù)變化減小、延遲大的一方的級(jí)數(shù)變化加大的方式將之分為17組，以生成0ns～3ns的修正信號(hào)。
按照上述方式，半導(dǎo)體裝置在進(jìn)行了高速動(dòng)作時(shí)就不用對(duì)被測(cè)定延遲電路5的延遲列進(jìn)行冗長(zhǎng)的設(shè)定，而在半導(dǎo)體裝置進(jìn)行了低速動(dòng)作時(shí)則能夠進(jìn)行微調(diào)整。
再有，圖7(b)是根據(jù)查閱表得到的與元件數(shù)對(duì)應(yīng)的理論延遲量的說明圖，圖8是用曲線表示的與元件數(shù)對(duì)應(yīng)的理論延遲量的特性圖。實(shí)施例3
圖9是表示本發(fā)明實(shí)施例3的延遲量調(diào)整電路的非重疊二相時(shí)鐘信號(hào)生成電路的適用例的電路圖，圖中40是非重疊二相時(shí)鐘信號(hào)生成電路(非重疊二相時(shí)鐘信號(hào)生成部件)。41a～41j指倒相器，42a、42b指“與非”電路，43a～43h是作為非重疊二相時(shí)鐘信號(hào)生成電路40的反饋延遲列設(shè)置的、連接數(shù)可自由調(diào)整的選擇器(延遲部件)。44是對(duì)由修正信號(hào)生成電路9生成的修正信號(hào)進(jìn)行解碼，并由選擇器43a～43h切換的解碼器電路。其他的結(jié)構(gòu)跟圖1所示的相同。
接著就動(dòng)作進(jìn)行說明。
本實(shí)施例3中，給出了實(shí)施例1所示的延遲量調(diào)整電路的非重疊二相時(shí)鐘信號(hào)生成電路40的適用例。
圖9中，作為非重疊二相時(shí)鐘信號(hào)生成電路40的反饋延遲列，設(shè)置了選擇器43a～43d和選擇器43e～43h，修正信號(hào)生成電路9生成的修正信號(hào)經(jīng)解碼器電路44解碼，并根據(jù)經(jīng)解碼的修正信號(hào)對(duì)選擇器43a～43d和選擇器43e～43h分別進(jìn)行切換。
按照上述方式，可以不受半導(dǎo)體裝置制造偏差影響地實(shí)現(xiàn)準(zhǔn)確的非重疊寬度設(shè)定。實(shí)施例4圖10是表示本發(fā)明實(shí)施例4的延遲量調(diào)整電路的二時(shí)鐘信號(hào)間相位調(diào)整電路的適用例的電路圖。圖中，6是測(cè)定結(jié)果保存電路(測(cè)定結(jié)果保存部件)，該電路由對(duì)應(yīng)1ns延遲列4各級(jí)的多個(gè)FF構(gòu)成，以被測(cè)定延遲電路5的各1ns延遲列4輸出的相位已改變的時(shí)鐘信號(hào)為數(shù)據(jù)，以跟時(shí)鐘信號(hào)CLK1同一周期的時(shí)鐘信號(hào)CLK50或具有時(shí)鐘信號(hào)CLK1的整數(shù)倍周期的時(shí)鐘信號(hào)CLK50的定時(shí)進(jìn)行抽樣測(cè)定，將測(cè)定結(jié)果加以保存。
51是控制信號(hào)生成電路(控制信號(hào)生成部件)，該電路根據(jù)改變點(diǎn)測(cè)出電路7測(cè)出的改變點(diǎn)，生成用以選擇輸出被測(cè)定延遲電路5中任一個(gè)1ns延遲列4輸出的相位已改變的時(shí)鐘信號(hào)的控制信號(hào)；52是時(shí)鐘信號(hào)輸出選擇電路(時(shí)鐘信號(hào)輸出選擇部件)，該電路由選擇器53a～53c構(gòu)成，根據(jù)其控制信號(hào)選擇輸出相位已改變的時(shí)鐘信號(hào)；54是緩沖單元。其他結(jié)構(gòu)跟圖1所示的相同。
圖11是表示本發(fā)明實(shí)施例4的二時(shí)鐘信號(hào)間相位調(diào)整電路動(dòng)作的時(shí)間圖。
以下，就動(dòng)作進(jìn)行說明。
本實(shí)施例4是，在實(shí)施例1中所示的延遲量調(diào)整電路的時(shí)鐘信號(hào)CLK1和具有時(shí)鐘信號(hào)CLK1的整數(shù)倍周期的時(shí)鐘信號(hào)CLK50之間進(jìn)行相位調(diào)整的二時(shí)鐘信號(hào)間相位調(diào)整電路的適用例。
圖9和圖10中，測(cè)定經(jīng)過保存電路6以跟時(shí)鐘信號(hào)CLK1同一周期、不同相位的時(shí)鐘信號(hào)CLK50的下降沿的定時(shí)，對(duì)被測(cè)定延遲電路5的時(shí)鐘信號(hào)CLK1和各1ns延遲列4輸出的相位已改變的時(shí)鐘信號(hào)CLK1進(jìn)行抽樣測(cè)定，并將測(cè)定結(jié)果保存(圖11中以細(xì)長(zhǎng)橢圓表示該定時(shí))。這樣，由測(cè)定結(jié)果保存電路6保存的測(cè)定結(jié)果成為“110000011”，對(duì)應(yīng)于時(shí)鐘信號(hào)CLK1以及延遲1至延遲8。
在改變點(diǎn)測(cè)出電路7中，將該“0”->“1”的改變點(diǎn)測(cè)出；在控制信號(hào)生成電路51中，由于所測(cè)出的改變點(diǎn)成為下降沿的對(duì)齊點(diǎn)，生成使延遲7的輸出被選擇輸出的控制信號(hào)，時(shí)鐘信號(hào)輸出選擇電路52的選擇器53a～53c被切換。時(shí)鐘信號(hào)輸出選擇電路52，選擇與被測(cè)定延遲電路5中的延遲7輸出對(duì)應(yīng)的時(shí)鐘信號(hào)，并經(jīng)由緩沖單元54將它輸出。
通過上述方式，就可使其下降沿的相位跟時(shí)鐘信號(hào)CLK50的下降沿取得一致的時(shí)鐘信號(hào)CLK1的輸出成為可能。
再有，測(cè)定結(jié)果保存電路6中，如果以時(shí)鐘信號(hào)CLK50的上升沿的定時(shí)進(jìn)行抽樣，就可使其上升沿的相位跟時(shí)鐘信號(hào)CLK50的上升沿取得一致的時(shí)鐘信號(hào)CLK1的輸出成為可能。
發(fā)明的效果綜上所述，依據(jù)本發(fā)明，設(shè)有生成用以修正延遲列連接數(shù)的修正信號(hào)的修正信號(hào)生成部件，以根據(jù)用延遲測(cè)定部件測(cè)定的對(duì)應(yīng)設(shè)定延遲量的實(shí)際延遲量，使延遲部件形成各自要求的延遲量；由于具備了這種結(jié)構(gòu)，可以在制成后用延遲測(cè)定部件測(cè)出半導(dǎo)體裝置的制造偏差引起的延遲誤差，可以用修正信號(hào)生成部件進(jìn)行修正，來使多個(gè)延遲部件達(dá)到各自所要的延遲量。
依據(jù)本發(fā)明，在延遲量測(cè)定部件中設(shè)有將設(shè)定延遲量已設(shè)定的多個(gè)延遲列串聯(lián)連接，通過這些延遲列使周期確定的時(shí)鐘信號(hào)的相位改變的被測(cè)定延遲部件；對(duì)各延遲列輸出的相位已改變的時(shí)鐘信號(hào)，以輸入的時(shí)鐘信號(hào)或在該輸入時(shí)鐘信號(hào)的同一周期內(nèi)的倍增頻率的時(shí)鐘信號(hào)的定時(shí)進(jìn)行抽樣，并將這些測(cè)定結(jié)果保存的測(cè)定結(jié)果保存部件；以及將所保存的測(cè)定結(jié)果中自延遲小的一方開始測(cè)定結(jié)果最初改變的改變點(diǎn)測(cè)出的改變點(diǎn)測(cè)出部件；由于具備了這種結(jié)構(gòu)，在修正信號(hào)生成部件中，可以根據(jù)輸入時(shí)鐘信號(hào)的周期和改變點(diǎn)測(cè)出部件測(cè)出的改變點(diǎn)獲知與設(shè)定延遲量對(duì)應(yīng)的實(shí)際延遲量。
并且，具有以簡(jiǎn)單的結(jié)構(gòu)測(cè)定因半導(dǎo)體裝置的制造偏差引起的實(shí)際延遲量的效果。
依據(jù)本發(fā)明，在被測(cè)定延遲部件中，使各由同一設(shè)定延遲量構(gòu)成的多個(gè)延遲列被串聯(lián)連接；由于具備了這種結(jié)構(gòu)，具有可對(duì)設(shè)定延遲量增加的輸出延遲均等抽樣的效果。
依據(jù)本發(fā)明，在改變點(diǎn)測(cè)出部件中設(shè)有對(duì)由測(cè)定結(jié)果保存部件保存的測(cè)定結(jié)果中自延遲小的一方開始測(cè)定結(jié)果最初改變的改變點(diǎn)以外的改變點(diǎn)加以掩蔽的掩蔽部件；由于具備了這種結(jié)構(gòu)，具有降低改變點(diǎn)測(cè)出錯(cuò)誤的效果。
依據(jù)本發(fā)明，在改變點(diǎn)測(cè)出部件中設(shè)有考慮當(dāng)前測(cè)出的改變點(diǎn)和過去測(cè)出的改變點(diǎn)后進(jìn)行改變點(diǎn)測(cè)出的平滑化部件；由于具備了這種結(jié)構(gòu)，具有將各次測(cè)出時(shí)發(fā)生的改變點(diǎn)的測(cè)出偏差平滑化，從而取得更為平均的改變點(diǎn)測(cè)出結(jié)果的效果。
依據(jù)本發(fā)明，在改變點(diǎn)測(cè)出部件中設(shè)有將測(cè)出的改變點(diǎn)加以固定的改變點(diǎn)固定部件；由于具備了這種結(jié)構(gòu)，可以在半導(dǎo)體裝置主要功能的動(dòng)作開始之前，通過固定所測(cè)出的改變點(diǎn)也將修正信號(hào)生成部件生成的修正信號(hào)固定，從而具有在主要功能的動(dòng)作開始后不引發(fā)誤動(dòng)作的效果。
依據(jù)本發(fā)明，在延遲部件中設(shè)有由同一設(shè)定延遲量構(gòu)成的多個(gè)延遲列，以及用以設(shè)定是否按照修正信號(hào)將各延遲列之間連接的延遲列連接部件；由于具備了這種結(jié)構(gòu)，可以獲得使設(shè)定延遲量根據(jù)修正信號(hào)均勻增加的延遲部件。
依據(jù)本發(fā)明，在延遲部件中設(shè)有自延遲小的一方至延遲大的一方以2的乘方增加的方式對(duì)設(shè)定延遲量作了設(shè)定的多個(gè)延遲列，以及設(shè)定是否按照修正信號(hào)將各延遲列之間連接的延遲列連接部件；由于具備了這種結(jié)構(gòu)，能夠以較少的延遲列連接部件構(gòu)成延遲部件。
依據(jù)本發(fā)明，在修正信號(hào)生成部件中按照“(延遲部件所要求的延遲量)×(設(shè)定延遲量)/(實(shí)際延遲量)”生成修正信號(hào)；由于具備了這種結(jié)構(gòu)，可以通過修正信號(hào)生成部件生成修正信號(hào)，以使多個(gè)延遲部件形成各自要求的延遲量。
依據(jù)本發(fā)明，在修正信號(hào)生成部件中設(shè)有存儲(chǔ)了查閱表的表存儲(chǔ)部件，該查閱表中按照延遲部件所要求的延遲量列以及與由改變點(diǎn)測(cè)出部件測(cè)出的改變點(diǎn)相應(yīng)的被測(cè)定延遲部件的設(shè)定延遲量列，預(yù)先設(shè)定了用以形成延遲部件所要求的延遲量的延遲列的連接數(shù)，以生成跟與該查閱表對(duì)應(yīng)的延遲列的連接數(shù)相應(yīng)的修正信號(hào)；由于具備了這種結(jié)構(gòu)，可以不作除法運(yùn)算，以簡(jiǎn)單的結(jié)構(gòu)幾乎同時(shí)地生成不同的修正信號(hào)。
依據(jù)本發(fā)明，在被測(cè)定延遲部件中有多個(gè)延遲列串聯(lián)連接，它們當(dāng)中延遲小的一方的設(shè)定延遲量被設(shè)定得較小、延遲大的一方被設(shè)定得較大；由于具備了這種結(jié)構(gòu)，能夠以較少的延遲列實(shí)現(xiàn)大范圍的延遲調(diào)整。
依據(jù)本發(fā)明，在修正信號(hào)生成部件中設(shè)有存儲(chǔ)了查閱表的表存儲(chǔ)部件，該查閱表中按照延遲部件所要求的延遲量列以及與由改變點(diǎn)測(cè)出部件測(cè)出的改變點(diǎn)相應(yīng)的被測(cè)定延遲部件的其延遲小的一方的設(shè)定延遲量被設(shè)定得較小、延遲大的一方被設(shè)定得較大的設(shè)定延遲量列，預(yù)先設(shè)定了用以形成延遲部件所要求的延遲量的延遲列的連接數(shù)，以生成與對(duì)應(yīng)于該查閱表的延遲量的連接數(shù)相應(yīng)的修正信號(hào)；由于具備了這種結(jié)構(gòu)，可以不作除法運(yùn)算，以簡(jiǎn)單的結(jié)構(gòu)幾乎同時(shí)地生成不同的修正信號(hào)。
并且，本發(fā)明還具有這樣的效果即使半導(dǎo)體裝置在進(jìn)行了高速動(dòng)作時(shí)也不用對(duì)被測(cè)定延遲部件的延遲列進(jìn)行冗長(zhǎng)的設(shè)定，而即使在半導(dǎo)體裝置進(jìn)行了低速動(dòng)作時(shí)也能夠進(jìn)行微調(diào)整。
依據(jù)本發(fā)明，設(shè)有如下各部分作為非重疊二相時(shí)鐘信號(hào)生成部件的反饋延遲列設(shè)置的、由連接數(shù)可自由調(diào)整的延遲列構(gòu)成的兩個(gè)延遲部件；以及按照與經(jīng)延遲測(cè)定部件測(cè)定的設(shè)定延遲量相對(duì)應(yīng)的實(shí)際延遲量，以使延遲部件的延遲列達(dá)成各自所要求的延遲量為目的，生成用以修正延遲列連接數(shù)的修正信號(hào)的修正信號(hào)生成部件；由于具備了這種結(jié)構(gòu)，可以在制成后通過延遲測(cè)定部件測(cè)出半導(dǎo)體裝置的制造偏差引起的延遲誤差，通過修正信號(hào)生成部件進(jìn)行修正，以使多個(gè)延遲部件形成各自要求的延遲量。
并且，本發(fā)明還具有能夠不受半導(dǎo)體裝置的制造偏差的影響實(shí)現(xiàn)準(zhǔn)確的非重疊寬度設(shè)定的效果。
依據(jù)本發(fā)明，設(shè)有如下各部分由設(shè)定延遲量已設(shè)定的多個(gè)延遲列串聯(lián)連接而成的、輸入周期確定的時(shí)鐘信號(hào)后通過這些延遲列使時(shí)鐘信號(hào)的相位改變的被測(cè)定延遲部件；以跟輸入時(shí)鐘信號(hào)同一周期的時(shí)鐘信號(hào)或具有該輸入時(shí)鐘信號(hào)的整數(shù)倍周期的時(shí)鐘信號(hào)的定時(shí)，對(duì)被測(cè)定延遲部件的各延遲列輸出的相位改變了的時(shí)鐘信號(hào)進(jìn)行抽樣測(cè)定，并將其測(cè)定結(jié)果加以保存的測(cè)定結(jié)果保存部件；將測(cè)定結(jié)果保存部件所保存的測(cè)定結(jié)果中從延遲小的一方開始測(cè)定結(jié)果最初改變的改變點(diǎn)測(cè)出的改變點(diǎn)測(cè)出部件；以及按照由改變點(diǎn)測(cè)出部件測(cè)出的改變點(diǎn)，選擇并輸出被測(cè)定延遲部件的延遲列輸出的相位已改變的時(shí)鐘信號(hào)的時(shí)鐘信號(hào)輸出選擇部件；由于具備了這種結(jié)構(gòu)，能夠用跟輸入的時(shí)鐘信號(hào)同一周期的或具有其整數(shù)倍周期的時(shí)鐘信號(hào)，選擇并輸出其相位已跟輸入的時(shí)鐘信號(hào)取得一致的時(shí)鐘信號(hào)。
權(quán)利要求
1.一種半導(dǎo)體裝置，其中設(shè)有延遲量測(cè)定部件(5、6與7)，該部件將周期已確定的時(shí)鐘信號(hào)輸入其延遲量被分別設(shè)定的多個(gè)延遲列(4)，根據(jù)由這些延遲列引起的相位改變，測(cè)定對(duì)應(yīng)于設(shè)定延遲量的實(shí)際延遲量；由延遲元件的連接數(shù)可自由調(diào)整的延遲列構(gòu)成的多個(gè)延遲部件(8)；以及修正信號(hào)生成部件(9)，該部件根據(jù)與所述延遲測(cè)定部件測(cè)定的設(shè)定延遲量對(duì)應(yīng)的實(shí)際延遲量，生成用以修正延遲列的連接數(shù)的修正信號(hào)，以使所述延遲部件的延遲列分別達(dá)到要求的延遲量。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于延遲量測(cè)定部件(5、6與7)包括被測(cè)定延遲部件(5)，該部件由設(shè)定延遲量已被設(shè)定的多個(gè)延遲列串聯(lián)連接而成，所述設(shè)定延遲量用來改變周期已確定的時(shí)鐘信號(hào)的相位；測(cè)定結(jié)果保存部件(6)，該部件對(duì)所述被測(cè)定延遲部件的各延遲列輸出的相位已改變的時(shí)鐘信號(hào)，以所述輸入的時(shí)鐘信號(hào)的、或具有跟該輸入時(shí)鐘信號(hào)同一周期的時(shí)鐘信號(hào)的、或具有該輸入時(shí)鐘信號(hào)的整數(shù)倍周期的時(shí)鐘信號(hào)的定時(shí)，進(jìn)行抽樣測(cè)定并將其測(cè)定結(jié)果保存；以及改變點(diǎn)測(cè)出部件(7)，該部件將所述測(cè)定結(jié)果保存部件保存的測(cè)定結(jié)果中從延遲小的一方開始測(cè)定結(jié)果最初發(fā)生改變的改變點(diǎn)測(cè)出。
3.如權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于被測(cè)定延遲部件(5)由各具同一設(shè)定延遲量的多個(gè)延遲列(4)串聯(lián)連接而成。
4.如權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于改變點(diǎn)測(cè)出部件(7)中設(shè)有對(duì)由測(cè)定結(jié)果保存部件(6)保存的測(cè)定結(jié)果中從延遲小的一方開始測(cè)定結(jié)果最初改變的改變點(diǎn)以外的改變點(diǎn)加以掩蔽的掩蔽部件(21)。
5.如權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于改變點(diǎn)測(cè)出部件(7)中設(shè)有考慮當(dāng)前測(cè)出的改變點(diǎn)和過去測(cè)出的改變點(diǎn)后進(jìn)行改變點(diǎn)測(cè)出的平滑部件(22)。
6.如權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于改變點(diǎn)測(cè)出部件(7)中設(shè)有將測(cè)出的改變點(diǎn)加以固定的改變點(diǎn)固定部件(22d)。
7.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于延遲部件(8)中設(shè)有分別具有同一設(shè)定延遲量的多個(gè)延遲列(31a-31c)；以及在所述各延遲列之間分別設(shè)置的、用以設(shè)定是否按照修正信號(hào)將各延遲列之間連接的延遲列連接部件(32a-32c)。
8.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于延遲部件(8)中設(shè)有從延遲小的一方到延遲大的一方以2的乘方增加的方式分別設(shè)定了設(shè)定延遲量的多個(gè)延遲列(33a-33d)；以及在所述各延遲列之間分別設(shè)置的、用以設(shè)定是否按照修正信號(hào)將各延遲列之間連接的延遲列連接部件(34a-34d)。
9.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于修正信號(hào)生成部件(9)按照“(延遲部件要求的延遲量)×(設(shè)定延遲量)/(實(shí)際延遲量)”來生成修正信號(hào)。
10.如權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于修正信號(hào)生成部件(9)中設(shè)有存儲(chǔ)了查閱表的表存儲(chǔ)部件(10a)，該查閱表中按照延遲部件(8)要求的延遲量列以及跟與由改變點(diǎn)測(cè)出部件(7)測(cè)出的改變點(diǎn)相應(yīng)的被測(cè)定延遲部件(5)的延遲元件數(shù)，預(yù)先設(shè)定了用以形成延遲部件(8)要求的延遲量的延遲列的連接數(shù)；修正信號(hào)生成部件(9)生成跟對(duì)應(yīng)于該查閱表的延遲量的連接數(shù)相應(yīng)的修正信號(hào)。
11.如權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于被測(cè)定延遲部件(5)由多個(gè)延遲列(4)串聯(lián)連接而成，它們的設(shè)定延遲量在延遲小的一方的被設(shè)定得較小，在延遲大的一方被設(shè)定得較大。
12.如權(quán)利要求11所述的半導(dǎo)體裝置，其特征在于修正信號(hào)生成部件(9)中設(shè)有存儲(chǔ)了查閱表的表存儲(chǔ)部件(10a)，該查閱表中，按照延遲部件(8)要求的延遲量列以及跟與由改變點(diǎn)測(cè)出部件(7)測(cè)出的改變點(diǎn)相應(yīng)的被測(cè)定延遲部件(5)的其延遲小的一方的設(shè)定延遲量被設(shè)定得較小、延遲大的一方被設(shè)定得較大的延遲元件數(shù)，預(yù)先設(shè)定了用以形成延遲部件(8)的要求延遲量的延遲列的連接數(shù)；修正信號(hào)生成部件(9)生成跟對(duì)應(yīng)于該查閱表的延遲量的連接數(shù)相應(yīng)的修正信號(hào)。
13.一種半導(dǎo)體裝置，其中設(shè)有延遲量測(cè)定部件(5、6與7)，該部件將周期已確定的時(shí)鐘信號(hào)輸入其延遲量被分別設(shè)定的多個(gè)延遲列(4)，根據(jù)由這些延遲列引起的相位改變，測(cè)定對(duì)應(yīng)于設(shè)定延遲量的實(shí)際延遲量；作為非重疊二相時(shí)鐘信號(hào)生成部件的反饋延遲列設(shè)置的、由連接數(shù)可自由調(diào)整的延遲列構(gòu)成的兩個(gè)延遲部件(43a-43h)；以及修正信號(hào)生成部件(9)，該部件根據(jù)與所述延遲測(cè)定部件測(cè)定的設(shè)定延遲量對(duì)應(yīng)的實(shí)際延遲量，生成用以修正延遲列連接數(shù)的修正信號(hào)，以使所述延遲部件分別達(dá)到要求延遲量。
14.一種半導(dǎo)體裝置，其中設(shè)有被測(cè)定延遲部件，該部件由分別設(shè)定了設(shè)定延遲量的多個(gè)延遲列串聯(lián)連接而成，它輸入周期確定的時(shí)鐘信號(hào)，通過這些延遲列使時(shí)鐘信號(hào)的相位改變；測(cè)定結(jié)果保存部件，該部件以跟所述輸入時(shí)鐘信號(hào)同一周期的時(shí)鐘信號(hào)或具有該輸入時(shí)鐘信號(hào)的整數(shù)倍周期的時(shí)鐘信號(hào)的定時(shí)，對(duì)所述被測(cè)定延遲部件的各延遲列輸出的相位改變了的時(shí)鐘信號(hào)進(jìn)行抽樣測(cè)定，并將其測(cè)定結(jié)果保存；改變點(diǎn)測(cè)出部件，該部件將所述測(cè)定結(jié)果保存部件保存的測(cè)定結(jié)果中自延遲小的一方開始測(cè)定結(jié)果最初發(fā)生改變的改變點(diǎn)測(cè)出；以及時(shí)鐘信號(hào)輸出選擇部件，該部件按照由所述改變點(diǎn)測(cè)出部件測(cè)出的改變點(diǎn)，選擇并輸出所述被測(cè)定延遲部件的延遲列輸出的相位已改變的時(shí)鐘信號(hào)。
全文摘要
本發(fā)明旨在實(shí)現(xiàn)這樣的半導(dǎo)體裝置，該裝置能為消除因制造偏差引起的延遲誤差以達(dá)到要求的延遲量而進(jìn)行修正。該裝置中設(shè)有將周期已確定的時(shí)鐘信號(hào)CLK1輸入其延遲量已被分別設(shè)定的多個(gè)1ns延遲列4，根據(jù)由這些1ns延遲列4引起的時(shí)鐘信號(hào)CLK1的相位改變，測(cè)定對(duì)應(yīng)于設(shè)定延遲量的實(shí)際延遲量的延遲量測(cè)定部件；由連接數(shù)可自由調(diào)整的延遲列8構(gòu)成的多個(gè)延遲部件；以及按照與所述延遲測(cè)定部件測(cè)定的設(shè)定延遲量對(duì)應(yīng)的實(shí)際延遲量，生成用以修正延遲列8的連接數(shù)的修正信號(hào)，以使所述延遲部件的延遲列分別達(dá)到要求延遲量的修正信號(hào)生成部件。
文檔編號(hào)H03K5/1532GK1433148SQ02143240
公開日2003年7月30日 申請(qǐng)日期2002年9月20日 優(yōu)先權(quán)日2002年1月18日
發(fā)明者矢澤彌亙, 中川伸一, 和田恭司 申請(qǐng)人:三菱電機(jī)株式會(huì)社