專利名稱：施加復(fù)制增益胞元之開放回路可變增益放大器的制作方法
背景技術(shù)：
重要的模擬建構(gòu)區(qū)塊，特別是在模擬信號處理系統(tǒng)中，其系為可變增益放大器(VGA)。在含有模擬數(shù)字轉(zhuǎn)換器(A/D converter)的許多信號處理與資料取得系統(tǒng)中，VGA電路為必需的組件。通常較佳系在一資料轉(zhuǎn)換器，如一A/D轉(zhuǎn)換器，之前施加VGA，以有效地施加該轉(zhuǎn)換器的動態(tài)輸入范圍。
當(dāng)信號處理速度持續(xù)上升，需要持續(xù)更快速的轉(zhuǎn)換器，因此具有更快速的VGA。遺憾地，典型的VGA由于其電路設(shè)計的原因，所以受到操作速度與帶寬的限制。再者，此VGA的操作系數(shù)對于處理耐受度、溫度與供應(yīng)電壓變化是敏感的。此更進(jìn)一步地限制這些具有較小處理與/或較低電壓技術(shù)VGA的施加。
因此，需要一可變增益放大器，其可于高速操作，且具有寬的帶寬，以及其操作系數(shù)對于處理耐受度、溫度與供應(yīng)電壓變化是不敏感的。
發(fā)明概述本發(fā)明是藉由權(quán)利要求所定義，但并不因此而使本發(fā)明受限。為提供說明，下列較佳實施例系說明本發(fā)明的可變增益放大器(VGA)。該VGA系包含至少一信號路徑增益胞元，其具有一開放回路結(jié)構(gòu)且可根據(jù)一增益控制信號藉由一第一增益而用以放大不同的輸入信號，以及一復(fù)制增益胞元，其系耦合至該至少一信號路徑增益胞元與一增益輸入，且根據(jù)該增益輸入可用以放大一第一參考信號且產(chǎn)生該增益控制信號。
較佳實施例系關(guān)于放大一信號的方法。在一實施例中，該方法包含將一增益控制值施加至一復(fù)制增益胞元，對應(yīng)于一信號路徑增益胞元的一選擇增益，施加一第一參考信號至該復(fù)制增益胞元而被放大，實質(zhì)上將該放大的第一參考信號等化如該第一參考信號，基于該等化而獲得一被調(diào)整的增益控制信號，以及將該被調(diào)整的控制信號施加至該信號路徑增益胞元，以達(dá)成該選擇的增益。
本發(fā)明的其它方面與優(yōu)點，如以下較佳實施例中所述。
圖式之簡單說明第1圖系描述一封閉回路可變增益放大器。
第2圖系根據(jù)本發(fā)明的第一實施例，說明一開放回路可變增益放大器。
第3圖系說明第2圖的實施例所施加的一增益胞元配置。
第4圖系說明第3圖的該增益胞元的電路圖。
第5圖系說明第2圖實施例所施加的復(fù)制增益胞元電路的電路圖。
第6圖第5圖的電路所施加的規(guī)劃增益胞元的電路圖。
第7圖系說明第5圖所施加的數(shù)字規(guī)劃增益胞元的電路圖。
第8圖系一電路圖，說明第5圖的電路中所施加的交叉轉(zhuǎn)換。
第9圖系一電路圖，其系說明根據(jù)第3圖中第二實施例所用配置的增益胞元。
第10圖系一電路圖，其系說明第2圖中第二實施例所用開放回路可變增益放大器的一復(fù)制增益胞元電路。
較佳實施例說明快速信號處理系統(tǒng)的設(shè)計中，最關(guān)鍵的系數(shù)之一系信號路徑中所有組件的組合帶寬、所得信號變形以及信號強(qiáng)度的損失。該信號路徑被定義為路徑，亦即電路與連接，該輸入信號被處理，亦即被放大至該輸出，其為該信號被通過至一后續(xù)處理/電路階段。一般可獲得兩種形式的可變增益放大器(VGA)結(jié)構(gòu)，封閉回路與開放回路，用于合并至此信號處理系統(tǒng)中。封閉回路藉由再循環(huán)該放大的輸出信號的該信號路徑中的回饋回路，保持信號增益與電路穩(wěn)定，典型系透過一操作放大器與電阻網(wǎng)絡(luò)。另一方面，開放回路VGA在該信號路徑中并不施加一回饋回路，而是僅依賴外部產(chǎn)生的信號以調(diào)整信號增益與電路穩(wěn)定。
第1圖系說明一封閉回路可變增益放大器(VGA)100用于不同的信號，描述如下且系為習(xí)知技藝所已知者。該封閉回路VGA100系包含一操作放大器102，其系與一規(guī)劃電阻回饋網(wǎng)絡(luò)104耦合。該操作放大器102的不同輸出，系標(biāo)示為「outp」與「outn」，其系各自耦合至其自身的規(guī)劃電阻回饋網(wǎng)絡(luò)104。此處所稱的「耦合至」系指直接連接至或是透過一個或多個中間組件而間接連接。每一規(guī)劃電阻回饋網(wǎng)絡(luò)104系進(jìn)一步地耦合至該操作放大器102的對應(yīng)輸出。該規(guī)劃電阻回饋網(wǎng)絡(luò)104特征為具有規(guī)劃可轉(zhuǎn)換的電阻值，其可被用以調(diào)整該網(wǎng)絡(luò)104的組合/整個電阻。令熟知此技藝的人士所贊賞的是在該回路中，此VGA 100需要一內(nèi)部補償?shù)膹?fù)合操作放大器102。這是由于大多數(shù)的操作放大器可被視為二級系統(tǒng)，其包含至少兩內(nèi)部高阻抗節(jié)點。為了保持二級系統(tǒng)避免振動，必須保證設(shè)計一旦該輸出相位接近-180度時，該電路的自輸入至輸出電壓增益，已降至低于0dB。再者，在該相位達(dá)到-180度之前(典型系超過65度，即所謂的「相位邊緣」)，增益已降至0dB，以減少安置時間且將該放大器輸出的共鳴最小化。執(zhí)行此功能的電路技術(shù)，即所謂的「補償技術(shù)」。
更令人欣賞的是該VGA 100及其整個電路回路必須被補償，以于增益改變過程中保持穩(wěn)定。其典型系藉由設(shè)計該放大器電路而完成，因此可防止整個電路(放大器加回饋網(wǎng)絡(luò))受到振動，亦即可保持穩(wěn)定?？衫靡阎募夹g(shù)，例如「極點分離(pote splitting)」或是「主要極點補償(Dominant pole compensation)」。因此，由于(以補償)穩(wěn)定一操作放大器，典型地系需要將低通作用導(dǎo)引至該信號路徑中以降低該放大器的振動傾向，所以可達(dá)到信號處理速度的限制。由于一低通過濾器降低高頻率，其亦降低整個系統(tǒng)的帶寬與速度。
此外，對于該封閉VGA 100的每一增益設(shè)定，必須保證該回路的穩(wěn)定性，以及重要的回路系數(shù)，例如-3dB帶寬與設(shè)定時間，對于不同的增益設(shè)定，通常變化明顯。再者，當(dāng)保持該增益帶寬產(chǎn)物時，越來越難將封閉回路VGA 100中所施加的操作放大器縮小M，以在較小的電壓操作。
對于一已知的執(zhí)行/制造技術(shù)而言，例如互補金屬氧化物半導(dǎo)體(complementary metal oxide semiconductor，CMOS)，一典型的封閉回路技術(shù)VGA更具有小信號與大信號的限制，由于該限制，約-3dB，帶寬與其有限的內(nèi)部轉(zhuǎn)換速率(slew rate)。轉(zhuǎn)換速率系定義最大速度，其中電路的輸出可接在快速改變輸入信號之后。在一最大輸入斜率，該電路的輸出無法再跟隨，即為「轉(zhuǎn)換」。該輸出電壓的改變速度保持在最大值，固定的速度，甚至是更快的輸入上生/下降倍數(shù)。轉(zhuǎn)換速率定義為電壓/秒(V/s)。令人欣賞的是CMOS制程系包含施加金屬閘極與多晶硅閘極的制程。更令人欣賞的是可施加其它的制程技術(shù)與其它的尺寸，以及此處所揭露的電路系統(tǒng)更可進(jìn)一步與其它電路系統(tǒng)整合。
為了自一已知的CMOS技術(shù)得到最大的速度，因而轉(zhuǎn)移到一開放回路技術(shù)，其減少VGA中速度關(guān)鍵內(nèi)部電路節(jié)點的數(shù)目。一開放回路結(jié)構(gòu)的范例，系施加衰退的差動晶體管對(degenerated differentialtransistor pair)，其具有電子負(fù)載與一增加的增益汲極跟隨器(gainsource follower)。為更進(jìn)一步說明此種形式的可變增益放大器，請參閱J.J.F.Rijns于1996年7月固態(tài)電路的IEEE期刊，第31卷第7號的第1029-1034頁中，「CMOS低失真高頻率可變增益放大器」。然而，即使是如Rijns所描述的開放回路實施，仍自存在的幾個內(nèi)部電路節(jié)點與其相關(guān)聯(lián)的寄生極點(parasitic pole)受到某些速度損失。
在VGA設(shè)計中另一個重要的設(shè)計系數(shù)的產(chǎn)生，系由于典型地藉由一資料轉(zhuǎn)換器所取樣的電壓信號，具有小強(qiáng)度，且需要被放大成為理想的輸入電壓范圍，以供更進(jìn)一步的信號處理。應(yīng)該定義且保持該VGA的電壓增益，獨立于過程耐受度、溫度與供應(yīng)電應(yīng)電壓變化之外。過程耐受度包含無可預(yù)測的或是可預(yù)測但無法避免的變化，其是在未損壞裝置操作的過程中，發(fā)生在集成電路的特征幾何結(jié)構(gòu)與材質(zhì)中。這些變化所具有的特征，如電路組件尺寸不符合、排列不符合，或是摻雜不符合等。這些變化會影響不同電路的實際電路操作性質(zhì)，且造成其偏離理想的/設(shè)計的值，因而雖不完全使得裝置失去功能，但卻降低效率與操作速度。由于一裝置的操作環(huán)境中的環(huán)境因子，而發(fā)生溫度變化。由于環(huán)境條件、拙劣的設(shè)計或拙劣的執(zhí)行系統(tǒng)電源供應(yīng)等，而造成供應(yīng)電壓改變。理想上，該VGA增益應(yīng)該對于這些改變并不敏感，因而在變化的條件下，可提供可預(yù)測的操作。此額外的優(yōu)點在于可藉由增加操作裝置的耐受度極限，而增加生產(chǎn)產(chǎn)量。
再者，較佳系施加差動信號(differential signal)在模擬電路設(shè)計中。以兩電壓或電流之間的差所表示的信號，系指差動信號(differential signals)。差動輸入(differential inputs)彼此減去兩輸入信號，一正一負(fù)。當(dāng)正輸入大于負(fù)輸入時，系以正輸入作為代表，當(dāng)負(fù)信號大于正信號時，系以負(fù)信號作為代表。當(dāng)正輸入等于負(fù)輸入時，該信號以零為代表。該結(jié)果為低噪聲，因為噪聲系典型存在兩輸入中，且會被扣除，而只剩下該信號。對于二進(jìn)制的與模擬信號，差動信號所提供的優(yōu)點為需要一較低電壓擺動以代表一信號值，而促使更快速的轉(zhuǎn)換。再者，當(dāng)該信號并非得自于比較一輸入與一接地參考時，差動信號將系統(tǒng)中的接地單純化。
重要的是以差動信號(differential signals)控制VGA中的共同模式電壓程度，以及在其輸出處作為下一信號處理階段的界面，該下一信號處理階段典型系為上述某些形式的資料轉(zhuǎn)換器。該共同模式電壓系為差動電壓擺動所集中的基礎(chǔ)電壓程度。對于零差動信號(0.0伏特)(不具噪聲)，兩差動輸入系于共同模式電壓程度。一數(shù)據(jù)轉(zhuǎn)換器通常特征系為具有一特定的電壓范圍，供于該VGA電路所需要的輸入共同模式電壓。此范圍可被保持獨立于過程耐受度、溫度與供應(yīng)電壓變化之外，以供適當(dāng)?shù)牟僮?。為了保持該共同模式電壓在適當(dāng)范圍之內(nèi)，其必須持續(xù)作為一可規(guī)劃的參考，亦即被連續(xù)比較與調(diào)整，以經(jīng)由一回饋機(jī)制，實質(zhì)上等于該規(guī)劃參考值。
本案所揭露的是完全整合的、快速開放回路可變增益放大器，其具有在該輸出共同模式電壓程度以及藉由施加一復(fù)制增益胞元作為參考，而自差動輸入至輸出的電壓增益上的獨立控制。所揭露的實施例具有一開放回路結(jié)構(gòu)，其系避免復(fù)合電路，例如藉由施加簡單增益組件于該信號路徑中的操作放大器、轉(zhuǎn)換與增益設(shè)定電阻器，而藉以增加信號速度。再者，所揭露的實施例具有連續(xù)活化的增益與共同模式伺服回路，其在一復(fù)制增益胞元上操作，而不干擾該信號路徑中的快速放大操作。這些增益變化組件與共同模式感應(yīng)組件系位于該復(fù)制增益胞元中，所以位在該信號路徑中的增益胞元不具有內(nèi)部電路節(jié)點。此大幅減少VGA中寄生極點(parasitic pole)的數(shù)目，因而增加該VGA的帶寬。所揭露的實施例，其操作亦可施加小供應(yīng)電壓于一CMOS技術(shù)，亦即1.5伏特至1.8伏特，具有0.18微米的最小特征尺寸，而不需堆棧組件，例如串疊晶體管(cascade transistor)，以達(dá)到所需的增益帶寬產(chǎn)物。該增益帶寬產(chǎn)物是電壓增益乘以電路的-3dB帶寬。典型地，需要一電壓增益耦合一帶寬，亦即速度，但是在可獲得的增益與帶寬之間存在取舍關(guān)系(trade off)，亦即對于一已知的技術(shù)與電路結(jié)構(gòu)，該增益帶寬產(chǎn)物是固定的。
再者，藉由一增益伺服回路控制該VGA增益，該增益伺服回路系藉由一精確裝置比率而定義該VGA增益，且持續(xù)將其伺服至該增益胞元外部的一精確參考，其中增益伺服回路不被允許干擾該放大過程。此更使得該增益控制對于過程、溫度與供應(yīng)電壓變化不敏感。
第2圖系說明一開放回路可變增益放大器(VGA)200用于差動信號的實施例，其系施加一復(fù)制增益胞元電路500，以控制與調(diào)節(jié)該增益如同該增益胞元 300的該共同模式電壓。該開放回路VGA 200系包含增益胞元的配置，以將輸入信號簡單化。該增益胞元配置300系包含一差動信號輸入208與一差動信號輸出210。該增益胞元配置更進(jìn)一步被描述如下以及如第3圖與第4圖中所示。該開放回路VGA 200更包含一復(fù)制增益胞元電路500耦合至該增益胞元配置300。該復(fù)制增益胞元配置500系包含一增益參考電壓212、一共同模式電壓參考214與一規(guī)劃增益控制216的輸入。在一實施例中，該增益控制216系一數(shù)字控制信號。該復(fù)制增益胞元電路500夠包含控制輸出218，220，其系與該增益胞元配置300耦合，以控制該增益胞元配置300的該增益與該輸出共同模式電壓程度。該復(fù)制增益胞元電路500系如下之描述以及如第5圖中所示。
第3圖系說明第2圖中該開放回路VGA 200的一增益胞元配置300的電路圖。該配置300系包含兩相同的差動增益胞元314串聯(lián)耦合，亦即該第一增益胞元302的輸出306系連接至第二增益胞元304的輸入308。該第一增益胞元302系提供該開放回路VGA 200的差動輸入208(316，318)。該第二(或串聯(lián)中的后者)增益胞元304，系包含該開放回路VGA 210的差動輸入208(320，322)。每一增益胞元302，304更包含增益控制218的輸入以及該復(fù)制增益胞元電路500共同模式電壓控制220輸出。該增益胞元302，304之更詳細(xì)描述如下，以及如第4圖中所示。標(biāo)示為「intp」與「intn」的連接節(jié)點306/308為該信號路徑中僅有的內(nèi)部節(jié)點，該信號路徑系被定義為輸入信號自該輸入208移動至該輸出210的電路路徑，僅增加高頻率寄生極點至該VGA200。此寄生極點的定義系藉由該第一增益胞元302的輸出電阻與寄生輸出電容組合該增益胞元304的輸入電容?？山逵稍撛鲆姘?02，304的謹(jǐn)慎裝置尺寸改變，而將該寄生極點移出至非常高的頻率。為達(dá)到高頻率，此VGA內(nèi)部寄生極點的RC時間常數(shù)必須盡可能的小。該第一增益胞元的輸出電阻R的支配，系藉由將該負(fù)載晶體管410，412與該負(fù)載晶體管406，408串聯(lián)。此組合的串聯(lián)晶體管越小，則該VGA電路可越快操作。藉由該第二增益胞元304的輸入晶體管402，404之閘極區(qū)域，以支配有效電容C至接地。這些晶體管的寬度與長度越小，則該電路所具有的操作速度越快。對于0.18微米CMOS技術(shù)-3dB而言，可達(dá)到的頻率系高達(dá)1.5GHz。令人欣賞的是為了自該開放回路VGA200達(dá)到更高的整個增益，可串聯(lián)超過兩個增益胞元314。
第4圖系說明第3圖增益胞元配置300中所施加的增益胞元314之電路圖。該增益胞元302，304系包含一PMOS差動輸入晶體管對402，404，其系標(biāo)示為「M1」與「M2」。該輸入晶體管402，404的的閘極，系耦合至該增益胞元400輸入418，420，標(biāo)示為「inp」與「inn」。該輸入晶體管的汲極系耦合至固定的負(fù)載晶體管410，412，標(biāo)示為「R1」與「R2」且詳述如下，以及耦合至該增益胞元400輸出422，424，標(biāo)示為「outn」與「outp」。該輸入晶體管402，404的源極系耦合至一尾電流源極晶體管(tail current source transistor)414。該尾電流源極晶體管414的閘極416系自該復(fù)制增益胞元電路500，耦合至該共同模式電壓控制220。該尾電流源極晶體管414的源極系耦合至一正電源供應(yīng)428。在一實施例中，對一0.18微米CMOS技術(shù)而言，該正電源供應(yīng)428的電壓范圍系1.5伏特至1.8伏特。
該負(fù)載晶體管406，408，標(biāo)示為「M3」與「M4」，系與該負(fù)載晶體管410，412串聯(lián)連接建構(gòu)而成，以便在三極區(qū)域中操作，亦即在未飽和區(qū)域中操作。該固定的負(fù)載晶體管410，41減少穿過該負(fù)載晶體管406，408的電壓降落，因而有效降低該汲極至源極的電壓，而使得即使在大電壓振動存在中，可助以防止該負(fù)載晶體管406，408進(jìn)入該飽和區(qū)域。該負(fù)載晶體管410，412的值是取決于執(zhí)行。在一實施例中，該負(fù)載晶體管410，412所具有的電阻，系在500歐姆至10K歐姆的范圍內(nèi)。
該增益胞元400的該共同模式電壓的定義，系經(jīng)過該尾電流源極414，標(biāo)示為「M5」，其系藉由自該復(fù)制增益胞元電路500該共同模式電壓控制信號220所施加的該閘極電壓所控制。該增益胞元400的增益系取決于該輸入晶體管402，404尺寸相對于該固定晶體管410，412與該負(fù)載晶體管406，408所組合的負(fù)載電阻之比率，且因此其被控制系經(jīng)由該負(fù)載晶體管406，408的該閘極電壓，如同自該復(fù)制增益胞元電路500該增益控制信號218所施加者。令人欣賞的是可施加其它的處理技術(shù)，例如NMOS，用于該輸入晶體管402，404，或是施加PMOS于該負(fù)載晶體管406，408與該尾電流源極晶體管414。
第5圖系說明第2圖中與該開放回路VGA 200一起施加的一復(fù)制增益胞元電路500的電路圖。該電路500系包含兩獨立的伺服回饋回路504，506耦合至一復(fù)制增益胞元502。在一主仆(master/slave)結(jié)構(gòu)中，該兩伺服回路，一共同模式電壓回路504與一增益回路502，系獨立設(shè)定一復(fù)制增益胞元502的增益與共同模式電壓程度。該共同模式電壓控制220與該增益控制218的控制信號，系得自于這些伺服回路502，504。
該增益回路506系包含一可變差動參考電壓源極518，第一與第二交叉轉(zhuǎn)換524，526，如以下更詳細(xì)之說明且如第8圖中所示，以及包含一錯誤放大器508?？山逵稍撻_放回路VGA 200外部或內(nèi)部的一參考電壓產(chǎn)生器，以供應(yīng)該電壓源極518。每一交叉轉(zhuǎn)換524，526系經(jīng)由輸入528，而耦合至兩相位非重置時脈信號(two phase non-overlapping clock signal)522。該時脈產(chǎn)生器(clock generator)(未顯示)可在該VGA 200的外部或內(nèi)部。
標(biāo)示為「VREF」的差動參考電壓518較佳系被設(shè)定為在該開放回路VGA 200輸入208，具有預(yù)期的滿信號強(qiáng)度。所設(shè)定的差動參考電壓系用于該增益胞元復(fù)制502的該輸入，其詳細(xì)說明系如第6圖中所示。施加該錯誤放大器508的該增益回路506系伺服控制標(biāo)示為「gain_ctrl」節(jié)點的電壓，直到標(biāo)示為「rep_outn」與「rep_outp」節(jié)點上可獲得的復(fù)制增益胞元502的差別輸出電壓等于電壓VREF 518為止。此增益值系取決于該復(fù)制增益胞元502的增益設(shè)定，其敘述如下。當(dāng)該伺服回路利用該參考電壓518考慮變化時，該回路保持此增益設(shè)定，而不受過程耐受度、溫度與供應(yīng)電壓變化的影響。在一實施例中，該參考電壓518系在該VGA 200的外部。在另一實施例中，該參考電壓518是被產(chǎn)生在內(nèi)部，且較佳系在該信號路徑中所處理的信號范圍之內(nèi)，更佳系最大的信號電壓程度。藉由該錯誤放大器508，施加在該gain_ctrl節(jié)點的電壓亦被輸出在gain_ctrl輸出512，其系耦合至該增益胞元302，304的該gain_ctrl輸入426。在此方式中，系施加適當(dāng)?shù)脑鲆婵刂齐妷褐猎撛鲆姘?02，304的該負(fù)載晶體管406，408，且被適當(dāng)?shù)匮a償用于過程、溫度與供應(yīng)電壓，其同樣地影響該增益胞元302，304以及該復(fù)制增益胞元502。
該共同模式電壓回路504系包含一可變共同模式參考電壓源極530與一錯誤放大器510?？山逵稍撻_放回路VGA 200外部或內(nèi)部的參考電壓產(chǎn)生器，以供應(yīng)該電壓源極530。該共同模式電壓控制回路504系伺服控制標(biāo)示為「vcrn_ctrl」該錯誤放大器510的輸出電壓，直到標(biāo)示為「vcrn_sense」的輸出共同模式電壓等于該電壓源極530的設(shè)定電壓。在一實施例中，該電壓源極530的電壓是可被規(guī)劃的。這使得可規(guī)劃該輸出共同模式程度，以符合后續(xù)特定電路階段的需求，亦即期系連接至該開放回路VGA 200，而與該增益設(shè)定無關(guān)。該共同模式電壓回路504保持該共同模式程度，獨立于過程耐受度、溫度與供應(yīng)電壓變化之外。該共同模式控制回路系增加或減少該增益胞元復(fù)制502的尾電流，因此所被感應(yīng)到的輸出共同模式電壓636系收斂至該共同模式參考電壓530。例如若該被感應(yīng)到的共同模式電壓636系低于該參考電壓530，則該錯誤放大器510的負(fù)輸出電壓520系增加該電流源極610的閘極-源極電壓。此系增加該尾電流，其系發(fā)展更大的共同模式電壓通過該負(fù)載電阻器620，622。該尾電流增加，直到該被感應(yīng)到的共同模式電壓636等于該共同模式參考電壓530為止。由于輸出共同模式電壓程度低于該參考，所以該回路于相反方向操作，有效降低該尾電流。
第6圖系一電路圖，其說明第5圖中該復(fù)制增益胞元電路500中，作為該復(fù)制胞元502的一規(guī)劃差動增益胞元600。該規(guī)劃增益胞元600系包含一電流源極610，一對差動輸入晶體管(differential inputtransistor)614，616，一組多接頭感應(yīng)晶體管(tapped sensetransistors)602、604、634、638，其系標(biāo)示為「R1」、「R2」、「R3」與「R4」，一對負(fù)載晶體管620，622，其系標(biāo)示為「R5」與「R6」，以及一對負(fù)載晶體管626，628。該電流源極610的源極系耦合至一正電壓供應(yīng)606，且該閘極系耦合至該共同模式控制電壓輸入608，其系藉由該共同模式電壓回路504而產(chǎn)生(如第5圖中所示)。在一實施例中，對于0.18微米CMOS技術(shù)而言，該正電壓供應(yīng)606的范圍系自1.5伏特至1.8伏特。該電流源極610的汲極系耦合至該輸入晶體管614、618的源極。該輸入晶體管614、618的閘極系耦合至差動信號輸入612、618，其系經(jīng)由一交叉轉(zhuǎn)換524而耦合至該電壓參考518與增益回路506(如第5圖中所示)。該輸入晶體管614、616的每一汲極系耦合至該組接頭感應(yīng)電阻器602、604、634、638的一端，且亦耦合至該負(fù)載電阻器620、622。該負(fù)載電阻器620、622更進(jìn)一步耦合至該負(fù)載晶體管626、628的汲極。該負(fù)載晶體管626、628的閘極接耦合至由增益回路506所產(chǎn)生的一增益控制輸入624(如第5圖中所示)。該負(fù)載晶體管626、628的源極系耦合至一負(fù)供應(yīng)電壓630，其較佳系接地或是0.0伏特。標(biāo)示為「rep_outn」與「rep_outp」的差動復(fù)制增益感應(yīng)輸出632、640系耦合至感應(yīng)電阻器R1 602與R2 634之間以及感應(yīng)電阻器R3 638與R4 604之間。該「rep_outn」632與該「rep_outp」640系經(jīng)由交叉轉(zhuǎn)換526耦合至該「rep_outp」516與該「rep_outn」514輸入至該增益回路502(如第5圖中所示)。可施加感應(yīng)電阻器R1與R4 603、604，以經(jīng)由該增益控制輸入216調(diào)整該規(guī)劃差動增益胞元600的該增益，如下所述，以改變其電阻，而得該復(fù)制增益胞元600(502)的增益。標(biāo)示為「vcrn_sense」的共同模式電壓感應(yīng)輸出636系耦合至感應(yīng)電阻器R2 634與R3 638之間。該「vcrn_sense」輸出636系耦合至該共同模式電壓回路504(如第5圖中所示)。
該增益回路506/復(fù)制增益胞元502以及該增益胞元302、304的增益，系取決于該感應(yīng)電阻器602、604與該感應(yīng)電阻器634、638的比值，其系在該復(fù)制增益胞元502(請參閱第6圖)中分別標(biāo)示為「R1」、「R4」與「R2」、「R3」。當(dāng)控制R1＝R2＝R3＝R4時，可達(dá)到增益大于單一性(unity)。例如，短路R1 602與R4 604接近0歐姆系造成均一增益，而R1＝R2＝R3＝R4造成增益6dB。在一實施例中，該感應(yīng)電阻器602、604、634、638系在50K歐姆至100K歐姆的范圍之內(nèi)。該感應(yīng)電阻器602、604、634、638與該電壓接頭(voltagetap)632、640系包含一差動電壓分配器(differential voltagedivider)。所得該增益胞元復(fù)制502的增益系與此電壓分配器的衰減因素(attenuation factors)成反比。例如，控制R1＝R2＝R3＝R4＝50K歐姆，以因素2.0(-6dB)減弱該參考電壓518。由于該增益伺服回路506持續(xù)藉由增加或減少該增益胞元復(fù)制502的該增益而使得該增益胞元復(fù)制502的輸出電壓514、516等于該參考電壓518，所以該回路會改變該增益控制電壓512，直到該增益胞元復(fù)制具有一有效的增益6dB為止。該增益胞元復(fù)制502的增益被改變，以便等化該電阻電壓分配器的衰減。
所以，藉由改變該增益胞元復(fù)制502中接頭電阻R1與R4(其中R1＝R4，R2＝R3)的比率，而改變該開放回路VGA 200的增益。以下敘述以及在第7圖中系說明一可變電阻器比率，其包含不同電阻器比率的數(shù)字轉(zhuǎn)換。為了進(jìn)一步使得該開放回路VGA 200可在習(xí)知的輸入電壓范圍中運作，該參考電壓VREF 518為可規(guī)劃的。
第7圖系一電路，系說明第5圖中所示該復(fù)制增益胞元電路500所施加可數(shù)字規(guī)劃的增益胞元700(502)。該增益胞元700系如同第6圖中的該增益胞元600，除了可變的感應(yīng)電阻器R1與R4 602、604已被數(shù)字可變的電阻網(wǎng)絡(luò)702、704取代。每一網(wǎng)絡(luò)702、704系包含多個電阻分支744，以及平行耦合轉(zhuǎn)換組件742，其系可以選擇性地連接該電阻分支744至該網(wǎng)絡(luò)702、704。每一網(wǎng)絡(luò)702、704系耦合至該增益控制信號216，其較佳系一數(shù)字信號以控制該轉(zhuǎn)換744。取決于該數(shù)字增益控制信號216的值，平行電阻分支的不同組合系被轉(zhuǎn)換至該網(wǎng)絡(luò)702、704，以產(chǎn)生一整個電阻值，如上所述其系控制該增益胞元700的增益。
請參閱第5圖，藉由增加該增益胞元復(fù)制502的輸入與輸出的低頻抖動(chopping)以及交叉轉(zhuǎn)換524、526，取消該復(fù)制增益胞元502中插動輸入對的DC-偏移(DC-offset)。如第8圖中所示，經(jīng)由兩非重置時脈φ1與φ2，控制交叉轉(zhuǎn)換524、526，其直接透過「a」至「c」與「b」至「d」以通過該差動輸入，或是將其交換「a」至「d」與「b」至「c」。
第8圖系一電路圖，其系說明第5圖中該復(fù)制增益胞元電路所施加的交叉轉(zhuǎn)換524、526。該電路822系包含標(biāo)示為「a」與「b」的輸入810、818，以及標(biāo)示為「c」與「d」的輸出812、820。該電路更包含一第一晶體管808耦合在輸入810與輸出812之間，一第二晶體管822耦合在輸入818與輸出820之間，一第三晶體管814耦合在輸入810與輸出820之間，以及一第四晶體管816耦合在該輸入818與輸出812之間。該第一與第二晶體管808、822的閘極806、824系耦合至該非重置時脈522的第一相位，以及該第三與第四晶體管814816的閘極802、804系耦合至該非重置時脈522的第二相位。在操作中，該非重置時脈522同時有效地相互將晶體管808、822以及晶體管814、816轉(zhuǎn)換開啟與關(guān)掉，相互連接輸入810至輸出812或輸出820以及連接輸入818至輸出820或輸出812。令人相賞的是可有許多其它方式建立具有相同交叉轉(zhuǎn)換功能的電路。
將該控制電壓「gain_ctrl」218與「vcrn_ctrl」220分布至該開放回路VGA 200中的增益胞元302、304。所以盡管過程耐受度、溫度或是供應(yīng)電壓改變的變化，該增益與共同模式電壓回路504、506仍持續(xù)保持該開放回路VGA 200中該增益胞元302、304的電壓增益與共同模式電壓程度。
第9圖系一電路圖，其系說明第3圖中該增益胞元配置300所施加的增益胞元900(314)。該增益胞元900系如同第4圖中的增益胞元400，除了增加提供一加強(qiáng)的共同電壓控制電路934。該電路934系包含一正供應(yīng)電壓928，其耦合至一靜態(tài)電流源極914以及第一與第二共同模式電流源極晶體管930、932的源極。該晶體管930932的閘極系經(jīng)由輸入916而耦合至該共同模式電壓控制信號220。該靜態(tài)電流源極914系更耦合至該輸入晶體管902、904的源極。該晶體管932、934的汲極系耦合至該輸入晶體管902、904的汲極以及該負(fù)載晶體管910、912。第10圖系一電路圖，其系說明第5圖中該復(fù)制增益胞元電路500與第9圖中該增益胞元900所施加的該復(fù)制增益胞元1000(502)。該復(fù)制增益胞元1000系如同第6圖中的該復(fù)制增益胞元600，增加提供一加強(qiáng)的共同模式電壓控制電路1046。該電路1046系包含一正供應(yīng)電壓1006，其耦合至一靜態(tài)電流源極1010，以及第一與第二共同模式電流源極晶體管1042、1044的源極。該晶體管1042、1044的閘極系經(jīng)由輸入1008而耦合至該共同模式電壓控制回路504。該靜態(tài)電流源極1010系更耦合至該輸入晶體管1014、1016的源極。該晶體管10421044的汲極系耦合至該輸入晶體管1014、1016的汲極以及該負(fù)載電阻器1020、1022。去耦合該增益胞元的該共同模式電壓控制電路934、1046，增益范圍自該共同模式電壓范圍，其系藉由自該共同模式電壓電流而去耦合該差動晶體管對902、904尾電流。該電流源極914、1010將該尾電流傳送至該差動輸入晶體管對902、904以及1014、1016。該尾電流系決定該輸入晶體管對902、904以及1014、1016的有效電壓-至-電流增益。該共同模式電壓控制信號220系控制兩相同的電流源極，亦即晶體管930、932以及晶體管1042、1044，其系傳送可變電流至該負(fù)載電阻器910、912以及1020、1022。透過該負(fù)載電阻器910、912與1020、1022，建立該共同模式電壓。
如上述該增益胞元400與復(fù)制增益胞元600中，該差動輸入電阻器402、404與614、616的該電壓-至-電流增益，系部分取決于該共同模式控制電流。由于該增益胞元400的電壓增益系取決于該差動電阻器對402、404的該電壓-至-電流增益，所以一已知共同模式電壓的增益范圍系受限的，或該共同模式電壓范圍系受限于一已知增益。
該增益胞元900與復(fù)制增益胞元1000的操作，系如同第4圖中所示的增益胞元400以及第6圖中所示的復(fù)制增益胞元600且系如上所敘述。值得注意的是第7圖中所示的數(shù)字規(guī)劃電阻器網(wǎng)絡(luò)702、704，可同樣被用以置換第10圖中所示的可變電阻1002、1004。
一開放回路VGA 200可被施加于任何應(yīng)用中，其中電壓信號必須被放大至某電壓程度，以促使該信號的后續(xù)信號處理，例如模擬信號/數(shù)據(jù)處理、資料轉(zhuǎn)換系統(tǒng)與數(shù)據(jù)采集系統(tǒng)。
該VGA 200的特征系包含一開放回路可變增益放大器電路，其系施加復(fù)制伺服回路504、506，以促使彼此獨立的輸出共同模式電壓程度與電壓增益至精確的電性參考。該VGA 200電壓增益與共同模式電壓度對于過程耐受度、溫度與供應(yīng)電壓變化是不敏感的。再者，回路504、506非干擾信號放大，且該共同模式電壓的控制系自該增益之控制獨立。該VGA 200增益的定義系藉由該增益胞元復(fù)制502中一精確電阻器比率，且可藉由改變該電阻器比率而被獨立規(guī)劃。再者，該增益胞元302、304的特征系包含一串聯(lián)組合的負(fù)載電阻器410、412與一負(fù)載晶體管406、408，其使得該晶體管406、408即使是在一大信號強(qiáng)度下仍可停留在三極區(qū)域。
由于在該增益胞元302、304的該信號路徑中不具有內(nèi)部節(jié)點，且由于在兩增益胞元302、304之間僅具有一對內(nèi)部的電路節(jié)點306，該VGA 200的特征包含高速與高帶寬。在增益伺服回路506中，該VGA 200亦提供增益胞元復(fù)制502dc-偏移的斬波器-取消(chopper-cancellation)。
值得注意的是圖式中省略強(qiáng)調(diào)該晶體管信道寬度與長度(以微米為單位)比率的合適的晶體管尺寸。令人欣賞的是可選擇合適的比率，其系取決于該設(shè)計需求以及用于執(zhí)行該計算機(jī)所施加的特定集成電路制造過程的可輸出功率與限制，如同特定實施例的表現(xiàn)需求。
本發(fā)明的精神與范圍系如權(quán)利要求及其所有的均等物中所述，其并不會受到上述實施例的限制。
權(quán)利要求
1.一可變增益放大器，其包含至少一信號路徑增益胞元，其系包含一開放回路結(jié)構(gòu)且系根據(jù)一增益控制信號藉由一第一增益而用以放大一差動輸入信號(differential input signal)；以及一復(fù)制增益胞元，其系耦合至該至少一信號路徑增益胞元與一增益輸入，且系根據(jù)該增益輸入而用以放大一第一參考信號且產(chǎn)生該增益控制信號。
2.如權(quán)利要求1的可變增益放大器，其中該復(fù)制增益胞元更包含一增益電路，其系用以實質(zhì)上等化該放大的第一參考信號至該第一參考信號，作為該增益輸入的功能，該增益控制信號的產(chǎn)生系基于該等化。
3.如權(quán)利要求1的可變增益放大器，其中該增益輸入系可規(guī)劃(programmable)的。
4.如權(quán)利要求3的可變增益放大器，其中該可規(guī)劃的增益輸入系包含第一與第二可規(guī)劃電阻網(wǎng)絡(luò)，其系用以產(chǎn)生一精確電阻比率以控制該增益。
5.如權(quán)利要求1的可變增益放大器，其中該復(fù)制增益胞元更包含一共同模式電壓電路，其系用以將關(guān)于一第二外部參考的該復(fù)制增益胞元的一第一共同模式電壓等化，且基于該等化而產(chǎn)生一共同模式電壓控制信號，以控制該至少一信號路徑增益胞元的一第二共同模式電壓。
6.如權(quán)利要求5的可變增益放大器，其中該復(fù)制增益胞元系產(chǎn)生該增益控制信號，其獨立于該共同模式電壓控制信號的產(chǎn)生。
7.如權(quán)利要求5的可變增益放大器，其中對于過程耐受度、溫度變化與供應(yīng)電壓變化至少其一，該第二共同模式電壓系不敏感的。
8.如權(quán)利要求5的可變增益放大器，其中自該第二共同模式電壓，將該第一增益去耦合。
9.如權(quán)利要求1的可變增益放大器，其中對于過程耐受度、溫度變化與供應(yīng)電壓變化至少其一，該第一增益系不敏感的。
10.如權(quán)利要求1的可變增益放大器，其中該至少一信號路徑增益胞元系包含至少一負(fù)載晶體管，其系與至少一負(fù)載電阻器串聯(lián)耦合，且用以使得該至少一負(fù)載晶體管可于三極區(qū)域(triode region)中操作。
11.如權(quán)利要求1的可變增益放大器，其中該至少一信號路徑增益胞元系缺少內(nèi)部電路節(jié)點。
12.如權(quán)利要求1的可變增益放大器，其中該復(fù)制增益胞元的操作不需降低該輸入信號的放大表現(xiàn)。
13.一種用于放大一信號的方法，其包含(a)施加一增益控制值至一復(fù)制增益胞元，其對應(yīng)于一信號路徑增益胞元的一選擇的增益；(b)施加一第一參考信號至該復(fù)制增益胞元以被放大；(c)實質(zhì)上等化該被放大的第一參考信號至該第一參考信號；(d)基于該等化而獲得一被調(diào)整的增益控制信號；以及(e)施加該被調(diào)整的增益控制信號至該信號路徑增益胞元，以達(dá)到該選擇的增益。
14.如權(quán)利要求13的方法，其中該等化更包含連續(xù)調(diào)整該第一參考信號的放大，以保持該被放大的第一參考信號實質(zhì)上等于該第一參考信號，且其中該獲得更包含連續(xù)獲得該被調(diào)整的增益控制信號。
15.如權(quán)利要求13的方法，其中該等化更包含考慮制造該復(fù)制與信號路徑增益胞元過程中的變化。
16.如權(quán)利要求13的方法，其中該等化更包含考慮環(huán)境中的溫度變化，其中該復(fù)制與信號路徑增益胞元系于操作中。
17.如權(quán)利要求13的方法，其中該等化更包含考慮一操作供應(yīng)電壓至該復(fù)制與信號路徑增益胞元的變化。
18.如權(quán)利要求13的方法，更包含(f)規(guī)劃該增益控制值。
19.如權(quán)利要求13的方法，更包含(f)規(guī)劃該第一參考信號。
20.如權(quán)利要求13的方法，更包含(f)施加一第二參考信號至該復(fù)制增益胞元的一共同模式電壓控制；(g)自該復(fù)制增益胞元的一輸出，感應(yīng)一共同模式電壓；(h)實質(zhì)上等化該共同模式電壓至該第二參考信號；(i)基于該等化，獲得一被調(diào)整的共同模式電壓控制信號；(j)施加該被調(diào)整的共同模式電壓控制信號至該信號路徑增益胞元的一共同模式電壓控制。
21.如權(quán)利要求20的方法，更包含進(jìn)行(a)、(b)、(c)、(d)與(e)，而獨立于(f)、(g)、(h)、(i)與(j)。
22.如權(quán)利要求20的方法，其中該共同模式電壓的該等化更包含連續(xù)調(diào)整該共同模式電壓，以保持該共同模式電壓實質(zhì)上等于該第二參考信號，且其中該被調(diào)整的共同模式電壓控制信號的該獲得，系更包含連續(xù)獲得該被調(diào)整的共同模式電壓控制信號。
23.如權(quán)利要求20的方法，其中該共同模式電壓的該等化更包含考慮制造該復(fù)制與信號路徑增益胞元過程中的變化。
24.如權(quán)利要求20的方法，其中該共同模式電壓的該等化更包含考慮一環(huán)境中的溫度變化，其中該復(fù)制與信號路徑增益胞元系在操作。
25.如權(quán)利要求20的方法，其中該共同模式電壓的該等化更包含考慮一操作供應(yīng)電壓至該復(fù)制與信號路徑增益胞元的變化。
26.如權(quán)利要求20的方法，更包含(f)規(guī)劃該第二參考信號。
27.一種用于可變地放大一輸入信號的裝置，其系包含裝置，其系根據(jù)一第一增益而用于放大該輸入信號，該被放大的輸入信號系具有一第一共同模式電壓；裝置，其系根據(jù)一輸入增益而用于放大一第一參考信號，且基于該被放大的參考信號與該參考信號的等化而控制該第一增益；以及裝置，其系基于該被放大的第一參考信號的一第二共同模式電壓，根據(jù)一第二參考信號而用以控制該第一共同模式電壓。
28.如權(quán)利要求27的裝置，其更包含用于自該第一共同模式電壓，去耦合該第一增益的裝置。
全文摘要
本案系揭露具有一開放回路結(jié)構(gòu)的一可變增益放大器(VGA)。該VGA系包含一個或多個增益胞元耦合至該信號路徑中，用以放大一已知的輸入信號。該VGA更包含一復(fù)制增益胞元，其具有一增益伺服電路，其系根據(jù)一可規(guī)劃的增益輸入而放大一增益參考信號，且等化該被放大的參考信號至該原始未被放大的參考信號，基于該等化而持續(xù)產(chǎn)生一增益控制輸出至該信號路徑增益胞元。此增益控制輸入反應(yīng)該增益設(shè)定，系藉由該可規(guī)劃的增益輸入而被調(diào)整用于過程、溫度與供應(yīng)電壓變化。該復(fù)制增益胞元更包含一共同模式電壓伺服電路，其系感應(yīng)該被放大的參考信號的共同模式電壓，且將其等化至一共同模式電壓參考，產(chǎn)生一共同模式電壓控制信號至該信號路徑增益胞元，以調(diào)整其共同模式電壓。該信號路徑增益胞元的共同模式電壓的調(diào)節(jié)系被補償，以用于過程、溫度與供應(yīng)電壓變化。
文檔編號H03F3/45GK1541443SQ02815647
公開日2004年10月27日 申請日期2002年8月2日 優(yōu)先權(quán)日2001年8月7日
發(fā)明者S·哈爾特, S 哈爾特 申請人:因芬尼昂技術(shù)股份公司