專利名稱：多相比較器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明關(guān)于一多相比較器電路。更具體地說，本發(fā)明關(guān)于按照發(fā)明權(quán)利要求第1項的序言，在GHz范圍內(nèi)的信號評估。
一已知比較器的一個一般的比較器拓撲示于

圖1。該比較器包括一電流源M1，該電流源M1在每種情況下可通過一開關(guān)電路布線M2A、M2B，交替地與兩個差動級2，4之一連接。該第一差動級2包括晶體管M3A、M3B，以及用于放大在一第一時鐘相位出現(xiàn)于信號輸入IM、IP之差動信號的服務(wù)。該出現(xiàn)于節(jié)點A、B處之已放大的差動信號，最后在第二時鐘相位通過第二差動級4進一步放大。
該等時鐘相位由具有晶體管M2A、M2B的開關(guān)電路布線3指定。該等時鐘信號在第一時鐘相位是CLK＝1，CLKB＝0，在第二時鐘相位是CLK＝0，CLKB＝1。
在文獻中通常稱該第一時鐘相位為“采樣相位”，以及稱該第二時鐘相位為“再生相位”。因而，該第二差動級也通常被稱為再生級。
在其輸出A，B處，該等差動級2，4連接至一公共負載元件5。該負載元件5可包括兩個電阻，例如，如圖1a所示。在一比較器現(xiàn)行的CMOS實現(xiàn)情況下，可向該負載元件5提供工作于三級管區(qū)之PMOS晶體管，如圖1所示。在這種情況下，向PMOS晶體管的門終端提供一適合設(shè)置該工作點之電壓。
在圖1c中，該負載元件5包括交叉連接的PMOS晶體管。作進一步變化，例如圖1a與圖1b所示的一并聯(lián)電路同樣可作為負載元件5。
此比較器拓撲之缺點為，在相對高的時鐘頻率處，特別是幾個6Hz時，因為再生級進一步放大出現(xiàn)于節(jié)點A與B間微弱差動信號之再生過程所需時間，在頻率升高時變得更短，誤碼率大大上升。甚至使用該等開關(guān)元件的優(yōu)化尺寸，從再生時間常數(shù)τ可得出一個基本速度限制τ=Cgm]]>其中C是該比較器節(jié)點A、B之一的電容，gm是該再生級4的晶體管M4A、M4B的跨導(dǎo)。
該再生時間常數(shù)τ同樣可理解為一給定半導(dǎo)體制程的工藝常數(shù)。雖然該最小再生時間常數(shù)可由一給定制程的最佳電路措施獲得，但是其不能得到進一步改善，因而代表著根據(jù)圖1所示的該比較器的工作速度的一個基本限制。
在再生相位中，該比較器A、B節(jié)點處的電壓差Vab依照Vab~Vbag·e(tregr)]]>規(guī)律升高。其中Vbag是源自該再生相位初始端節(jié)點A、B處之放大相位的電壓差，而treg是該再生相位的持續(xù)時間。
一數(shù)字開關(guān)級通常安排在如圖1所示該比較器之下游。誤碼發(fā)生于當(dāng)該再生相位已消逝后，而Vab還未變大到可靠地轉(zhuǎn)換連接在下游的數(shù)字開關(guān)級之時。后者(數(shù)字開關(guān)級)通常是一個RS觸發(fā)器，其輸入端需要置位/復(fù)位脈沖具有充分大的幅值及充分長的持續(xù)時間，否則該觸發(fā)器不轉(zhuǎn)換或不呈現(xiàn)一個亞穩(wěn)狀態(tài)。在這兩種情況下，一個不正確的決定因而可導(dǎo)致誤碼。
這些誤碼原則上可僅通過選擇再生時間treg大大高于再生時間常數(shù)τ來避免，實際上一般通過一個10-15的因子來控制，該因子在特定要求的系統(tǒng)中甚至要更高。因此，對于一個給定誤碼率及一給定半導(dǎo)體制程，因為受treg＞10…15τ的選擇限制，所以不可超越該比較器之一特定時鐘速率。
許多當(dāng)代通信系統(tǒng)在吉比特/秒范圍的數(shù)據(jù)速率范圍內(nèi)，遭遇此技術(shù)上強加的限制。甚至需要比較器可在GHz時鐘頻率范圍內(nèi)，以非常低的誤碼率工作。用如圖1所示之已知比較器電路，甚至在當(dāng)代用以100納米通道間隔的CMOS制程情況下，所需時鐘速率例如4GHz往往都達不到，或僅可用一通常不可接受之高誤碼率達到。
一個可能的輸入信號時鐘速率為幾個GHz的比較器，如圖2所示。在這種情況下，這里圖1中兩個(也可更多個)比較器并聯(lián)工作，每種情況都用反相時鐘CLK，CLKB，使得對于時鐘CLK的同一時鐘速率，導(dǎo)致一個雙倍有效比較速率，在n個比較器情況下，導(dǎo)致一個n倍有效比較速率。
完全可以使用一個多重比較器的此實施例，但出現(xiàn)了許多問題。第一個問題是第一差動級2的重復(fù)意味著輸入節(jié)點IM、IP上的電容性負載也加倍。同樣為了獲得相同信號帶寬，結(jié)果電流必須大于雙倍的前級電流。實際上，這通常導(dǎo)致了一不可接受的功率消耗。
第二個問題是帶有晶體管M3A、M3B與M3A’、M3B’的雙數(shù)個第一差動級2，2’之實際上通常總是不同之偏移電壓，造成在采樣信號頻譜中一時鐘頻率音頻上升。特別是當(dāng)這樣一個比較器用在一快速模數(shù)(A/D)轉(zhuǎn)換器，例如一個閃存ADC，因此削弱了該ADC(模數(shù)轉(zhuǎn)換器)的所謂SFDR(“無失真動態(tài)范圍”)。
所以本發(fā)明的目的是提供一個比較速率大大提高同時避免了上述缺點的比較器。
該目的通過在發(fā)明權(quán)利要求第1項中所指定的措施獲得。該等子權(quán)利要求進一步涉及本發(fā)明之明確表述。
本發(fā)明的本質(zhì)概念在于提供給該比較器復(fù)數(shù)個再生級，該等復(fù)數(shù)個再生級并聯(lián)連接并由一第一開關(guān)電路布線與一第二開關(guān)電路布線驅(qū)動，該等并聯(lián)再生級以這種方式驅(qū)動，使其以一種時間偏移方式工作。
如此一多相比較器電路因而包括-一第一差動級，將該等信號輸入饋送給它，-一第一開關(guān)電路布線，其可任選地將該第一差動級的輸出連接至復(fù)數(shù)個負載電路的輸入，-至少兩個再生級，每一再生級連接至其中一個負載電路與第一開關(guān)電路布線上，-一個時鐘控制的第二開關(guān)電路布線，其目的是為了將一可連接及可斷開之操作電流饋送給至少兩個再生級，-該等第一與第二開關(guān)電路布線的開關(guān)，以這樣一種方式驅(qū)動，使得該等再生級以一時間偏移方式工作。
按照本發(fā)明的一個較佳具體實施例，提供一個用于供應(yīng)給該比較器的電流源，其中該電流源連接至第一差動級之一公共參考點。
較佳地，該第一或第二開關(guān)電路布線包括復(fù)數(shù)個充當(dāng)時鐘控制開關(guān)的晶體管，該等晶體管較佳地由一第二電流源供電。
在帶有兩個再生級之比較器電路的一個具體實施例中，較佳地，該等第一與第二電路布線用自一個單一時鐘信號所產(chǎn)生的兩個時鐘相位來計時。該等兩個時鐘相位較佳地由該時鐘信號與其反相信號生成。
按照本發(fā)明一個較佳的具體實施例，該第一或第二開關(guān)電路布線的開關(guān)可作為MOS晶體管形成，特別可作為NMOS晶體管形成。
在具有兩個再生級之比較器電路的一個具體實施例中，較佳地，該等第一與第二開關(guān)電路布線的開關(guān)由至少兩個不交迭的時鐘相位計時，使得該第一差動級的輸出永遠僅連接至一個負載元件。
在具有三個或更多個再生級之比較器的一個具體實施例中，較佳地，該等第一與第二開關(guān)電路布線的開關(guān)由三個或更多交迭的時鐘相位計時，使得該第一差動級的輸出偶爾同時連接至兩個或更多個負載元件。
較佳地，該等再生級之輸出信號通過一個門電路傳遞到一個公共存儲單元，例如一個RS觸發(fā)器，從而使得在輸出處，一比較器結(jié)果以一個有效比較速率出現(xiàn)，該比較速率由各差動級與再生級的比較速率總和計算出來。
為了獲得甚至更高的有效比較速率，較佳地，該等再生級的輸出信號通過門電路成組組合，并傳遞到復(fù)數(shù)個存儲單元，因而在輸出處，該比較結(jié)果以一個對應(yīng)于一部分有效比較速率的速度出現(xiàn)。
較佳地，該門電路具有一個穩(wěn)定電路，其目的是穩(wěn)定一信號電平，特別是門電路中慣有的，并將饋送給該存儲單元的低電平信號。
較佳地，該門電路包含復(fù)數(shù)個晶體管，該等復(fù)數(shù)個晶體管的控制輸入連接至該等再生級的輸出。
在對比較速率要求特別嚴(yán)格的情況時，也可能為每一再生級提供一專用的存儲元件。
本發(fā)明以下將參照附圖示例作更加詳細之解釋，其中圖1顯示一按照現(xiàn)有技術(shù)的比較器；圖1a、1b、1c顯示一負載元件的示范性具體實施例；圖2顯示一多相比較器的一個可能具體實施例；圖3顯示一根據(jù)本發(fā)明之一示范性具體實施例的一多相比較器的較佳具體實施例；圖4顯示一根據(jù)本發(fā)明之一多相位比較器的一具體拓撲的示范性具體實施例；圖5顯示在如圖3所示比較器的節(jié)點處的信號輪廓圖；圖6顯示在如圖4所示比較器不同節(jié)點處的信號輪廓圖；圖7顯示在如圖4所示比較器不同節(jié)點處的信號輪廓圖8顯示在如圖4所示比較器不同節(jié)點處的信號輪廓圖；以及圖9顯示一包括復(fù)位信號在內(nèi)的整個時鐘系統(tǒng)的縱覽。
關(guān)于圖1與圖2之描述，參考該描述的介紹。
圖3顯示一多相比較器的一較佳具體實施例，其具有一第一差動級2(輸入差動級)，與復(fù)數(shù)個交叉并聯(lián)連接的差動級4A、4B(再生級)。該差動級2、4A、4B由一電流源M1供電，該電流源連接至該輸入差動級2的一公共參考節(jié)點VSB。在該具體實施例中，該等信號輸入IM、IP傳輸至該輸入差動級2。在當(dāng)前這種情況下，該等輸入信號IM、IP出現(xiàn)于兩個NMOS晶體管M3A、M3B的控制輸入端。
電流源1，這里以一NMOS晶體管形式圖示出來，工作時用一時鐘VGN1設(shè)置其工作點。
該多相比較器進一步包括一第一開關(guān)電路布線3，其具有復(fù)數(shù)個擔(dān)當(dāng)時鐘控制開關(guān)的晶體管M5A-M5D，其中該等晶體管可任選地將該輸入差動級2的輸出節(jié)點對AM、AP連接至兩個負載電路5A、5B的輸入節(jié)點RP1、RM1與RP2、RM2。
一方面，該等再生級4A、4B分別連接至第一開關(guān)電路布線3的兩個開關(guān)M5A、M5C與M5B、M5D，另一方面，其連接至一相關(guān)聯(lián)的負載電路5A、5B(節(jié)點RP1、RM1與RP2、RM2)。
該等兩個交叉連接差動級4A、4B分別包括兩個NMOS晶體管M4A、M4B與M4A’、M4B’。該等兩個交叉連接差動級由一電流源7供電，在該電流源7與該等再生級4A、4B之間提供一個第二開關(guān)電路布線，該開關(guān)電路布線可連接與斷開該等再生級4A、4B的操作電流。
該第二開關(guān)電路布線6包括一分立的晶體管M7A、M7B，其擔(dān)當(dāng)每個再生級4A、4B的開關(guān)作用。
為了解釋該比較器的功能，下面參考圖5。
圖5中央顯示兩相位操作節(jié)點RP1、RM1的信號輪廓圖。兩個時鐘相位之間具有本質(zhì)區(qū)別，稱為“采樣相位”A與“再生相位”R。在采樣相位A中，呈現(xiàn)于輸入IM、IP處的差動信號首先傳輸至節(jié)點RM1、RP1。在此情況下，第一開關(guān)電路布線3之開關(guān)M5A、M5C以低阻統(tǒng)方式切換，維持如下等式恒為真PH1＝CLK＝1。
在再生相位R的開端，因此節(jié)點RM1、RP1處出現(xiàn)一相對小的信號，(由于幅值小其在信號輪廓圖中根本不可辨別)，該信號最終在再生相位R中，由交叉連接差動級4A放大，如圖5所示。在這種情況下，如下等式恒為真PH1＝CLK＝0及/PH1＝CLKB＝1。
在圖3中，第一開關(guān)電路布線3與第二開關(guān)電路布線6之時鐘控制開關(guān)M5A、M5D與M7A、M7B的切換時鐘，由PH1、PH2、PH3、/PH1、/PH2、/PH3表示。一時鐘相位CLK及其補CLKB滿足所述再生級4A、4B與負載電路5A、5B的兩個設(shè)計。為了簡要說明如何將本發(fā)明的原理通過相應(yīng)提供更多開關(guān)晶體管擴展為任意多個負載元件5A、5B與交叉連接差動級4A、4B，已對第三時鐘相位PH3與/PH3作了描述。
在此情況下，該時鐘相位PHx可假定任意相位角彼此相關(guān)并且不相交迭或相互交迭。在至少三個相互交迭時鐘相位情況下，從有益意義上講，結(jié)果是將源自節(jié)點AN、AP的放大輸入信號同時連接至復(fù)數(shù)個負載元件5A、5B，這將導(dǎo)致一個插值，因為偏離了負載元件5A、5B，因此導(dǎo)致其在頻譜中減小了音頻。
若所闡述的多相比較器僅為兩相位設(shè)計，則一個單一時鐘信號CLK及其補信號CLKB足夠形成兩個所需時鐘相位PH1、PH2。在這種情況下，下列關(guān)系式恒為真PH1＝CLK、PH2＝CLKB、/PH1＝CLKB、/PH2＝CLK。
該等時鐘CLK與CLKB也在圖5中闡明，其中可看到其輪廓圖沿全然相反方向移動。
圖5中最上面的曲線圖顯示了雙相位情況下節(jié)點RP2、RM2處信號的瞬時輪廓圖。若由CLK＝PH1指定的時鐘信號為高，該輸入差動級2的輸出節(jié)點對AN、AP通過擔(dān)當(dāng)開關(guān)作用的晶體管M5A、M5B，連接至負載電路5A的節(jié)點RM1、RP1。其已放大的輸入信號IM、IP因而傳輸至節(jié)點RM1、RP1。在該曲線圖中，該信號具有一小得不可辨認之幅值。
然后若由CLK＝PH1指定的時鐘信號變低，擔(dān)當(dāng)開關(guān)的晶體管M5A、M5C關(guān)掉。同時，逆時鐘信號CLKB變高，且交叉連接的差動級M4A、M4B通過晶體管M7A接收一來自電流源M6的操作電流，該晶體管M7A由信號CLKB＝/PH1再生操作起點接通，在該曲線圖中，后者可由如下事實看出節(jié)點RP1、RM1處電壓叉開并在再生時間內(nèi)達到事實上的全邏輯電平。
而現(xiàn)在在節(jié)點RM1、RP1處給定CLK＝PH1＝0＝低，該再生操作發(fā)生，該輸入差動級2的輸出節(jié)點AM、AP通過擔(dān)當(dāng)開關(guān)的晶體管M5B、M5D，連接至第二負載電路5B的節(jié)點對RM2、RP2。從而在那里給出放大后的輸入信號IM、IP。
然后若由CLK＝PH1所指定的時鐘信號再次變高，已放大輸入信號通過該等開關(guān)M5A、M5C再次傳輸至節(jié)點對RM1、RP1。通過由CLK＝/PH2接通的晶體管M7B，然后源自電流源M6的操作電流饋送給交叉連接的差動級M4A’、M4B'，于是該再生過程在節(jié)點RM2、RP2處發(fā)生。
在所提議的比較器電路中，由于有效比較速率可相應(yīng)增加，使得采樣(放大)相位與再生相位因而分布于至少兩個再生級4A、4B與負載元件5A、5B之間。
通過使用一多相位時鐘系統(tǒng)，與對應(yīng)多重開關(guān)M5X，與負載5X，與再生級4X，可依照時鐘相位數(shù)倍乘放大相位或再生相位時間周期。
在輸入節(jié)點IP、IM處不會發(fā)生電容的倍增，因為輸入差動級2本身未倍增。既然已給定適當(dāng)電路大小，則有效偏移電壓的最大比例本質(zhì)上由輸入差動級門限電壓的差來決定，該分布不會導(dǎo)致頻譜中的有害音頻，或者說有害音頻小得足以忽略不計。
圖4顯示了一個本發(fā)明之實際具體實施例，其中圖3中所述的該多相比較器在KOMP塊中實現(xiàn)，更多功能塊REC、Gating與RSFF完善了用于一具有一高時鐘速率之通信系統(tǒng)的該比較器。也可包含在某種意義上場合特定的其他不同附加功能塊。
功能塊RES包含一系列復(fù)位晶體管8，其在較慢時鐘頻率時也可省略，并且該晶體管使能節(jié)點RMi、Rpi的一預(yù)先定義的復(fù)位。結(jié)果會擦除電路中任何先前歷史的記憶，使得在放大相位期間，節(jié)點RPi、RMi的沉降時間也可不完全，因為先前再生操作的殘余，不會立即引起幾個劇烈信號惡化。
功能塊Gating的作用是，為一下游的存儲元件RSFF，將節(jié)點RPi、RMi處的信號帶到全邏輯電平，并為了將這些信號連接至下游的RS觸發(fā)器14，允許及時分別選擇合適點。
可見，功能塊Gating包含復(fù)數(shù)個晶體管11，再生級4的輸出信號RMi、RPi輸送至該晶體管11的控制輸入。最后，在節(jié)點Si、Ri處，以一相當(dāng)大的信號電平，生成預(yù)定供給連接于下游之RS觸發(fā)器的信號。為確保在一節(jié)點Si、Ri處的低電平不為擾動影響，提供一具有復(fù)數(shù)個晶體管之穩(wěn)定電路9，其可將該等擾動趨散至地。
圖6與圖7之每種情況，分別闡明整個電路的二分之一個相關(guān)信號。
圖8顯示該比較器的最終輸出信號LP、LM如何組成，并且也顯示該等信號CLK、GateB1、CLKB、GateB2是一具有較之有效比較速率大大降低之四相位時鐘。這一四時鐘相位可源自一環(huán)形振蕩器例如PLL(相同步邏輯)。
最后，圖9顯示了包括該等復(fù)位信號在內(nèi)的整個時鐘系統(tǒng)之縱覽圖。后者可源自該四相位時鐘，在每種情況由合適信號的組合連接；若適當(dāng)在塊RBS中之復(fù)位晶體管8在每種情況中也可由兩個串連連接晶體管替代，其自四相位時鐘連接至相應(yīng)信號。
在圖4所示的示范具體實施例中，源自該等再生級4A、4B的信號由一單獨的RS觸發(fā)器組合起來，以形成具有一有效比較速率之信號，在較高時鐘速度時，每種情況僅將該等信號的一子集通過一個門電路輸送到復(fù)數(shù)個RS觸發(fā)器之一，并以并行方式進一步實現(xiàn)信號處理，會更加有利。
在對時鐘速度要求非常嚴(yán)格的情況下，應(yīng)給每一再生級4A、4B的輸出信號RMi、RPi提供一專用的RS觸發(fā)器14。
參考符號表1電流源2第一差動級3第一開關(guān)電路布線4A，4B再生級5A，5B負載電路6第二開關(guān)電路布線7第二電流源8復(fù)位門9穩(wěn)定電路10開關(guān)11晶體管12反相器，逆變器13門電路14RS觸發(fā)器IM，IP輸入信號PH1-PH3時鐘信號AM，AP第一差動級之輸出節(jié)點RMi，RPi再生級之輸出節(jié)點M1，M6晶體管M5A-M5D第一開關(guān)電路布線之晶體管M7A，M7B第二開關(guān)電路布線之晶體管M3A，M3B第一差動級之NMOS晶體管VSB公共參考節(jié)點M4A，M4B再生級之晶體管CLK，CLKB時鐘信號Si，Ri內(nèi)部節(jié)點
權(quán)利要求
1.多相位比較器電路，特別用于GHz范圍內(nèi)的信號評估，其特征是-一第一差動級(2)，向其饋送信號輸入(IP、IM)，-一開關(guān)電路布線(3)，其可任選地將該第一差動級(2)的輸出(AM、AP)連接至復(fù)數(shù)個負載電路(5A、5B)的輸入(RM1、RP1；RM2、RP2)，-至少兩個再生級(4A、4B)，其連接至該等負載電路(5A、5B)與該開關(guān)電路布線(3)，以及-一時鐘控制的第二開關(guān)電路布線(6)，其用于將一可連接與可斷開之操作電流饋送給至少兩個再生級(4A、4B)，-該等第一與第二開關(guān)電路布線(3、6)的開關(guān)，以這樣一種形式被驅(qū)動而使得該等再生級(4A、4B)工作于一時間偏移方式。
2.根據(jù)權(quán)利要求第1項所述的方法，其特征在于該第二開關(guān)電路布線(6)包括復(fù)數(shù)個擔(dān)當(dāng)時鐘控制開關(guān)的晶體管(M7A、M7B)，其晶體管由一第二電流源(7)供電。
3.根據(jù)權(quán)利要求第1項或第2項所述的方法，其特征在于該等第一與第二開關(guān)電路布線(3、6)由從一個單一時鐘信號(CLK)產(chǎn)生出的兩個時鐘相位，也就是時鐘信號(CLK)及其逆時鐘信號(CLKB)，來計時。
4.根據(jù)前面權(quán)利要求之一所述的方法，其特征在于該等第一與第二開關(guān)電路布線(3、6)的開關(guān)(M5A-M5D、M7A-M7B)以MOS晶體管方式形成。
5.根據(jù)前面權(quán)利要求之一所述的方法，其特征在于該等第一與第二開關(guān)電路布線(3、6)的開關(guān)(M5A-M5D、M7A-M7B)用至少兩個不交迭的時鐘相位來計時，使得第一差動級(2)的輸出(AM，AP)永遠只連接在一個負載元件(5A、5B)上。
6.根據(jù)權(quán)利要求第1項至第4項之一所述的方法，其特征在于該等第一與第二開關(guān)電路布線(3、6)用多于兩個交迭的時鐘相位來計時，使得第一差動級(2)的輸出(AM、AP)偶爾同時連接至兩個或更多個負載元件(5A、5B)上。
7.根據(jù)前面權(quán)利要求之一所述的方法，其特征在于該等再生級(4A、4B)的輸出信號通過一門電路(13)傳輸至一公共存儲單元(14)，在其輸出處比較結(jié)果以一對應(yīng)于有效比較速率的速度呈現(xiàn)出來。
8.根據(jù)權(quán)利要求第1項至第6項之一所述的方法，其特征在于該等再生級(4A、4B)的輸出信號通過一個門電路(13)傳輸至復(fù)數(shù)個存儲單元(14)，在其輸出處比較結(jié)果以一對應(yīng)于一小部分有效比較速率的速度呈現(xiàn)出來。
9.根據(jù)權(quán)利要求第7項或第8項所述的方法，其特征在于該門電路(13)具有一穩(wěn)定電路(9)，其目的是為了穩(wěn)定所饋送給該存儲元件(14)信號的電平。
10.根據(jù)權(quán)利要求第7項至第9項之一所述的方法，其特征在于該等再生級(4A、4B)的輸出(RM1、RP1；RM2、RP2)在每種情況下都連接到該門電路(13)的一晶體管(11A、11D)之一控制輸入上。
全文摘要
本發(fā)明關(guān)于一具有一第一差動級(2)與一再生級(4A、4B)之多相比較器，該第一差動級(2)在一第一時鐘相位中放大一輸入信號并將其傳輸給一負載元件(5A)，以及該再生級(4A)進一步放大該輸入信號。為了增加有效比較相位，建議提供一第一開關(guān)電路布線(3)，其可任選地將該第一差動級(2)之輸出(AM、AP)連接至復(fù)數(shù)個負載電路(5A、5B)的輸入(RMi、RPi)；至少兩個連接到負載電路(5A、5B)及開關(guān)電路布線(3)的再生級(4A、4B)；與一時鐘控制的第二開關(guān)電路布線(6)，用于將一可連接與可斷開操作電流饋送給該等至少兩個再生級(4A、4B)，以這樣一種方式驅(qū)動第一與第二開關(guān)電路布線(3、6)諸開關(guān)，使得該等再生級(4A、4B)以一種時間偏移的方式工作。
文檔編號H03K5/24GK1589527SQ02823099
公開日2005年3月2日 申請日期2002年9月20日 優(yōu)先權(quán)日2001年11月20日
發(fā)明者B·恩格 申請人:因芬尼昂技術(shù)股份公司