專利名稱：電源時(shí)序控制電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及電子技術(shù)領(lǐng)域，尤指一種電源時(shí)序控制電路。
背景技術(shù)：
隨著電子技術(shù)日新月異的發(fā)展，業(yè)界對(duì)使用的電源也提出了各種各樣的要求，例如在單板的電源供應(yīng)上，經(jīng)常會(huì)遇到雙電源上電時(shí)序需要得到控制的要求，即要求雙電源中的一路電源延遲另外一路電源輸出。
為了滿足該要求，現(xiàn)有技術(shù)采用一種專用的時(shí)序控制芯片來實(shí)現(xiàn)，雖然使用該時(shí)序控制芯片能夠?qū)崿F(xiàn)控制上電時(shí)序的目的，但是由于該時(shí)序控制芯片制造成本高，工序復(fù)雜，不適應(yīng)大面積推廣使用。
技術(shù)內(nèi)容本實(shí)用新型提供一種低成本的電源時(shí)序控制電路，以解決現(xiàn)有技術(shù)中存在的制造成本高、工序復(fù)雜問題。
本實(shí)用新型的技術(shù)方案是一種電源時(shí)序控制電路，該控制電路將該電源時(shí)序的輸出延遲于基準(zhǔn)電源，其中該控制回路包含有P溝道MOS管，該P(yáng)溝道MOS管串聯(lián)連接在所述電源時(shí)序的輸出端，經(jīng)其漏極輸出，該P(yáng)溝道MOS管的源極和地之間連接有串聯(lián)連接的第一電阻、第二電阻，而所述基準(zhǔn)電源和地之間連接有串聯(lián)連接的第三電阻、第四電阻；在該第一電阻和第二電阻之間、該第三電阻和第四電阻之間，分別連接有比較器的正負(fù)輸入端，該比較器的輸出端和該P(yáng)溝道MOS管的柵極相連，在該P(yáng)溝道MOS管的源極和柵極之間還并聯(lián)有分流電阻。
所述的第四電阻兩端并聯(lián)有一電容，該電容和第四電阻形成一個(gè)延時(shí)電路。
本實(shí)用新型通過將P溝道MOS管串聯(lián)在電源時(shí)序的輸出主回路中，并合理的選擇其他元器件的參數(shù)，從而獲得所需的延遲時(shí)間參數(shù)，這樣便可以實(shí)現(xiàn)該電源時(shí)序的輸出延遲于基準(zhǔn)電源時(shí)序。本實(shí)用新型提供的電源時(shí)序控制電路，結(jié)構(gòu)簡(jiǎn)單，成本低廉，延時(shí)效果良好，是一種經(jīng)濟(jì)實(shí)惠的、低成本的時(shí)序控制電路。


圖1為本實(shí)用新型實(shí)施例電源時(shí)序控制的電路圖；圖2為本實(shí)用新型另一實(shí)施例電源時(shí)序控制的電路圖。
具體實(shí)施方式
為能使貴審查員清楚本實(shí)用新型的結(jié)構(gòu)組成，以及整體運(yùn)作方式，茲配合圖式說明如下在單板電源設(shè)計(jì)過程中經(jīng)常會(huì)遇到雙電源(即下述的待延時(shí)電源Vin1、基準(zhǔn)電源Vin2)上電時(shí)序的需求，此時(shí)，兩路電源可能同時(shí)或先后輸入，需要將其中任意一路電源的時(shí)序延遲于另一路電源一定的時(shí)間間隔。
本實(shí)用新型實(shí)施例所述的一種電源時(shí)序控制電路，如圖1所示，該控制回路包含有P溝道MOS管Q，該P(yáng)溝道MOS管Q串聯(lián)連接在所述電源時(shí)序Vin1的輸出端，經(jīng)其漏極D輸出，該P(yáng)溝道MOS管Q的源極S和地之間連接有串聯(lián)連接的第一電阻R1、第二電阻R2，而所述基準(zhǔn)電源Vin2和地之間連接有串聯(lián)連接的第三電阻R3、第四電阻R4；在該第一電阻R1和第二電阻R2之間、該第三電阻R3和第四電阻R4之間，分別連接有比較器U的正負(fù)輸入端，該比較器U的輸出端和該P(yáng)溝道MOS管Q的柵極G相連，在該P(yáng)溝道MOS管的源極S和柵極G之間還并聯(lián)有分流電阻R5。
本實(shí)施例電源時(shí)序控制電路的關(guān)鍵點(diǎn)首先在于合理的選擇比較器U，要求比較器U有足夠的輸出驅(qū)動(dòng)能力用來驅(qū)動(dòng)P溝道MOS管Q；其次在于合理的選擇分壓電阻，即第一電阻R1、第二電阻R2、第三電阻R3、第四電阻R4的阻值就可以滿足不同的時(shí)序要求。
本實(shí)施例電源時(shí)序控制電路的具體工作過程如下將P溝道MOS管Q串聯(lián)在待延時(shí)電源Vin1的輸出回路上，即將P溝道MOS管Q的源極S和待延時(shí)電源Vin1的輸出端相連，將其漏極D和單板負(fù)載相連，將基準(zhǔn)電源Vin2連接在第三電阻R3的一端，此時(shí)待延時(shí)電源的電壓Vin1和基準(zhǔn)電源的Vin2分別經(jīng)過第一電阻R1、第二電阻R2、第三電阻R3、第四電阻R4的分壓后，再分別輸入比較器U的正極和負(fù)極，當(dāng)比較器U負(fù)極的輸入電壓高于正極的輸入電壓時(shí)，比較器U輸出低電平，驅(qū)動(dòng)P溝道MOS管Q，P溝道MOS管Q導(dǎo)通，從而使該待延時(shí)電源輸出，實(shí)現(xiàn)該待延時(shí)電源時(shí)序延遲于基準(zhǔn)電源時(shí)序上電的目的。
當(dāng)然，可以在電路中增加一個(gè)用于控制延遲時(shí)間的電容器C，從而有效的控制上電延遲，具體電路如圖2所示，在電路中增加一個(gè)RC延時(shí)電路，當(dāng)Vin2輸入后，首先對(duì)電容C進(jìn)行充電，比較器U的負(fù)極仍舊保持低電平，電容C充電完成后，比較器U負(fù)極電壓上升，比較器U輸出低電平，從而驅(qū)動(dòng)P溝道MOS管Q導(dǎo)通。此時(shí)其延遲時(shí)間由電容C1、R3/R4的時(shí)間常數(shù)決定，這樣可以通過合理的選擇電容C以及R3，R4的參數(shù)，便可以實(shí)現(xiàn)對(duì)所需延遲時(shí)間的控制。
權(quán)利要求1.一種電源時(shí)序控制電路，其特征在于該控制回路包含有P溝道MOS管，該P(yáng)溝道MOS管串聯(lián)連接在所述電源時(shí)序的輸出端，經(jīng)其漏極輸出，該P(yáng)溝道MOS管的源極和地之間連接有串聯(lián)連接的第一電阻、第二電阻，而所述基準(zhǔn)電源和地之間連接有串聯(lián)連接的第三電阻、第四電阻；在該第一電阻和第二電阻之間、該第三電阻和第四電阻之間，分別連接有比較器的正負(fù)輸入端，該比較器的輸出端和該P(yáng)溝道MOS管的柵極相連，在該P(yáng)溝道MOS管的源極和柵極之間還并聯(lián)有分流電阻。
2.如權(quán)利要求1所述一種電源時(shí)序控制電路，其特征在于所述的第四電阻兩端并聯(lián)有一電容，該電容和第四電阻形成一個(gè)延時(shí)電路。
3.如權(quán)利要求1或2所述一種電源時(shí)序控制電路，其特征在于所述的比較器為電壓比較器。
專利摘要本實(shí)用新型提供一種低成本的電源時(shí)序控制電路，包含有P溝道MOS管，該P(yáng)溝道MOS管串聯(lián)連接在所述電源時(shí)序的輸出端，經(jīng)其漏極輸出，該P(yáng)溝道MOS管的源極和地之間連接有串聯(lián)連接的第一電阻、第二電阻，而所述基準(zhǔn)電源和地之間連接有串聯(lián)連接的第三電阻、第四電阻；在該第一電阻和第二電阻之間、該第三電阻和第四電阻之間，分別連接有比較器的正負(fù)輸入端，該比較器的輸出端和該P(yáng)溝道MOS管的柵極相連，在該P(yáng)溝道MOS管的源極和柵極之間還并聯(lián)有分流電阻。本實(shí)用新型提供的電源時(shí)序控制電路，結(jié)構(gòu)簡(jiǎn)單，成本低廉，延時(shí)效果良好，是一種經(jīng)濟(jì)實(shí)惠的、低成本的時(shí)序控制電路。
文檔編號(hào)H03K17/28GK2657290SQ0320747
公開日2004年11月17日 申請(qǐng)日期2003年8月19日 優(yōu)先權(quán)日2003年8月19日
發(fā)明者秦桂林, 冉好思 申請(qǐng)人:華為技術(shù)有限公司