專利名稱：高速零直流功耗可編程邏輯器件結構的制作方法
技術領域：
本發(fā)明一般涉及可編程邏輯器件(PLD)，本發(fā)明尤其涉及高速、零直流功耗PLD結構。
背景技術：
可編程邏輯器件(PLD)在本領域中是公知的并且以積之和(sum of products)或者和之積(product of sums)的形式廣泛地用來執(zhí)行復雜的數(shù)字邏輯功能。每個PLD基本上包括起可編程AND(與)門作用的存儲器陣列或矩陣、讀出電路、固定OR(或)門陣列以及輸出邏輯電路。固定OR門陣列也能是可編程OR陣列。當行與列解碼器選擇一個特定的單元從它讀或寫數(shù)據時，讀出電路中的讀出放大器從被選出單元、固定OR陣列以及輸出邏輯電路讀取信息以執(zhí)行邏輯功能。當發(fā)生此情形時，連至被選出單元的可編程陣列的位線被拉至低電平，或具有高阻抗。讀出放大器讀出包含在那個單元中的信息并將它傳遞至OR門陣列然后作為PLD的輸出傳遞至輸出邏輯電路。
參看圖1A，一個典型的現(xiàn)有技術可編程邏輯器件(PLD)100A包括按行102和列104安排的可編程陣列110。每行和每列的交點是一個單元106，并且由一次熔絲鏈(one-time fuselink)方法或由浮柵CMOS(互補金屬氧化物半導體)編程。浮柵CMOS單元可以是UV(紫外線)可擦或電可擦的?？删幊剃嚵?10耦合至讀出放大器120的一個陣列。讀出放大器120讀取每個被選出單元的內容并且傳遞信息至固定OR門陣列130。固定OR門陣列130耦合至輸出邏輯電路140。輸出邏輯電路140通常是計時有序(clocked sequential)電路用以不鎖存(latch out)輸出。這種類型的PLD在本領域中是公知的，并且稱為可編程陣列邏輯(PAL)。
PAL 100A的讀出放大器120消耗相當大的功率。當PLD 100A處于備用模式時，讀出放大器120必須處于接通(ON)狀態(tài)從而當PLD 100A處于通電狀態(tài)時，它們能夠讀取被選出單元的內容。在此備用模式中，讀取放大器消耗數(shù)百毫安。此外，現(xiàn)有技術PLD 100A必須經過數(shù)個不同的級(諸如可編程陣列110、讀出放大器陣列120、固定OR門陣列130以及邏輯輸出電路130)以完成操作。這種類型的結構的速度是較慢的。
另一種的類型的PLD是示于圖1B的可編程邏輯陣列(PLA)。PLA 100B具有可編程陣列110B、第一讀出放大器陣列120B、可編程OR陣列130B、第二讀出放大器陣列(未示出)，以從可編程OR陣列130B和輸出邏輯電路150B讀取信息。PLA 100B比較靈活但速度較慢并且比PAL 100A消耗更多的功率。
在可編程陣列中的導電單元的數(shù)目決定了每個PLD的速度和功耗。每個PLD的速度取決于讀出放大器讀取的單元的數(shù)目。
速度也取決于PLD的結構可編程陣列越大，速度就越慢。
通常，在備用模式中，一PLD消耗大約100mA的電流以設定為下一個動作準備的PLD芯片。需要減少此功耗，因為它縮短了PLD使用的電池產品的壽命。此外，讀出放大器在正常運行中消耗相當大的數(shù)量的功率。又，噪聲尖峰(spike)時常使得PLD讀取不正確的值至其輸出邏輯電路。因此，需要改進PLD結構中的功耗、速度和抗噪聲度(noise immunity)。
在現(xiàn)有技術中曾經作出許多努力以改進PLD中的這些性能因素。第5,568,066號美國專利公開了一種包括讀出放大器和OR門的高密度可編程邏輯器件(PLD)，用以提高速度，減少晶體管的數(shù)目并提供可選擇的功率切斷模式。為了達到這些特征，美國專利第5,568,066號使用在數(shù)據路徑中包括單個共射-共基放大器(cascode)的讀出放大器，用以將乘積項連至OR門。OR門使用了其后跟著通過門(pass gate)的多個源極跟隨器晶體管，用以提供邏輯分配，以使讀出放大器輸出縮減0至5伏CMOS干線(rails)以提高開關速度同時減少晶體管數(shù)目。放大倒相器[它通常設置在讀出放大器中，以提供CMOS干線-干線(rail-to-rail)切換并且將需要復雜反饋為在宏單元(macrocell)對宏單元的基礎上提供功率減少]朝前移入OR輸出電路中。在逐個宏單元的基礎上的功率下降是由在輸出電路中有選擇地定出放大倒相器的尺度提供的。第5,568,066號美國專利給出了減少晶體管的數(shù)目以及無需反饋機制而降低干線-干線電壓擺動的方法。
第5,734,275號美國專利公開了一種具有改進的讀出放大器的可編程邏輯器件(PLD)。該讀出放大器包含一個耦合在讀出放大器輸出和虛擬接地之間的共射-共基晶體管對。還可以向讀出放大器提供削波和電流通道晶體管以改善其噪聲性能。削波晶體管有助于確保任何正向噪聲尖峰不會對輸入線的準確的觸發(fā)閾值產生有害的影響。電流通道晶體管有助于防止由連至位線的單元的顯著的導電性造成的位缺失或瓦解(collapse)。削波和電流通道的組合提供相當窄的位線電壓的電壓范圍，導致快恢復和高速讀出。使用額外的電流源歸因于通過共射-共基耦合的晶體管對的放大晶體管的額外電流。額外的電流匯(sink)晶體管有助于把電流從放大晶體管引向接地點。只有當位線為高電平時才使用額外的電流源和電流匯。然而，第5,734,275號美國專利給出了通過提供窄的位線電壓的電壓范圍來改善讀出放大器讀出速度的方法。在第5,734,275號美國專利中描述的電路的噪聲性能通過削去正向噪聲以避免誤觸發(fā)讀出放大器的方法來得到改善。
在第5,532,623號美國專利中公開了解決PLD中的功率消耗和速度的另外一種嘗試。在該專利中，讀出放大器包括一個下拉器件和一個上拉器件，該下拉器件包含一個在結構上與正在被讀出的PLD單元相同的參考單元，連接的該上拉器件用以形成電流鏡像，它使得上拉器件的飽和電流為零或大于通過被讀出的單元的電流。下拉器件具有飽和電流，它跟蹤通過被讀出的單元電流，通過上拉器件的飽和電流超過通過下拉器件的電流，因而上拉了輸出節(jié)點。當沒有電流通過被讀出的單元時，沒有電流流經上拉器件，下拉器件下拉輸出節(jié)點。結果，讀出放大器呈現(xiàn)出一個可變的脫扣點，它跟蹤在器件制造過程中、溫度和電源電壓的改變造成的變化。在讀出放大器中的參考單元只在讀出時有電流流過，因此它不消耗備用狀態(tài)功率。在第｀630號美國專利中使用參考單元以及上拉、下拉器件來限制流入讀出放大器的電流，從而把備用狀態(tài)的功耗降低至零。
本發(fā)明的目的是提供一種改進的PLD結構，它的總功耗低、速度高以及抗噪聲度好。

發(fā)明內容
上述目標已經在一種高速可編程邏輯器件(PLD)結構中實現(xiàn)，該結構完全用CMOS元件來實現(xiàn)，CMOS元件安排成在備用模式中不消耗功率。按照本發(fā)明的一個實施例，PLD包括構成一個可編程陣列的多個可編程邏輯器件(PLD)單位單元。每個PLD單位單元是可編程陣列的一個基本的積木式部件。可以從一個PLD單位單元來實現(xiàn)任何的M×N可編程OR陣列或AND陣列。每個PLD單位單元把一個單位存儲器單元和一個讀出放大器組合在一起，從而PLD不必如現(xiàn)有技術的PLD那樣穿過被選出的單元并讀取它們進入讀出電路。
本發(fā)明的每個PLD單位單元包括一個可設置的鎖存器、一個可編程單元裝置、一個輸出邏輯門以及一個耦合在可編程單元裝置和輸出邏輯門之間用于向其提供正反饋的信號通路裝置。該裝置還包括一個OR門陣列和一個輸出順序電路。較佳的是，可編程AND陣列的每一列是一個位×44單元，其輸出耦合至OR門陣列。OR門陣列耦合至用于PLD輸出的輸出邏輯電路。每個位×44單元門還由兩個位×16單元以及一個位×12單元組成。每個位×16單元還包括四個位×4單元，而每個位×12單元包括三個位×4單元。一個位×4單元包括四個PLD單位單元。OR門陣列可以是固定的或是可編程的。


圖1A是現(xiàn)有技術的使用固定OR門陣列的可編程邏輯器件的電示意圖。
圖1B是現(xiàn)有技術的使用可編程OR門陣列的可編程邏輯器件的電示意圖。
圖2是按照本發(fā)明的使用PLD單位單元的132×44個可編程邏輯單元的電示意圖。
圖3是按照本發(fā)明的一種可編程邏輯裝置(PLD)單位單元的電示意圖。
圖4是包括四個圖3的單位邏輯單元的一位×4邏輯單元的電示意圖。
圖5是包括四個圖4的位×4邏輯單元的一位×16邏輯單元的電示意圖。
圖6是包括兩個圖5的兩個一位×16邏輯單元和一個一位×12邏輯單元的一陣列列的一位×44邏輯單元的電示意圖。
圖7是按照本發(fā)明的使用圖3的邏輯單元的44×132PLD的電示意圖。
具體實施例方式
參看圖2，通過使用PLD單位單元作為基本的積木式部件來構造可編程陣列的方式以實現(xiàn)一種新的PLD結構200。如同任何現(xiàn)有技術的PLD那樣，該PLD 200具有可編程陣列210、OR門陣列220以及輸出邏輯電路230。然而，PLD 200的可編程陣列210是通過使用多個PLD單位單元300而構成的。后面將詳細描述PLD單位單元300。在較佳實施例中，PLD 200具有44行以及132列。
在圖2中，每個PLD一位單元300由位于每行202和每列204交點處的一個方塊來表示。在PLD器件中的元件300的行與列的總數(shù)是設計選擇的事，并且可以按照用戶的需要而變化。在圖2中的PLD是一個例子，它的5808個單元安排在具有44行和132列的陣列210中。每列204可以用一個44×1單元來構造。一個44×1單元由兩個16×1單元和一個12×1單元組成。每個16×1單元具有四個4×1單元而每個12×1單元具有三個4×1單元。每個4×1單元包括四個單個的PLD單位單元300。于是，按照本發(fā)明，整個可編程陣列210可以用多個PLD單位單元300來實現(xiàn)。
參看圖3，按照本發(fā)明，單位可編程邏輯器件(PLD)單元300是可編程邏輯器件PLD 200的基本的積木式部件。在圖2中，每個PLD單位單元300用一個方塊300來表示。PLD一位單元300完全由CMOS器件構成，其作用是存儲器陣列中的一個尋址交點。PLD單位單元300完全由工作在截止區(qū)或飽和區(qū)的CMOS晶體管組成；因此，它實質上消耗零直流電流。此外，在PLD單位單元300中的內部正反饋改善了PLD單位單元300的抗噪聲度和速度。
每個PLD單位單元300包括可設置的鎖存器320、可編程單元330、信號通路裝置360以及輸出門350。
在較佳實施例中，PLD單位單元300還包括邏輯電路340用于檢驗陣列內容。PLD單位單元300具有四個輸入端子輸入IN 302、輸入端子IT 310、基準電壓Vref、可編程字線PWL 306；兩個IN/OUT端子可編程列PCOL 308和電壓列VCOL 312；以及一個輸出端子(OUT)352。還有，在較佳實施例中，可設定鎖存器230是讀出放大器而可編程單元330是閃存單元。
讀出放大器鎖存器320包括一個差分對，該差分對包括耦合至第二P溝道CMOS晶體管322的第一P溝道CMOS晶體管321。晶體管321的漏極耦合至第二晶體管322的漏極以及電源供給Vdd 323。CMOS晶體管電路的Vdd的典型值是5伏。第一晶體管321的源極耦合至第二晶體管322的源極以及信號通路裝置360。在示于圖2的本發(fā)明的較佳實施例中，信號通路裝置是具有輸入端子360A和輸出端子360B的CMOS倒相器360。第一P溝道CMOS晶體管321的柵極構成PLD單位單元300的輸入端口IN 302，而第二晶體管322的柵極耦合至倒相器360的輸出端子360B，在倒相器360的輸入和輸出之間形成正反饋回路，以改善PLD單位單元300的抗噪聲度和速度。在示于圖3的較佳實施例中，用于檢驗陣列內容的裝置是一個N溝道CMOS晶體管340，其柵極耦合至倒相器360的輸出端子360B和P溝道CMOS晶體管322的柵極。晶體管340的漏極構成VCOL輸入312。
閃存單元裝置330包括第一N溝道CMOS晶體管331、浮柵晶體管332以及第二N溝道CMOS晶體管333，所有這些晶體管串聯(lián)耦合。晶體管331的柵極耦合至P溝道MOS晶體管321的柵極以及IN端子302；晶體管331的漏極耦合至晶體管321的源極以及信號通路裝置360的輸入端子360A。晶體管331的源極耦合至浮柵晶體管332的漏極，而晶體管332的柵極耦合至Vref輸入304。晶體管332的源極耦合至晶體管333的漏極，晶體管333的柵極耦合至PWL輸入306而其源極端子耦合至PCOL輸入308。
在示于圖3的較佳實施例中，輸出門350是CMOS NAND門，它具有兩個輸入端子，其中一個是IT端子310而另一個端子耦合至倒相器360的輸出360B。
再參看圖3，IN端子302控制著PLD單位單元300是在讀模式還是寫模式。當在IN端子302上的輸入是邏輯低電平(LOW)或OFF(截止)，則PLD單位單元300是在寫模式。當IN端子是OFF時，晶體管321接通(ON)而晶體管331截止(OFF)。浮柵晶體管332的漏極是浮動的。閃存單元裝置330與信號通路裝置360或CMOS倒相器360的輸入端子360A斷開。結果，倒相器360的輸入端子360A是HIGH而其輸出端子360B是LOW。因此，不管輸入端子(IT)310的狀態(tài)如何，NAND門350的輸出352總是HIGH。通過由CMOS倒相器360的輸出端子360B和第二P溝道CMOS晶體管322的源極形成的正反饋回路，第二上拉(pull-up)P溝道CMOS 322把輸入端子360A的電壓非常迅速地拉高至超過閾值電壓Vdd/2。于是，正反饋回路改善了PLD單位單元300的速度以及抗噪聲度。
當晶體管331與倒相器360的輸入端子360A以及閃存單元裝置330斷開時，可編程字線(PWL)端子306和可編程列(PCOL)端子308都被設定至諸如Vdd的HIGH電壓電平，以選中這個PLD單位單元300。被選中的PLD單位單元300用圖2中PLD 200的一條字線和一條位線的交點處的方塊204來表示。取決于Vref304和PWL 306的值，浮柵晶體管332或是被編程或是被擦除。當浮柵晶體管332被編程時，把晶體管306的PWL端子306設定到諸如Vddp的電壓，這樣在浮柵晶體管332的Vref、漏極和源極之間的電壓差使得其溝道熱電子注入其浮柵，把閃存單元304的閾值電壓Vt向外偏移，因而它更難導通。這樣，閃存單元裝置330存儲一個邏輯“0”。為了進行擦除，PWL端子306被設定到諸如VddE的另一個電壓，這樣浮柵晶體管332的源極、柵極和漏極之間的電壓差造成了跨過其隧道氧化物層的薄層的電場。此電場把電子有效地從浮柵拉出來，把正常的閾值VT返還閃存單元304。因此，更容易使浮柵晶體管332導通。這樣，閃存單元330存儲一個邏輯“1”。這種通過把熱電子注入閃存單元的浮柵進行編程和擦除的方法稱之為本領域中公知的Fowler-Nordheims隧道效應。為了對浮柵晶體管332編程或擦除而在浮柵晶體管的漏極、柵極和源極之間的特定電壓差取決于單元的設計要求以及制造商。
當IN端子302是LOW時，意味著PLD單位單元300處于寫模式，其輸出端子360B是LOW。這使得N溝道CMOS晶體管340處于截止狀態(tài)，因而VCOL端子312處于零電平。在此情形中，P溝道差分對321和322都是HIGH，非常迅速地把CMOS倒相器360的輸入端子360A的電平拉高到超過CMOS器件的閾值電壓Vdd/2。因此，不希望有的噪聲尖峰不能影響PLD單位單元300的邏輯。
另一方面，當IN端子302是HIGH或邏輯“1”時，P溝道CMOS晶體管差分對321和322截止，而N溝道CMOS晶體管331導通。這代表讀模式。此時，PWL308被設定至讀電壓VddR從而浮柵晶體管332的漏極、柵極或Vref以及源極之間的電壓差使得浮柵讀出電信息。讀出放大器鎖存器320讀出浮柵晶體管332的內容并進入信號通路裝置360。
輸入端(IT)310用來設定PLD單位單元300的端子。當IT 310是LOW或邏輯“0”時，輸出NAND門的輸出352總是HIGH或邏輯“1”。于是，如果NAND門的輸出352是到其后級AND門的多個輸入之一，則此HIGH輸入對此AND門的輸出沒有影響。另一方面，如果IT 302是HIGH或邏輯“1”，則NAND門350是倒相器。于是，當IT被設定至HIGH，NAND門350把倒相器360的輸出倒相。這反映出在NAND門350的輸出端子處的浮柵晶體管332的正確的編程狀態(tài)。另一方面，當PWL端子306被設定至讀電壓，則晶體管304的閾值電壓VT低，因而閃存單元330容易導通。結果，NAND門350的輸出端子是HIGH。因此，IT端子把PLD單位單元300處于備用模式設定為邏輯“0”而把處于活動模式設定為邏輯“1”。
檢驗陣列內容的VCOL裝置是漏極開路的晶體管340。此晶體管340的工作如同一個開關。當閃存單元330的內容是HIGH時，倒相器360的輸出是LOW，而晶體管340截止，VCOL讀得LOW；當閃存單元330的內容是LOW時，倒相器360的輸出是HIGH，而晶體管340導通，于是VCOL讀得HIGH。于是，晶體管340檢驗閃存單元裝置的編程電壓VT。當VT是HIGH或閃存單元330處于LOW狀態(tài)時，倒相器360的輸出端子360B是HIGH，因而VCOL是HIGH。另一方面，當VT是LOW或閃存單元330處于HIGH狀態(tài)時，倒相器360的輸出端子360B是LOW，因而VCOL讀得的是LOW。
在下面的表1中總結了PLD單位單元300的工作(注意表中“x”指的是“無關”值)。
表1

在表1的第一行中，當IT 310端子為零時，不管其他端子的值如何，NAND門的輸出總是“1”。因此，表中的其他端子處于“x”或“無關”狀態(tài)，而輸出總是HIGH。PLD單位單元300處于備用狀態(tài)。
在表1的第二行和第三行中，當IN 302是LOW或邏輯“1”而當IT端子是HIGH時，NAND門350是一個倒相器，PLD單位單元300處于寫模式。在寫模式中，PLD單位單元可以被編程或擦除。
當IN端子302為零時，不管其他端子的值如何，NAND門350的輸出端子總是“1”。PLD單位單元300處于寫模式。在第二行中，當PWL端子306是HIGH時，選擇字線或行。當選中特殊的PCOL 308時，該特殊的單元被選中和編程。在兩種情形中，因為在編程后之閃存單元330的閾值電壓VT是HIGH，因此VCOL312是HIGH。特定的電壓值Vref、Vdd和VddP中的每個值取決于單元類型的特殊設計和制造商。
表1的第三行代表了當閃存單元330處于寫/擦除模式這樣一種情形。PCOL端子308和PWL 306被設定為諸如VddE的不同的HIGH電壓，例如VddE，因此在浮柵晶體管332的漏極、柵極和源極之間的不同的電壓引起單元被擦除。浮柵晶體管332是一個安排成共射-共基放大器的晶體管，其柵極固定于Vref，源極是輸入電壓，而漏極是輸出。取決于PWL、PCOL的電壓，源極將具有不同的電壓。
在表1的第四及第五行中，當IN端子302是HIGH并且當IT端子310是HIGH時，PLD單位單元300處于讀模式輸出352讀出HIGH單元裝置330是被編程還是被擦除。PLD單位單元300讀出閃存單元裝置100的內容。PWL、PCOL端子被設定至VddP。PWL端子306和PCOL端子308被設定至VddE。因此，VCOL端子312是HIGH而輸出352是LOW。第五行，PLD單位單元300處于讀/擦除模式。因此，OUT 352是HIGH而VCOL是LOW。
參看圖4，每個上面描述的PLD單位單元300用一個方框來表示，它具有四個輸入端子Vref、PWL、IT、IN，兩個I/O端子PCOL、VCOL，和一個輸出端子OUT。每個方框代表一位，一個交點，或在圖2中的一個圓300表示的一個存儲器單元。把四個PLD單位單元300方框連接起來，形成一個PLD位×4單元400。在圖2中，PLD位×4單元400用任何從0到3、4到7、等四個方塊或四個交點來表示。一個位×4單元400的作用如同有四個輸入的AND門，并且由四個PLD單位單元402、404、406和408組成。每個PLD一位或單位單元的作用如在上面的圖2中所述。在bit-by-4單元400中的所有的PCOL和VCOL端子耦合在一起。這樣，一個位×4單元400代表一列中的4位。當PCOL是HIGH時，在該列中的所有的位被選擇，并且取決于在每個PLD位中的PWL端子的值，能夠在這些四位的任何一個當中選出一個特定的單元。例如，如果PCOL是HIGH并且單位單元402的PWL端子是HIGH，于是選出頂上的單元。在第三位的PWL端子是HIGH的情形中，則選出第三位406。四個盒子402、404、406和408的輸出端子耦合至4輸入NAND門410。NAND門410的輸出耦合至倒相器412的輸入。
如上所述，當在一個位×4單元400中的任何PLD位是邏輯LOW時，至NAND門450的相應的輸入總是HIGH。HIGH輸入不會影響NAND門410的輸出。于是，該位是處于備用狀態(tài)。當IT端子觸發(fā)至邏輯HIGH時，NAND門450變成一個倒相器。當PLD位402到408中的任何一個IN端子是LOW時，PLD單位單元300處于編程模式。在此模式中，閃存單元裝置430被編程或被擦除。但當任何一個IN端子切換至HIGH時，PLD單位單元300處于讀模式。PLD位的所有的電路元件是CMOS上拉或下拉晶體管。于是，PLD單位單元402至408不消耗任何直流電流，因為CMOS晶體管只在激活區(qū)消耗電流。換句話說，位×4單元300不消耗任何功率，因為單元402到408中的每個單元都不消耗任何直流功率。還有，在每個PLD位402到408的內建正反饋改善了PLD位×4邏輯單元400的速度和抗噪聲度。在邏輯單元中的Vdd/2至零的干線-干線電壓顯著地降低了功率消耗。
位×4邏輯單元400從NAND門410到倒相器412的工作是不需加以說明并且在本領域中是公知的。例如，如果NAND門的任何一個輸入是LOW，則NAND門410的輸出是HIGH或“1”。倒相器412的輸出是零。只有當至NAND門410的所有四個位輸入都是HIGH時，倒相器412的輸出才成為HIGH.
參看圖5，構造了一個位×16邏輯單元500，其工作與上述的位×4邏輯單元400相類似。該位×16單元500包含四個位×4單元400、耦合至倒相器512的NAND門510。因為位×16單元500是從基本的積木式部件單位邏輯單元300構造的，它具有與PLD單位單元300和位×4單元400相同的電氣和噪聲特征。因此，位×16單元500也具有高速和高抗噪聲度，并且消耗零直流功率。
在有關的領域中，PLD單位單元300可以作為基本的積木式組件來構造任何有限尺度N的可編程存儲器陣列，這里N是大于1的整數(shù)。這個用多個PLD單位單元300實施的可編程存儲器陣列稱為一位×N。在較佳實施例中，N被選為44。而這個位×44的實施方法如下。
在圖6中，一位×44單元600由兩個位×16邏輯單元602和603、一位×12邏輯單元606、一個NAND門608和一個倒相器610構成。該兩位×16邏輯單元的構造如圖5所示，而一位×12邏輯單元用三個位×4邏輯單元400以與位×4、位×16相同的方式構造，而位×44由PLD單位單元構成。
參看圖7，PLD結構700具有一個可編程AND門陣列730、一個固定OR門陣列740和多個輸出邏輯電路750。可編程AND門陣列730用如圖3所描述的多個PLD一位單元300來構造。
可編程陣列730按行720和列710來安排。在較佳實施例中，PLD結構具有44行和132列。每個列710是一個如圖6所示的44×1單元。每列710包含兩個16×1單元704和一個12×1單元706。PLD 700具有132個這樣的列。換句話說，每一行720包含132個16×1單元。列710和行720的交點是一個單元。由驅動PWL和PCOL至HIGH來選中一個單元。當PWL是HIGH時，選中整行720。但是當PCOL為HIGH時，只有一個特殊的單元被選中，該單元是由被選行和被選列的交點產生的?？删幊剃嚵?30不限于用在PLD 700中，而也能用來構造存儲器器件，諸如隨機存取存儲器(RAM)。
在可編程OR門陣列用于PLD結構700的情形下，可編程OR陣列可以用與在上面和圖7中描述的可編程AND陣列相同的方式來實施。
使用PLD單位單元構造的PLD 700可導致PLD快速、消耗零直流功率以及具有良好的抗噪聲度特性。
權利要求
1.一種可編程邏輯器件(PLD)一位單元，其特征在于該PLD一位單元包括用于存儲單位的可編程單元裝置，它具有多個端子；電耦合至可編程單元裝置的可設定鎖存器，用于把來自可編程單元裝置的一位鎖存入其中；耦合至可設定鎖存器的輸出邏輯門；以及信號通路裝置，用于在可設定鎖存器和可編程單元裝置之間提供正反饋，把所述信號通路裝置電耦合在可編程單元裝置和輸出邏輯門之間。
2.如權利要求1所述的PLD一位單元，其特征在于該PLD一位單元還包括電耦合至可設定鎖存器的檢驗裝置，用于檢驗可編程單元裝置的內容。
3.如權利要求1所述的PLD一位單元，其特征在于該可設定鎖存器是讀出放大器鎖存器。
4.如權利要求3所述的PLD一位單元，其特征在于該讀出放大器鎖存器還包括平行耦合至第二P溝道MOS晶體管的第一P溝道MOS晶體管，其中第一P溝道MOS晶體管的漏極耦合至第二P溝道MOS晶體管的漏極和電源供給Vdd，第一P溝道CMOS晶體管的源極耦合至第二P溝道MOS晶體管的源極和信號通路裝置，第一P溝道MOS晶體管的柵極形成輸入(IN)端子，以及第二P溝道MOS晶體管的柵極耦合至檢驗裝置和信號通路裝置。
5.如權利要求2所述的PLD一位單元，其特征在于該檢驗裝置包括第三N溝道MOS晶體管，該晶體管具有耦合至信號通路的柵極、耦合至檢驗列(VCOL)端子的漏極和耦合至電氣接地的源極。
6.如權利要求1所述的PLD一位單元，其特征在于該可編程單元裝置是閃存單元。
7.如權利要求6所述的PLD一位單元，其特征在于該多個端子包括可編程字線(PWL)端子和可編程列(PCOL)端子。
8.如權利要求7所述的PLD一位單元，其特征在于該可編程閃存單元裝置還包括第一N溝道NMOS晶體管、浮柵晶體管和第二N溝道MOS晶體管，其中第一N溝道MOS晶體管的柵極耦合至IN端子和可設定鎖存器，第一N溝道MOS晶體管的漏極耦合至可設定鎖存器；浮柵結構的漏極耦合至第一N溝道MOS晶體管的源極，浮柵晶體管的柵極耦合至Vref端子；以及第二N溝道MOS晶體管的漏極耦合至浮柵晶體管的源極，第二N溝道MOS晶體管的柵極耦合至PWL端子，而源極耦合至PCOL端子。
9.如權利要求1所述的PLD一位單元，其特征在于該輸出邏輯門是具有第一輸入端子、第二輸入端子和輸出端子的NAND門，并且第一輸入端子耦合至IT端子，第二輸入端子耦合至信號通路裝置，而輸出端子構成PLD一位單元的輸出端子。
10.如權利要求9所述的PLD一位單元，其特征在于該信號通路裝置是具有輸入端子和輸出端子的CMOS倒相器，其中輸入端子耦合至可編程單元裝置和可設定鎖存器以提供從單元裝置到輸出邏輯電路的通路，而倒相器的輸出端子耦合至輸出邏輯電路的第二輸入端子并在倒相器的輸出和可設定鎖存器之間形成正反饋。
11.一種可編程邏輯器件(PLD)，其特征在于該可編程邏輯器件包括a)構成可編程陣列的多個PLD一位單元裝置，其中每個PLD一位單元包括i)用于存儲一位的可編程閃存單元，所述可編程閃存單元具有可編程字線(PWL)和可編程列(PCOL)端子；ii)讀出放大器鎖存器，它具有輸入端子(IN)并且電耦合至可編程閃存單元裝置，以把來自閃存單元的電信息放大和鎖存入讀出放大器鎖存器中；iii)檢驗裝置，它具有電壓列(VCOL)端子并且電耦合至讀出放大器鎖存器以檢驗閃存單元裝置的內容，輸出邏輯門耦合之讀出放大器鎖存器；iv)具有輸出(OUT)端和輸入端(IT)端子并且耦合至讀出放大器的輸出邏輯門；v)用于提供在鎖存器讀出放大器和閃存單元裝置之間提供正反饋信號的通路裝置，所述信號通路裝置電耦合在閃存單元裝置和輸出邏輯門之間；以及b)具有多個輸入端子和輸出端子的OR門陣列，其中輸入端子耦合至可編程陣列；以及c)具有耦合至OR門陣列的輸入端子的輸入端子的輸出邏輯電路。
12.如權利要求11所述的PLD，其特征在于該讀出放大器寄存器還包括平行耦合至第二P溝道MOS晶體管的第一P溝道MOS晶體管，其中第一P溝道MOS晶體管的漏極耦合至第二P溝道MOS晶體管的漏極和電源供給Vdd，第一P溝道CMOS晶體管的源極耦合至第二P溝道MOS晶體管的源極和信號通路裝置，第一P溝道MOS晶體管的柵極形成輸入(IN)端子，以及第二P溝道MOS晶體管的柵極耦合至檢驗裝置和信號通路裝置。
13.如權利要求11所述的PLD，其特征在于該可編程閃存單元裝置還包括第一N溝道NMOS晶體管、浮柵晶體管和第二N溝道MOS晶體管，其中第一N溝道MOS晶體管的柵極耦合至IN端子和讀出放大器鎖存器，第一N溝道MOS晶體管的漏極耦合至讀出放大器鎖存器；浮柵結構的漏極耦合至第一N溝道MOS晶體管的源極，浮柵晶體管的柵極耦合至Vref端子；以及第二N溝道MOS晶體管的漏極耦合至浮柵晶體管的源極，第二N溝道MOS晶體管的柵極耦合至PWL端子，而源極耦合至PCOL端子。
14.如權利要求11所述的PLD，其特征在于該檢驗裝置包括第三N溝道MOS晶體管，該晶體管具有耦合至信號通路的柵極、耦合至VCOL的漏極和耦合至電氣接地的源極。
15.如權利要求11所述的PLD，其特征在于該輸出電路是具有第一輸入端子、第二輸入端子和輸出端子的NAND門，并且第一輸入端子耦合至IT端子，第二輸入端子耦合至信號通路裝置，而輸出端子構成PLD一位單元的輸出端子。
16.如權利要求11所述的PLD，其特征在于該信號通路裝置是具有輸入端子和輸出端子的CMOS倒相器，其中輸入端子耦合至閃存單元裝置和讀出放大器鎖存器以提供從閃存單元裝置到邏輯輸出電路的通路，而倒相器的輸出端子耦合至輸出邏輯電路的第二輸入端子并在倒相器的輸出和讀出放大器鎖存器之間形成正反饋。
17.如權利要求11所述的PLD，其特征在于OR門陣列包括多個固定OR邏輯門，每個固定OR邏輯門包括輸入端子和輸出端子。
18.如權利要求11所述的PLD，其特征在于OR門陣列還包括可編程OR陣列。
19.如權利要求11所述的PLD，其特征在于可編程OR陣列包括多個PLD一位單元。
20.一種可編程存儲器陣列，其特征在于該可編程存儲器陣列包括多個行和列，其中一行和一列的交點形成一個存儲器單元，并且每個列包括一個位×N單元，而N是大于1的整數(shù)。
21.如權利要求20所述的存儲器陣列，其特征在于該位×N單元是位×44單元。
22.如權利要求20所述的可編程存儲器陣列，其特征在于多個位×44單元包括第一位×16AND門、第二位×16AND門、位×12AND門、NAND門和倒相器；其中第一位×16AND門、第二位×AND門、位×12AND門耦合在一起，并耦合至NAND門的輸入端子，而NAND門的輸出端子耦合至倒相器的輸入。
23.如權利要求22所述的可編程存儲器陣列，其特征在于該位×16AND門還包括第一位×4AND門、第二位×4AND門、第三位×4AND門、第四位×4AND門、NAND門和倒相器；其中所有的四個位×4AND門耦合在一起，并耦合至NAND門的輸入端子，而NAND門的輸出端子耦合至倒相器的輸入。
24.如權利要求22所述的可編程存儲器陣列，其特征在于位×12AND門還包括第一位×4AND門、第二位×4AND門、第三位×4AND門、NAND門和倒相器；其中所有的三個位×4AND門耦合在一起，并耦合至NAND門的輸入端子，而NAND門的輸出端子耦合至倒相器的輸入。
25.如權利要求23所述的可編程存儲器陣列，其特征在于位×4AND門還包括第一PLD一位單元、第二PLD一位單元、第三PLD一位單元、第四PLD一位單元、NAND門和倒相器；其中所有的PLD一位單元耦合在一起，并耦合至NAND門的輸入端子，而NAND門的輸出耦合至倒相器的輸入端子。
26.如權利要求23所述的可編程存儲器陣列，其特征在于PLD一位單元包括用于存儲一位的可編程閃存單元，所述可編程閃存單元具有可編程字線(PWL)和可編程列(PCOL)端子；讀出放大器鎖存器，它具有輸入端(IT)端子并且電耦合至可編程閃存單元裝置，以把來自閃存單元裝置的一位放大和鎖存入讀出放大器鎖存器中；檢驗裝置，它具有電壓列(VCOL)端子并且電耦合至讀出放大器鎖存器用于檢驗閃存單元裝置的內容；具有輸出(OUT)端子和輸入端(IT)端子并且耦合至讀出放大器鎖存器的輸出邏輯門；用于提供在讀出放大器鎖存器和閃存單元裝置之間提供正反饋的信號通路裝置，所述信號通路裝置電耦合在閃存單元裝置和輸出邏輯門之間。
27.如權利要求26所述的可編程存儲器陣列，其特征在于其特征在于該讀出放大器鎖存器還包括平行耦合至第二P溝道MOS晶體管的第一P溝道MOS晶體管，其中第一P溝道MOS晶體管的漏極耦合至第二P溝道MOS晶體管的漏極和電源供給Vdd，第一P溝道CMOS晶體管的源極耦合至第二P溝道MOS晶體管的源極和信號通路裝置，第一P溝道MOS晶體管的柵極形成輸IN端子，以及第二P溝道MOS晶體管的柵極耦合至檢驗裝置和信號通路裝置。
28.如權利要求26所述的可編程存儲器陣列，其特征在于該可編程閃存單元裝置還包括第一N溝道NMOS晶體管、浮柵晶體管和第二N溝道MOS晶體管，其中第一N溝道MOS晶體管的柵極耦合至IN端子和讀出放大器鎖存器，第一N溝道MOS晶體管的漏極耦合至讀出放大器鎖存器；浮柵結構的漏極耦合至第一N溝道MOS晶體管的源極，浮柵晶體管的柵極耦合至Vref端子；以及第二N溝道MOS晶體管的漏極耦合至浮柵晶體管的源極，第二N溝道MOS晶體管的柵極耦合至PWL端子，而源極耦合至PCOL端子。
29.如權利要求22所述的可編程存儲器陣列，其特征在于該檢驗裝置包括第三N溝道MOS晶體管，該晶體管具有耦合至信號通路的柵極、耦合至VCOL端子的漏極和耦合至電氣接地的源極。
30.如權利要求26所述的可編程存儲器陣列，其特征在于該輸出邏輯門是具有第一輸入端子、第二輸入端子和輸出端子的NAND門，并且第一輸入端子耦合至IT端子，第二輸入端子耦合至信號通路裝置，而輸出端子構成PLD一位單元的輸出端子。
31.如權利要求26所述的可編程存儲器陣列，其特征在于該信號通路裝置是具有輸入端子和輸出端子的CMOS倒相器，其中輸入端子耦合至閃存單元裝置和讀出放大器鎖存器以提供從閃存單元裝置到輸出邏輯電路的通路，而倒相器的輸出端子耦合至輸出邏輯電路的第二輸入端子并在倒相器的輸出和讀出放大器鎖存器之間形成正反饋。
全文摘要
一種可編程邏輯器件(PLD)結構包括多個PLD一位邏輯單元(圖3)。每個一位邏輯單元由所有的CMOS邏輯器件組成，包括可編程單元裝置(330－333)、可設定鎖存器(320－323)、信號通路裝置(360A，360B)和輸出邏輯門(350)。信號通路裝置耦合之單元裝置、可設定鎖存器和輸出邏輯門，以造成正反饋來改善速度和抗噪聲度。每個一位邏輯門是一個基本的積木式部件(402－408)，用于構造積木化的低功耗、高速、零直流電流、高抗噪聲度的可編程邏輯器件(PLD)(700)它包括按行與列排列的用于尋址的字線(pwd)和位線(vcol，pcol)的陣列、OR門陣列(740)以及多個輸出邏輯電路(750)。
文檔編號H03K19/177GK1695304SQ03825198
公開日2005年11月9日 申請日期2003年8月6日 優(yōu)先權日2002年9月20日
發(fā)明者薩羅杰·帕塔克, 詹姆斯·E·佩恩, V·V·恩古耶, H·H·庫 申請人:愛特梅爾股份有限公司