專利名稱：集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器(dac)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于調(diào)節(jié)、修改、調(diào)整或校正DAC轉(zhuǎn)移函數(shù)(transfer function)的端點的集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器(DAC)。
相關(guān)申請本申請要求序列號為60/413,909，申請人為Dempsey等，標題為“DIGITAL-TO-ANALOG CONVERTER SYSTEMCALIBRATION”，申請日為2002年11月4日(AD-332J)的美國臨時申請，以及序列號為60,414,166，申請人為Dempsey等，標題為“DIGITAL-TO-ANALOG CONVERTER CALIBRATIONARCHITECTURE & SCHEME”，申請日為2002年9月27的美國臨時申請的優(yōu)先權(quán)。
背景技術(shù)：
在多數(shù)情況下都需要調(diào)整和控制DAC端點，如零刻度(zeroscale)、滿刻度(full scale)或增益和偏移。其中一個更重要的應用是端點誤差校正。即，零刻度和滿刻度誤差及增益和偏移誤差的校正。
數(shù)模轉(zhuǎn)換器(DAC)的轉(zhuǎn)移函數(shù)端點誤差，如零刻度、滿刻度誤差、偏移和增益誤差，一直以來就是影響(DAC)精確性的問題。以前減小這種誤差的努力包括激光微調(diào)，它僅用于電阻并需要特殊的硬件和晶片制造技術(shù)，并大幅增加了成本?；旌闲盘?模擬/數(shù)字)校準是另一種方法，但是它的結(jié)果是有風險的，性能有限并且不可靠。它也增加了成本。一個通用的方法是針對最優(yōu)標稱預期結(jié)果的設計。但是，預期的精度越高，成本越高需要更高精度的設計和生產(chǎn)，增加了軟件和/或電路以及更昂貴的制造技術(shù)。另外，補償包括DAC的系統(tǒng)中的這種誤差，以及它們先前的參考路徑加上隨后的模擬電路鏈(即模擬信號電路)，在額外的和更精確的集成電路方面，或者集成在系統(tǒng)軟件中的校準系統(tǒng)過程方面，需要更高的復雜度和費用。

發(fā)明內(nèi)容
因此，本發(fā)明的一個目的是，提供一種改進的集成可編程數(shù)字校準電路和數(shù)模轉(zhuǎn)換器(DAC)以調(diào)節(jié)DAC轉(zhuǎn)移函數(shù)端點。
本發(fā)明的另一個目的是，提供一種改進的集成可編程數(shù)字校準電路和數(shù)模轉(zhuǎn)換器(DAC)，它在保持低的成本和復雜度的情況下提供準確度和性能。
本發(fā)明的另一個目的是，提供一種改進的集成可編程數(shù)字校準電路，它使用全數(shù)字低成本的方法。
本發(fā)明的另一個目的是，提供一種改進的集成可編程數(shù)字校準電路，它不僅可以調(diào)節(jié)DAC中的而且可以調(diào)節(jié)相關(guān)模擬電路中的端點。
本發(fā)明的另一個目的是，提供一種改進的集成可編程數(shù)字校準電路，它降低了對外部控制電路，如微控制器、DSP和CPU的要求。
本發(fā)明的另一個目的是，提供一種改進的集成可編程數(shù)字校準電路，它可以調(diào)節(jié)零刻度和滿刻度及增益和偏移。
本發(fā)明的另一個目的是，提供一種改進的集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器(DAC)，以補償DAC轉(zhuǎn)移函數(shù)端點誤差。
本發(fā)明的另一個目的是，提供一種改進的集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器(DAC)，它在保持低成本和復雜度情況下提供了更高的精確度和性能。
本發(fā)明的另一個目的是，提供一種改進的集成數(shù)字校準電路，它使用全數(shù)字低成本方法。
本發(fā)明的另一個目的是，提供一種改進的集成數(shù)字校準電路，它不僅可以減小DAC中的而且可以減小相關(guān)模擬電路中的誤差。
本發(fā)明的另一個目的是，提供一種改進的集成數(shù)字校準電路，它降低了對外部控制電路，如微控制器、DSP和CPU的要求。
本發(fā)明的另一個目的是，提供一種改進的集成數(shù)字校準電路，它可以校正零刻度和滿刻度誤差以及增益和偏移誤差。
本發(fā)明的結(jié)果來自于，通過將校準單元和DAC集成而實現(xiàn)DAC，以向DAC數(shù)字提供DAC轉(zhuǎn)移函數(shù)端點系數(shù)，如增益和偏移系數(shù)、零刻度和滿刻度系數(shù)，這些系數(shù)可以外部或內(nèi)部地存儲在校準電路或容納了校準電路和DAC兩者的芯片上，并可以用于調(diào)節(jié)DAC端點或DAC端點和與DAC相關(guān)的模擬電路的端點，并且，存儲器可以被制成用戶可讀取，以進行用于DAC和/或相關(guān)模擬電路的制造后誤差校正編程。
本發(fā)明的特征在于一種可編程集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，包括一個數(shù)模轉(zhuǎn)換器(DAC)和一個數(shù)字校準電路，包括一個用于存儲數(shù)模轉(zhuǎn)換器轉(zhuǎn)移函數(shù)的預定端點系數(shù)的存儲器，和一個用于將這些端點系數(shù)應用于DAC輸入信號以調(diào)節(jié)DAC端點的算術(shù)邏輯單元。
在一個優(yōu)選實施例中，端點系數(shù)可以包括偏移系數(shù)和增益系數(shù)。算術(shù)邏輯單元可以包括一個具有用于將DAC輸入與增益系數(shù)相乘的乘法電路和用于將偏移系數(shù)與輸入信號相加的加法電路的運算電路。端點系數(shù)可以包括零刻度和滿刻度系數(shù)。算術(shù)邏輯單元可以包括一個運算電路，用于代數(shù)使用零刻度輸出和理想輸出，并相對最低有效位(LSB)值而將它們規(guī)格化以獲得零刻度系數(shù)，以及合并滿刻度輸出和理想輸出，并相對于LSB將它們規(guī)格化以獲得滿刻度系數(shù)，并將這些系數(shù)應用于DAC的輸入信號。數(shù)字校準電路和DAC可以在同一個集成電路芯片上。存儲器可以在數(shù)字校正電路中。存儲器可以在數(shù)字校正電路的外部。存儲器可以是用戶可存取可編程存儲器。
本發(fā)明的特征還在于一種可編程數(shù)字校準系統(tǒng)，包括一個集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，包括一個數(shù)模轉(zhuǎn)換器(DAC)和一個響應該DAC的模擬信號電路。數(shù)字校準電路包括一個用于存儲數(shù)模轉(zhuǎn)換器轉(zhuǎn)移函數(shù)的預定端點系數(shù)的存儲器，并包括一個用于將這些端點系數(shù)應用于DAC輸入信號以補償DAC和模擬信號電路的端點系數(shù)的算術(shù)邏輯單元。
在一個優(yōu)選實施例中，數(shù)字校準電路和DAC可以在同一個集成電路芯片上。存儲器可以在數(shù)字校準電路中，或在數(shù)字校準電路外部。存儲器可以是一種用戶可存取可編程存儲器。
本發(fā)明的特征還在于一種可編程集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，包括一個數(shù)模轉(zhuǎn)換器和一個數(shù)字校準電路，該電路包括一個用于存儲數(shù)模轉(zhuǎn)換器(DAC)的預定偏移系數(shù)和增益系數(shù)的存儲器，和一個算術(shù)邏輯單元，該算術(shù)邏輯單元包括一個具有用于將DAC輸入與增益系數(shù)相乘的乘法電路，和用于將偏移系數(shù)加至輸入信號的加法電路的運算電路，以調(diào)節(jié)DAC的增益和偏移誤差。
在一個優(yōu)選實施例中，數(shù)字校準電路和DAC可以在同一個集成電路芯片上。存儲器可以在數(shù)字校準電路中，或在數(shù)字校準電路外部。存儲器可以是用戶可存取可編程存儲器。
本發(fā)明的特征還在于一種可編程數(shù)字校準系統(tǒng)，包括一個集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，包括一個數(shù)模轉(zhuǎn)換器(DAC)和一個響應該DAC的模擬信號電路。數(shù)字校準電路包括一個用于存儲數(shù)模轉(zhuǎn)換器(DAC)的預定偏移系數(shù)和增益系數(shù)的存儲器，并包括一個算術(shù)邏輯單元，該算術(shù)邏輯單元包括一個具有用于將DAC輸入與增益系數(shù)相乘的乘法電路，和用于將偏移系數(shù)加至輸入信號的加法電路的運算電路，以調(diào)節(jié)DAC和模擬信號電路的增益和偏移。
在一個優(yōu)選實施例中，數(shù)字校準電路和DAC可以在同一個集成電路芯片上。存儲器可以在數(shù)字校準電路中，或在數(shù)字校準電路外部。存儲器可以是用戶可存取可編程存儲器。
本發(fā)明的特征還在于一種集成可編程數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，包括一個數(shù)模轉(zhuǎn)換器(DAC)和一個數(shù)字校準電路，該電路包括一個用于存儲數(shù)模轉(zhuǎn)換器DAC的預定零刻度和滿刻度系數(shù)的存儲器，和一個算術(shù)邏輯單元，該算術(shù)邏輯單元包括一個運算電路，用于代數(shù)合并零刻度輸出和理想輸出，并通過最低有效位(LSB)值將它們規(guī)格化以獲得零刻度系數(shù)，以及合并滿刻度輸出和理想輸出，并通過LSB將它們規(guī)格化以獲得滿刻度系數(shù)，并將這些系數(shù)應用于DAC的輸入信號，以調(diào)節(jié)所述DAC的零刻度和滿刻度。
在一個優(yōu)選實施例中，數(shù)字校準電路和DAC在同一集成電路芯片上。存儲器可以在數(shù)字校準電路中，也可在該電路之外，并且該存儲器可以是用戶可存取可編程存儲器。
本發(fā)明的特征還在于一種可編程的數(shù)字校準系統(tǒng)，該系統(tǒng)包括一個集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，包括一個數(shù)模轉(zhuǎn)換器(DAC)和響應該DAC的模擬信號電路。數(shù)字校準電路包括一個用于存儲該DAC和模擬信號電路的預定零刻度和滿刻度系數(shù)的存儲器和一個算術(shù)邏輯單元，該單元包括一個運算電路，用于代數(shù)合并零刻度輸出和理想輸出并通過最低有效位(LSB)值對其規(guī)格化以獲得零刻度系數(shù)，以及合并滿刻度輸出和理想輸出并通過LSB對其規(guī)格化以獲得滿刻度誤差系數(shù)，并將這些系數(shù)應用于DAC的輸入信號以調(diào)節(jié)DAC和模擬信號電路的零刻度和滿刻度偏移。
在一個優(yōu)選實施例中，該數(shù)字校準電路和DAC位于同一集成電路芯片上。存儲器可以位于該數(shù)字校準電路中或之外，且該存儲器可以是一個用戶可存取可編程存儲器。
本發(fā)明的特征還在于一種集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，包括一個數(shù)模轉(zhuǎn)換器(DAC)和一個數(shù)字校準電路，該校準電路包括一個用于存儲數(shù)模轉(zhuǎn)換器轉(zhuǎn)移函數(shù)的端點誤差的預定補數(shù)(complement)的存儲器和一個算術(shù)邏輯單元，該算術(shù)邏輯單元用于將端點誤差的補數(shù)應用于DAC輸入信號以補償該DAC的端點誤差。
在一個優(yōu)選實施例中，該端點誤差的補數(shù)可以包括偏移誤差和增益誤差。該算術(shù)邏輯單元可包括一個運算電路，該運算電路具有用于將DAC的輸入與增益誤差系數(shù)相乘的乘法電路和將偏移誤差系數(shù)加至輸入信號的加法電路。端點誤差的補數(shù)可包括零刻度和滿刻度誤差系數(shù)。該算術(shù)邏輯單元可包括一個運算電路，用于代數(shù)計數(shù)零刻度輸出和理想輸出并通過最低有效位(LSB)值對其規(guī)格化以獲得零刻度誤差，以及合并滿刻度輸出和理想輸出并通過LSB值對其規(guī)格化以獲得滿刻度誤差系數(shù)，并將這些系數(shù)應用于DAC的輸入信號。該數(shù)字校準電路和DAC可以在同一集成電路芯片上。該存儲器可以在數(shù)字校準電路中。該存儲器可以位于數(shù)字校準電路之外。該存儲器可以是用戶可存取可編程存儲器。
本發(fā)明的特征還在于一種數(shù)字校準系統(tǒng)，包括一個集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，包括一個數(shù)模轉(zhuǎn)換器(DAC)和一個響應于該DAC的模擬信號電路。數(shù)字校準電路包括用于存儲數(shù)模轉(zhuǎn)換器轉(zhuǎn)移函數(shù)的端點誤差的預定補數(shù)的存儲器，并包括一個算術(shù)邏輯單元，該算術(shù)邏輯單元用于將端點誤差的補數(shù)應用于該DAC的輸入信號以補償DAC和模擬信號電路的端點誤差。
在一個優(yōu)選實施例中，該數(shù)字校準電路和DAC可以在同一集成電路芯片上。該存儲器可以在數(shù)字校準電路之中或之外。該存儲器可以是一個用戶可存取可編程存儲器。
本發(fā)明的特征還在于一種集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，包括一個數(shù)模轉(zhuǎn)換器和一個數(shù)字校準電路，該數(shù)字校準電路包括一個用于存儲數(shù)模轉(zhuǎn)換器(DAC)的預定偏移誤差系數(shù)和增益誤差系數(shù)的存儲器和一個算術(shù)邏輯單元，該算術(shù)邏輯單元包括一個運算電路，該運算電路具有一個用于將DAC的輸入與增益誤差系數(shù)相乘的乘法電路和一個將偏移誤差系數(shù)加至輸入信號的加法電路，以補償DAC的增益和偏移誤差。
在一個優(yōu)選實施例中，該數(shù)字校準電路和DAC可以在同一集成電路芯片上。該存儲器可以在數(shù)字校準電路之中或之外。該存儲器可以是一個用戶可存取可編程存儲器。
本發(fā)明的特征還在于一種數(shù)字校準系統(tǒng)，包括一個集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，包括一個數(shù)模轉(zhuǎn)換器(DAC)和一個響應于該DAC的模擬信號電路。數(shù)字校準電路包括一個用于存儲DAC和模擬信號電路的預定偏移誤差系數(shù)和增益誤差系數(shù)的存儲器，并包括一個算術(shù)邏輯單元，該算術(shù)邏輯單元包括一個運算電路，該運算電路具有一個用于將DAC的輸入與增益誤差系數(shù)相乘的乘法電路和一個將偏移誤差系數(shù)加至輸入信號的加法電路，以補償DAC和模擬信號電路的增益和偏移誤差。
在一個優(yōu)選實施例中，該數(shù)字校準電路和DAC可以在同一集成電路芯片上。該存儲器可以在數(shù)字校準電路之中或之外。該存儲器可以是一個用戶可存取可編程存儲器。
本發(fā)明的特征還在于一種集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，包括一個數(shù)模轉(zhuǎn)換器(DAC)和一個數(shù)字校準電路，該數(shù)字校準電路包括用于存儲DAC的預定零刻度和滿刻度誤差系數(shù)的存儲器和一個算術(shù)邏輯單元，該算術(shù)邏輯單元包括一個運算電路，用于代數(shù)合并零刻度輸出和理想輸出并通過最低有效位(LSB)值對其規(guī)格化以獲得零刻度誤差系數(shù)，以及合并滿刻度輸出和理想輸出并通過LSB對其規(guī)格化以獲得滿刻度誤差系數(shù)，并將這些誤差系數(shù)應用于DAC的輸入信號以補償所述DAC的零刻度和滿刻度誤差。
在一個優(yōu)選實施例中，該數(shù)字校準電路和DAC可以在同一集成電路芯片上。該存儲器可以在數(shù)字校準電路之中或之外。該存儲器可以是一個用戶可存取可編程存儲器。
本發(fā)明的特征還在于一種數(shù)字校準系統(tǒng)，該系統(tǒng)包括一個集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，包括一個數(shù)模轉(zhuǎn)換器(DAC)和一個響應該DAC的模擬信號電路。數(shù)字校準電路包括一個用于存儲DAC和模擬信號電路的預定零刻度和滿刻度誤差系數(shù)的存儲器和一個算術(shù)邏輯單元，該單元包括一個運算電路，用于代數(shù)合并零刻度輸出和理想輸出并通過最低有效位(LSB)值對其規(guī)格化以獲得零刻度誤差系數(shù)，以及合并滿刻度輸出和理想輸出并通過LSB對其規(guī)格化以獲得滿刻度誤差系數(shù)，并將這些誤差系數(shù)應用于DAC的輸入信號以補償DAC和模擬信號電路的零刻度和滿刻度偏移誤差。
在一個優(yōu)選實施例中，該數(shù)字校準電路和DAC可以在同一集成電路芯片上。該存儲器可以在數(shù)字校準電路之中或之外，且該存儲器可以是一個用戶可存取可編程存儲器。


本發(fā)明其它目的、特征和優(yōu)點本領(lǐng)域技術(shù)人員根據(jù)下面結(jié)合附圖對一個優(yōu)選實施例的描述將變得顯而易見。其中圖1是示出端點誤差作為增益和偏移誤差的數(shù)模轉(zhuǎn)換器(DAC)轉(zhuǎn)移函數(shù)的圖形。
圖2是示出端點誤差作為零刻度和滿刻度誤差的數(shù)模轉(zhuǎn)換器轉(zhuǎn)移函數(shù)的圖形。
圖3是根據(jù)本發(fā)明的使用增益和偏移系數(shù)的集成的數(shù)字校準電路和DAC的簡化示意性方框圖。
圖4A-C是應用增益和偏移系數(shù)來補償增益和偏移誤差的數(shù)字校準電路的三個不同實施例的一部分的更詳細示意性方框圖。
圖5是根據(jù)本發(fā)明的類似于圖3的采用零刻度和滿刻度系數(shù)的集成數(shù)字校準電路和DAC的視圖。
圖6是根據(jù)本發(fā)明的類似于圖3的采用軟件驅(qū)動校準系統(tǒng)的集成數(shù)字校準電路和DAC的視圖。
圖7是操作圖6的校準系統(tǒng)的軟件的流程圖。
具體實施例方式
除了下面描述的該優(yōu)選實施例或各優(yōu)選實施例，本發(fā)明還可以有其它實施例并以各種方式實施。因此，可以理解，本發(fā)明并不僅限于應用于下面的描述或附圖所示出的具體結(jié)構(gòu)及元件的排列。
為了任何控制或調(diào)節(jié)的目的，本發(fā)明試圖調(diào)節(jié)DAC端點或DAC加上模擬信號電流鏈路端點。但是，其中一個更重要的應用是校正端點誤差如零刻度、滿刻度誤差以及增益和偏移誤差。這種誤差校正應用是特定實施例所披露的主題，但決不是限制本發(fā)明的范圍，本發(fā)明的范圍包括為了任何理由而進行的端點調(diào)節(jié)。
數(shù)模轉(zhuǎn)換器(DAC)轉(zhuǎn)移函數(shù)端點誤差可被看作增益和偏移誤差或看作零刻度和滿刻度誤差。圖1示出了增益和偏移誤差方法的視圖。一個理想的DAC轉(zhuǎn)移函數(shù)10開始于零點12，并具有一個預定的斜率或增益。實際的轉(zhuǎn)移函數(shù)14通常開始于偏移零點的偏移位置16，這引入偏移誤差并將具有一個不同于理想轉(zhuǎn)移函數(shù)10的斜率或增益的斜率或增益。該增益誤差與偏移誤差引起的偏差合起來形成增益和偏移誤差18。通常校正偏移誤差的系數(shù)被表示為c，而校正增益誤差的系數(shù)被表示為m。
在另一視圖2中，端點誤差被認為是零刻度誤差20和滿刻度誤差22。該零刻度誤差的出現(xiàn)是由于轉(zhuǎn)移函數(shù)24的零點位置與理想的零點位置26不一致，而滿刻度誤差的出現(xiàn)是由于該滿刻度點隨影響轉(zhuǎn)移函數(shù)24的增益或斜率的誤差而變化并由于零位置23的誤差。
根據(jù)本發(fā)明的另一個實施例，圖3中，DAC30和數(shù)字校準電路32集成在一個芯片34上。校準系統(tǒng)36讀取DAC30在38處的輸出，或如果希望的話讀取來自DAC30的輸出和隨后的模擬信號電路或模擬信號鏈40在輸出42處的輸出。以這種方式可以補償包括DAC的整個模擬鏈路的誤差。或者，信號通過線路44耦合至校準系統(tǒng)36，該系統(tǒng)傳送偏移誤差系數(shù)c和增益誤差系數(shù)m至數(shù)字校準電路32，在那里這些值被用來計算y，其中x是輸入信號，y是輸出信號。簡單表示為y＝mx+c (1)其中y是輸出，m是增益或斜率誤差系數(shù)，c是偏移系數(shù)，x是輸入。
方程1是一個典型的通用規(guī)范線性代數(shù)表達式，該表達式默認使用實數(shù)。在數(shù)模轉(zhuǎn)換器的情況下，該DAC的數(shù)字輸入具有有限的量化的分辨率。因此，量化的有限分辨率數(shù)字在DAC的表達式中是適當?shù)?。為此，實際中使用該表達式的一種修改形式y(tǒng)＝((m+c2)/d)*x+c(2)其中，c2是第二常數(shù)數(shù)字項，d是一個用于縮小輸出數(shù)的除數(shù)因子。
一個特定的優(yōu)選實施例是y＝((m+1)/2^N)*x+c (3)
如果增益因子(m)具有分辨率的N個有效位，則最大(或滿刻度)m值＝2^N-1。在公式(2)中，滿刻度m(m＝2^N-1)時，該有效增益＝(2^N-1+1)/2^N＝1。
為了實施的目的，在公式(2)中選擇因子“+1”。M＝2^N-1＝＞增益＝1。除了+1可使用任何數(shù)字常數(shù)。類似的，除以2^N的運算等同于從數(shù)字乘法器的輸出中定位抽頭，正如本領(lǐng)域技術(shù)人員所公知的，以及也可以選擇不同的除數(shù)因子。
對于大于1的增益，m+1的范圍大于除數(shù)因子d。
m和c的值可以存儲在存儲器50中，該存儲器可以位于芯片3上，但在數(shù)字校準電路32之外，或者它們被包含在數(shù)字校準電路32的存儲器50’內(nèi)，或者位于DAC30和數(shù)字校準電路32和芯片34之外并示為存儲器50”中。當在芯片34之外提供存儲器50”時，它可以被設置成可由用戶存取和編程，使得不僅是輸入信號x，而且偏移系數(shù)c和增益系數(shù)m也可被選擇來補償DAC誤差或補償DAC誤差和由鏈路40中的一個或多個后續(xù)模擬信號電路產(chǎn)生的誤差。
圖3中，包括在數(shù)字校準電路32中的是一個算術(shù)邏輯單元33如運算電路52，其包括一個乘法器54和加法器56，如圖4所示，從而運算電路52執(zhí)行公式y(tǒng)＝mx+c。乘法器54接收x輸入，并乘以系數(shù)m，然后在加法器56中與系數(shù)c相加，產(chǎn)生輸出y?；蛘撸瑘D4B中，算術(shù)單元32a可包括一個附加除法器55，以得到輸出y＝mx/d+c。也就是說，除法器55將DAC輸入x和增益偏移m的乘積p除以d，得到一個商q，該商然后與偏移c在加法器56中相加，其中d是一個用于縮小輸出數(shù)字的除數(shù)因子?；蛉鐖D4C中在52b中所示，可以存在一個加法器57，其合并系數(shù)c259以得到輸出y＝(m+c2)*x/d+c。也就是說，在增益偏移m與DAC輸入x相乘得到乘積p之前，該增益偏移與一個第二常數(shù)c2 59合并。
或者如圖5所示，數(shù)字校準電路32a中的算術(shù)邏輯單元33a中的運算電路52a可以產(chǎn)生一個零刻度誤差系數(shù)zs及滿刻度系數(shù)fs，或者將它們連同輸入信號x一起提供給數(shù)字校準電路32a。以與之前相同的方式，存儲器50a、50a’、50a”以類似的方式執(zhí)行只是對于滿刻度系數(shù)fs和零刻度系數(shù)zs。校準系統(tǒng)36可以包括硬件電路或硬件電路與軟件的組合，在計算zs和fs系數(shù)或m和c系數(shù)過程中讀取零刻度和滿刻度輸出。圖6中，校準系統(tǒng)36b在其輸入端包含一個ADC，ADC37或內(nèi)部的37’，該ADC用于將42b處的模擬信號電路鏈的信號轉(zhuǎn)換為數(shù)字形式以在算術(shù)運算中用來計算系數(shù)。模擬信號電路(鏈)40b還可包括Vref+電路51和Vref-電路53，也可在校準系統(tǒng)36b中完全由軟件實現(xiàn)。圖6中，在三個階段1、2和3可以計算zs和fs系數(shù)或m和c系數(shù)。如圖7的軟件流程所示。
圖7中，校準周期從步驟100在零點設置DAC的輸入開始，然后在步驟102中測量DAC或模擬信號電路鏈40的電壓/電流輸出。然后在步驟104中，該DAC被設置為滿刻度并再次測量輸出。在步驟106中，DAC30或者模擬信號電路鏈40的輸出被用來計算系數(shù)m和c。在步驟108中，計算LSB的大小。在步驟110，計算c/zs項，之后在步驟112計算m。在步驟114計算dfs。然后在步驟116中，c/zs和m被量化，在步驟118中，c/zs和fs被量化。在步驟120中計算fs。在步驟122中，c/zs和fs被量化。
為了利用零刻度zs系數(shù)和滿刻度fs系數(shù)來校正端點誤差，可通過代數(shù)相加零刻度的電壓輸出減去零刻度理想的電壓輸出并將其規(guī)格化或除以最低有效位大小而獲得系數(shù)zs。
可通過代數(shù)相加Vout滿刻度減去Vout滿刻度理想并用最低有效位大小進行規(guī)格化而獲得滿刻度校正系數(shù)fs。
注意，校準系統(tǒng)36可包括軟件、DSP或微控制器或其它設備以確定m和c或zs和fs。
例1計算m和c系數(shù)以校正增益和偏移誤差Vref+＝4.096vVref-＝0vDAC分辨率，N＝12因此，理想LSB＝4.096-0/211＝1mv
步驟100＝＞102＝＞Voutzs＝-10mv步驟100×106＝＞Voutfs＝4.115v新的步驟計算LSB大?。?Voutfs-Voutzs)/(211-1)＝(4.115-0.01)/4095＝1.002442mv計算c/zs＝-(Voutzs-Voutzsideal)/LSB大?。?(-0.01-0)/LSB大?。?.9756量化c/zs到所需分辨率(12b)＝＞10計算m＝理想輸出范圍/(Voutfs-Voutzs)＝4.095/(4.115-0.010)＝0.997564量化m到所需級(12b)＝＞4086例2計算zs和fs系數(shù)以消除零刻度和滿刻度誤差我們可以擴展例1并使用相同的數(shù)據(jù)如下計算新的系數(shù)設置dfs＝-(Voutfs-Voutfs-ideal)/LSB大?。?(4.115v-4.096)/1.002442mv＝18.954＝18.954LSB量化dfs到12b(LSB)級dfs→19LSB設置fs＝Voutfs/LSB大?。?.115/1.002442mv＝4104.97565量化fs到12b(LSB)級fs→4105雖然本發(fā)明的特定特征在一些附圖中示出而不在其它所附圖中，這只是為了方便，因為每一特征可以與本發(fā)明的任意或所有其它特征合并。這里使用的詞語“包括”、“包含”、“具有”及“和”應進行廣泛的解釋和理解，不應限于任何物理地相互連接。而且，本申請中所披露的任意實施例都不應被認為是唯一可能的實施例。
本領(lǐng)域技術(shù)人員容易想到其它實施例并包括在下面的權(quán)利要求書中。
權(quán)利要求
1.一種集成的可編程數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，包括數(shù)模轉(zhuǎn)換器(DAC)；和數(shù)字校準電路，包括用于存儲所述數(shù)模轉(zhuǎn)換器轉(zhuǎn)移函數(shù)的預定端點系數(shù)的存儲器，和用于將端點系數(shù)應用于DAC輸入信號以調(diào)節(jié)所述DAC的端點的算術(shù)邏輯單元。
2.如權(quán)利要求1所述的集成的可編程數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中所述端點系數(shù)包括偏移系數(shù)和增益系數(shù)。
3.如權(quán)利要求2所述的集成的可編程數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述算術(shù)邏輯單元包括具有用于將DAC輸入與增益系數(shù)相乘的乘法電路和用于將偏移系數(shù)加至輸入信號的加法電路的運算電路。
4.如權(quán)利要求3所述的集成的可編程數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述運算電路包括一個除法電路，用于在將DAC輸入與增益系數(shù)的乘積加至偏移系數(shù)之前除該乘積。
5.如權(quán)利要求3所述的集成的可編程數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述運算電路包括用于在增益系數(shù)與DAC輸入相乘之前合并第二常量和增益系數(shù)的第二加法器。
6.如權(quán)利要求1所述的集成的可編程數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述端點系數(shù)包括零刻度和滿刻度系數(shù)。
7.如權(quán)利要求6所述的集成的可編程數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述算術(shù)邏輯單元包括一個運算電路，用于代數(shù)計數(shù)零刻度輸出和理想輸出，并由最低有效位(LSB)值將它們規(guī)格化以獲得零刻度系數(shù)，以及合并滿刻度輸出和理想輸出，并由LSB將它們規(guī)格化以獲得滿刻度系數(shù)，并將這些系數(shù)應用于DAC的輸入信號。
8.如權(quán)利要求1所述的集成的可編程數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述數(shù)字校準電路和DAC在同一個集成電路芯片上。
9.如權(quán)利要求8所述的集成的可編程數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述存儲器在所述數(shù)字校準電路內(nèi)。
10.如權(quán)利要求8所述的集成的可編程數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述存儲器在所述數(shù)字校正電路的外部。
11.如權(quán)利要求8所述的集成的可編程數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述存儲器是用戶可存取的可編程存儲器。
12.一種包括集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器的可編程數(shù)字校準系統(tǒng)，包括數(shù)模轉(zhuǎn)換器(DAC)；響應所述DAC的模擬信號電路；以及數(shù)字校準電路，包括用于存儲數(shù)模轉(zhuǎn)換器轉(zhuǎn)移函數(shù)的預定端點系數(shù)的存儲器；和用于將這些端點系數(shù)應用于DAC輸入信號以調(diào)節(jié)所述DAC和所述模擬信號電路的端點的算術(shù)邏輯單元。
13.如權(quán)利要求12所述的包括集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器的系統(tǒng)，其中，所述數(shù)字校準電路和DAC在同一個集成電路芯片上。
14.如權(quán)利要求13所述的包括集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器的系統(tǒng)，其中，所述存儲器在數(shù)字校準電路內(nèi)。
15.如權(quán)利要求13所述的包括集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器的系統(tǒng)，其中，所述存儲器在數(shù)字校準電路的外部。
16.如權(quán)利要求13所述的包括集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器的系統(tǒng)，其中，所述存儲器是用戶可存取的可編程存儲器。
17.一種可編程集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，包括數(shù)模轉(zhuǎn)換器；和數(shù)字校準電路，包括用于存儲所述數(shù)模轉(zhuǎn)換器(DAC)的預定偏移系數(shù)和增益系數(shù)的存儲器，和算術(shù)邏輯單元，該算術(shù)邏輯單元包括具有用于將DAC輸入與增益系數(shù)相乘的乘法電路，和用于將偏移系數(shù)與所述輸入信號相加的加法電路以調(diào)節(jié)所述DAC的增益和偏移的運算電路。
18.如權(quán)利要求17所述的集成可編程數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述運算電路包括用于在將DAC輸入與增益系數(shù)的乘積與偏移系數(shù)相加之前除該乘積的除法電路。
19.如權(quán)利要求17所述的集成可編程數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述運算電路包括用于在增益系數(shù)與DAC輸入相乘之前合并第二常量和增益系數(shù)的第二加法器。
20.如權(quán)利要求17所述的可編程集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述數(shù)字校準電路和DAC在同一個集成電路芯片上。
21.如權(quán)利要求18所述的可編程集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述存儲器在所述數(shù)字校準電路內(nèi)。
22.如權(quán)利要求18所述的可編程集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述存儲器在所述數(shù)字校準電路的外部。
23.如權(quán)利要求18所述的可編程集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述存儲器是一種用戶可存取的可編程存儲器。
24.一種包括集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器的可編程數(shù)字校準系統(tǒng)，包括數(shù)模轉(zhuǎn)換器(DAC)；響應該DAC的模擬信號電路；數(shù)字校準電路，包括用于存儲所述DAC的預定偏移系數(shù)和增益系數(shù)的存儲器，和算術(shù)邏輯單元，該算術(shù)邏輯單元包括具有用于將DAC輸入與增益系數(shù)相乘的乘法電路，和用于將偏移系數(shù)與所述輸入信號相加的加法電路以調(diào)節(jié)所述DAC和所述模擬信號電路的增益和偏移的運算電路。
25.如權(quán)利要求24所述的集成的可編程數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述運算電路包括用于在將DAC輸入與增益系數(shù)的乘積與偏移系數(shù)相加之前除所述乘積的除法電路。
26.如權(quán)利要求24所述的集成的可編程數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述運算電路包括用于在增益系數(shù)與DAC輸入相乘之前合并第二常量和增益系數(shù)的第二加法器。
27.如權(quán)利要求24所述的可編程集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述數(shù)字校準電路和DAC在同一個集成電路芯片上。
28.如權(quán)利要求24所述的可編程集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述存儲器在所述數(shù)字校準電路內(nèi)。
29.如權(quán)利要求24所述的可編程集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述存儲器在所述數(shù)字校準電路的外部。
30.如權(quán)利要求24所述的可編程集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述存儲器是用戶可存取的可編程存儲器。
31.一種可編程集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，包括數(shù)模轉(zhuǎn)換器(DAC)；和數(shù)字校準電路，包括用于存儲該DAC的預定零刻度和滿刻度系數(shù)的存儲器，和包含運算電路的算術(shù)邏輯單元，用于代數(shù)合并零刻度輸出和理想輸出并由最低有效位(LSB)值對其規(guī)格化以獲得零刻度系數(shù)，以及合并滿刻度輸出和理想輸出并由LSB值對其規(guī)格化以獲得滿刻度系數(shù)，并將這些系數(shù)應用于DAC的輸入信號以調(diào)節(jié)所述DAC的零刻度和滿刻度。
32.如權(quán)利要求31所述的可編程集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述數(shù)字校準電路和DAC在同一集成電路芯片上。
33.如權(quán)利要求32所述的可編程集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述存儲器在所述數(shù)字校準電路內(nèi)。
34.如權(quán)利要求32所述的可編程集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述存儲器在所述的數(shù)字校準電路之外。
35.如權(quán)利要求32所述的可編程集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述存儲器是用戶可存取的可編程存儲器。
36.一種包括集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器的可編程數(shù)字校準系統(tǒng)，包括數(shù)模轉(zhuǎn)換器(DAC)；響應于該DAC的模擬或混合信號電路；數(shù)字校準電路，包括用于存儲該DAC和模擬信號電路的預定零刻度和滿刻度系數(shù)的存儲器和算術(shù)邏輯單元，該算術(shù)邏輯單元包括一個運算電路，用于代數(shù)合并零刻度輸出和理想輸出并由最低有效位(LSB)值對其規(guī)格化以獲得零刻度系數(shù)，以及合并滿刻度輸出和理想輸出并由LSB值對其規(guī)格化以獲得滿刻度系數(shù)，并將這些系數(shù)應用于DAC輸入信號以調(diào)節(jié)DAC和模擬信號電路的零刻度和滿刻度偏移。
37.如權(quán)利要求36所述的可編程集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述數(shù)字校準電路和DAC在同一集成電路芯片上。
38.如權(quán)利要求37所述的可編程集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述存儲器在所述數(shù)字校準電路內(nèi)。
39.如權(quán)利要求37所述的可編程集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述存儲器在所述的數(shù)字校準電路之外。
40.如權(quán)利要求37所述的可編程集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述存儲器是用戶可存取的可編程存儲器。
41.一種集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，包括數(shù)模轉(zhuǎn)換器(DAC)；和數(shù)字校準電路，包括用于存儲所述數(shù)模轉(zhuǎn)換器轉(zhuǎn)移函數(shù)的端點誤差的預定補數(shù)的存儲器和算術(shù)邏輯單元，該算術(shù)邏輯單元用于將端點誤差的補數(shù)應用于該DAC輸入信號以補償所述DAC的端點誤差。
42.如權(quán)利要求41所述的集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述端點誤差的所述補數(shù)包括偏移誤差系數(shù)和增益誤差系數(shù)。
43.如權(quán)利要求42所述的集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述算術(shù)邏輯單元可包括運算電路，該運算電路具有用于將DAC的輸入與增益誤差系數(shù)相乘的乘法電路，和將偏移誤差系數(shù)與所述輸入信號相加的加法電路。
44.如權(quán)利要求41所述的集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述端點誤差的補數(shù)包括零刻度和滿刻度誤差系數(shù)。
45.如權(quán)利要求44所述的集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述算術(shù)單元包括運算電路，用于代數(shù)計數(shù)零刻度輸出和理想輸出并由最低有效位(LSB)值對其規(guī)格化以獲得零刻度誤差系數(shù)，以及并合滿刻度輸出和理想輸出并由LSB對其規(guī)格化以獲得滿刻度誤差系數(shù)，并將這些誤差系數(shù)應用于DAC的輸入信號。
46.如權(quán)利要求41所述的集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述數(shù)字校準電路和DAC在同一集成電路芯片上。
47.如權(quán)利要求46所述的集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述存儲器在所述數(shù)字校準電路內(nèi)。
48.如權(quán)利要求46所述的集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述存儲器在所述數(shù)字校準電路之外。
49.如權(quán)利要求46所述的集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述存儲器是用戶可存取的可編程存儲器。
50.一種數(shù)字校準系統(tǒng)，包括集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，包括數(shù)模轉(zhuǎn)換器(DAC)；響應于該DAC的模擬信號電路；以及數(shù)字校準電路，包括用于存儲所述DAC轉(zhuǎn)移函數(shù)的端點誤差的預定補數(shù)的存儲器和一個算術(shù)邏輯單元，該算術(shù)邏輯單元用于將端點誤差的補數(shù)應用于所述DAC的輸入信號以補償所述DAC和所述模擬信號電路的端點誤差。
51.如權(quán)利要求50所述的集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器的數(shù)字校準系統(tǒng)，其中，所述數(shù)字校準電路和DAC在同一集成電路芯片上。
52.如權(quán)利要求51所述的集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器的數(shù)字校準系統(tǒng)，其中，所述存儲器在所述數(shù)字校準電路內(nèi)。
53.如權(quán)利要求51所述的集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器的數(shù)字校準系統(tǒng)，其中，所述存儲器在所述數(shù)字校準電路之外。
54.如權(quán)利要求51所述的集成數(shù)字校準電路和數(shù)模轉(zhuǎn)換器的數(shù)字校準系統(tǒng)，其中，所述存儲器是用戶可存取的可編程存儲器。
55.一種集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，包括數(shù)模轉(zhuǎn)換器；和數(shù)字校準電路，包括用于存儲所述數(shù)模轉(zhuǎn)換器(DAC)的預定偏移誤差系數(shù)和增益誤差系數(shù)的存儲器和一個算術(shù)邏輯單元，該算術(shù)邏輯單元包括一個運算電路，該運算電路具有用于將所述DAC的輸入乘以增益誤差系數(shù)的乘法電路和將偏移誤差系數(shù)和輸入信號相加的加法電路，以補償所述DAC的增益和偏移誤差。
56.如權(quán)利要求55所述的集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中所述數(shù)字校準電路和DAC在同一集成電路芯片上。
57.如權(quán)利要求56所述的集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中所述存儲器在所述數(shù)字校準電路內(nèi)。
58.如權(quán)利要求55所述的集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中所述存儲器在所述數(shù)字校準電路之外。
59.如權(quán)利要求55所述的集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中所述存儲器是用戶可存取的可編程存儲器。
60.一種數(shù)字校準系統(tǒng)，包括集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，包括數(shù)模轉(zhuǎn)換器(DAC)；響應于該DAC的模擬信號電路；以及數(shù)字校準電路，包括用于存儲所述DAC和模擬信號電路的預定偏移誤差系數(shù)和增益誤差系數(shù)的存儲器和一個算術(shù)邏輯單元，該算術(shù)邏輯單元包括一個運算電路，該運算電路具有用于將所述DAC的輸入與增益誤差系數(shù)相乘的乘法電路和將偏移誤差系數(shù)和輸入信號相加的加法電路，以補償所述DAC和模擬信號電路的增益和偏移誤差。
61.如權(quán)利要求60所述的集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中所述數(shù)字校準電路和DAC在同一集成電路芯片上。
62.如權(quán)利要求61所述的集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中所述存儲器在所述數(shù)字校準電路內(nèi)。
63.如權(quán)利要求61所述的集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中所述存儲器在所述數(shù)字校準電路之外。
64.如權(quán)利要求61所述的集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中所述存儲器是用戶可存取的可編程存儲器。
65.一種集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，包括數(shù)模轉(zhuǎn)換器(DAC)；和數(shù)字校準電路，包括用于存儲該DAC的預定零刻度和滿刻度誤差系數(shù)的存儲器和一個算術(shù)邏輯單元，該算術(shù)邏輯單元包括一個運算電路，用于代數(shù)合并零刻度輸出和理想輸出并由最低有效位(LSB)值對其規(guī)格化以獲得零刻度誤差系數(shù)，以及并合滿刻度輸出和理想輸出并由LSB值對其規(guī)格化以獲得滿刻度誤差系數(shù)，并將這些系數(shù)應用于DAC的輸入信號以補償所述DAC的零刻度和滿刻度誤差。
66.如權(quán)利要求65所述的集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述數(shù)字校準電路和DAC在同一集成電路芯片上。
67.如權(quán)利要求66所述的集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述存儲器在所述數(shù)字校準電路內(nèi)。
68.如權(quán)利要求66所述的集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述存儲器在所述數(shù)字校準電路之外。
69.如權(quán)利要求66所述的集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述存儲器是用戶可存取的可編程存儲器。
70.一種包括集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器的數(shù)字校準系統(tǒng)，包括數(shù)模轉(zhuǎn)換器(DAC)；響應于所述DAC的模擬或混合信號電路；以及數(shù)字校準電路，包括用于存儲所述DAC和模擬信號電路的預定零刻度和滿刻度誤差系數(shù)的存儲器和一個算術(shù)邏輯單元，該單元包括一個運算電路，用于代數(shù)合并零刻度輸出和理想輸出并由最低有效位(LSB)值對其規(guī)格化以獲得零刻度誤差系數(shù)，以及合并滿刻度輸出和理想輸出并由LSB對其規(guī)格化以獲得滿刻度誤差系數(shù)，并將這些系數(shù)應用于DAC的輸入信號以補償該DAC和模擬信號電路的零刻度和滿刻度偏移誤差。
71.如權(quán)利要求70所述的集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述數(shù)字校準電路和DAC在同一集成電路芯片上。
72.如權(quán)利要求71所述的集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述存儲器在所述數(shù)字校準電路內(nèi)。
73.如權(quán)利要求71所述的集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中，所述存儲器在所述數(shù)字校準電路之外。
74.如權(quán)利要求71所述的集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，其中所述存儲器是用戶可存取的可編程存儲器。
全文摘要
一種集成的數(shù)字校準電路和數(shù)模轉(zhuǎn)換器，包括數(shù)模轉(zhuǎn)換器(DAC)和數(shù)字校準電路，該數(shù)字校準電路包括用于存儲該數(shù)模轉(zhuǎn)換器轉(zhuǎn)移函數(shù)的預定端點系數(shù)的存儲器；和用于將端點系數(shù)應用于DAC的輸入信號以調(diào)節(jié)DAC和/或模擬信號鏈的端點的算術(shù)邏輯單元。
文檔編號H03M1/10GK1703831SQ03825221
公開日2005年11月30日 申請日期2003年8月7日 優(yōu)先權(quán)日2002年9月26日
發(fā)明者丹尼斯·A·登普西, 托馬斯·G·奧德懷爾, 阿蘭·沃爾施, 圖德·維尼雷亞努, 奧里沃·詹姆斯·布雷南 申請人:阿納洛格裝置公司