專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及半導(dǎo)體集成電路，詳細(xì)地說，涉及具有升壓電源電路或降壓電源電路等內(nèi)部電源電路的半導(dǎo)體集成電路。
背景技術(shù)：
在半導(dǎo)體集成電路中，一般從外部電源電壓Vdd生成升壓電壓Vpp或降壓電壓Vii來提供給內(nèi)部電路。例如，在半導(dǎo)體存儲(chǔ)裝置中，升壓電壓Vpp用于驅(qū)動(dòng)字線等，降壓電壓Vii在存儲(chǔ)器核心電路及其外圍電路中被用作電源電壓。為生成升壓電壓或降壓電壓，就要使用升壓電壓生成電路或降壓電壓生成電路等電源電路。
升壓電壓生成電路包括檢測電路和泵電路，若檢查電路檢測到升壓電壓下降，則響應(yīng)于此，泵電路驅(qū)動(dòng)，從而對(duì)升壓電壓進(jìn)行升壓。圖1是示出檢測電路結(jié)構(gòu)的一個(gè)例子的電路圖。
圖1的檢測電路包括NMOS晶體管11至13、PMOS晶體管14和15、電阻16和17、以及反相器18。電阻16和17構(gòu)成分壓器，對(duì)升壓電源Vpp進(jìn)行分壓。NMOS晶體管11至13以及PMOS晶體管14和15構(gòu)成差動(dòng)放大器，從而將對(duì)升壓電源Vpp進(jìn)行分壓而得的電壓值與基準(zhǔn)電壓Vref之差所對(duì)應(yīng)的電壓提供給反相器18。反相器18的輸出pump_on被提供給泵電路。若升壓電壓Vpp下降，則對(duì)升壓電壓Vpp進(jìn)行分壓而得的電壓值就會(huì)小于基準(zhǔn)電壓Vref，從而反相器18的輸入變?yōu)長OW(低)。由此輸出pump_on變?yōu)镠IGH(高)，因而，響應(yīng)于此，泵電路驅(qū)動(dòng)，從而對(duì)升壓電壓進(jìn)行升壓。
圖2是升壓電壓Vpp的變化示意圖。如圖2所示，在半導(dǎo)體集成電路待機(jī)時(shí)，升壓電壓Vpp由于內(nèi)部電路中的漏電流而慢慢下降(圖2所示的泵關(guān)閉期間)。如升壓電壓Vpp下降到預(yù)定值，則泵電路被驅(qū)動(dòng)，從而升壓電壓上升。若升壓電壓Vpp上升到預(yù)定值，則泵電路的操作被停止。在圖2中，將泵電路的操作期間表示為泵開啟。通過以上的操作，升壓電壓Vpp被保持在恒定的電位上。
在圖1中，流經(jīng)NMOS晶體管11的偏流Ib1被設(shè)定為泵電路處于驅(qū)動(dòng)狀態(tài)(圖2的泵關(guān)閉的期間)時(shí)所需的操作速度對(duì)應(yīng)的電流值。若偏流Ib1大，則圖1的差動(dòng)放大器的操作速度就快，從而能夠響應(yīng)于升壓電壓Vpp的急速變化來進(jìn)行電位檢測。若偏流Ib1的量不足，則圖2的泵開啟期間內(nèi)的操作速度不夠快，電壓檢測滯后，從而會(huì)導(dǎo)致急劇上升的升壓電壓Vpp變?yōu)槌^了預(yù)定值的過剩電壓值。因而，需要將偏流Ib1設(shè)定為與泵電路驅(qū)動(dòng)時(shí)所需的操作速度相應(yīng)的電流值。
但是，如果配合泵電路驅(qū)動(dòng)時(shí)來設(shè)定偏流Ib1，則在泵關(guān)閉時(shí)由于偏流Ib1而會(huì)導(dǎo)致多余的電流消耗。即，在泵關(guān)閉時(shí)，盡管升壓電壓Vpp的變化緩慢，不需要快的響應(yīng)速度，但仍會(huì)有大的偏流Ib1流過。
鑒于以上的情況，就需要提供一種可削減待機(jī)時(shí)升壓電壓生成電路中的電流消耗的結(jié)構(gòu)。
此外，在降壓電壓生成電路中也會(huì)有多余的電流被消耗。圖3是降壓電壓生成電路外圍示意圖。圖3示出了斷電控制電路21、VGI生成電路22、NMOS晶體管23和24、以及斷電控制板(pad)25。這里，生成降壓電壓的電路部分是NMOS晶體管24。向NMOS晶體管24的柵極施加預(yù)定的柵極電壓Vgi，漏極端與電源電壓Vdd連接，并由源極端提供內(nèi)部降壓電位Vii。若由于內(nèi)部電路中的電流消耗而降壓電位Vii下降，則柵極電位Vgi與源極電位(降壓電位Vii)之差變大，從而流經(jīng)NMOS晶體管24的電流增大。由此，降壓電位Vii上升。這樣，降壓電位Vii被控制在由柵極電位Vgi確定的恒定電位上。
在圖3的結(jié)構(gòu)中，當(dāng)斷電時(shí)，斷電控制板25斷言(assert)來自外部的信號(hào)，從而斷電控制電路21的輸出信號(hào)PD變?yōu)镠IGH。由此NMOS晶體管23導(dǎo)通，VGI生成電路22的輸出變?yōu)長OW(接地電位VSS)，NMOS晶體管24成為非導(dǎo)通。這樣，在斷電時(shí)停止向內(nèi)部電路供應(yīng)內(nèi)部降壓電壓Vii(例如專利文獻(xiàn)1)。
根據(jù)半導(dǎo)體集成電路的類型，有時(shí)希望將內(nèi)部降壓電壓Vii的電位設(shè)定為比通常稍高的電壓。在這種情況下，由于提高柵極電位Vgi是有界限的，所以通常的做法是使用閾值電壓小的NMOS晶體管24。但是若使用閾值電壓小的NMOS晶體管24，則即使進(jìn)入斷電模式，柵極電位Vgi變?yōu)長OW，NMOS晶體管24也不會(huì)完全關(guān)斷(OFF)，從而多少會(huì)有電流繼續(xù)流過。由此導(dǎo)致斷電時(shí)的消耗電流變大。
鑒于以上的情況，就需要提供一種可削減待機(jī)時(shí)降壓電壓生成電路中的電流消耗的結(jié)構(gòu)。
專利文獻(xiàn)1日本專利文獻(xiàn)特開2002-373026發(fā)明內(nèi)容本發(fā)明一般的目的是解決上述相關(guān)技術(shù)的一個(gè)或多個(gè)問題。
此外，本發(fā)明的第一具體目的是削減待機(jī)時(shí)升壓電壓生成電路中的電流消耗。
為了解決上述目的，根據(jù)本發(fā)明的半導(dǎo)體集成電路的特征在于包括泵電路，通過對(duì)外部電源電壓進(jìn)行升壓來生成升壓電壓；檢測電路，檢測由所述泵電路生成的所述升壓電壓，從而控制所述泵電路的驅(qū)動(dòng)、非驅(qū)動(dòng)；其中所述檢測電路包括差動(dòng)放大器，比較所述升壓電位和基準(zhǔn)電位；電流控制電路，根據(jù)所述泵電路的驅(qū)動(dòng)、非驅(qū)動(dòng)來控制流經(jīng)所述差動(dòng)放大器的偏流量。
根據(jù)上述半導(dǎo)體存儲(chǔ)裝置，在泵電路驅(qū)動(dòng)的期間可通過增大偏流來確保足夠的響應(yīng)速度，而在泵電路不驅(qū)動(dòng)的期間可通過減小偏流來削減無用的電流消耗。從而，可削減待機(jī)時(shí)升壓電壓生成電路中的電流消耗。
此外，本發(fā)明的第二具體目的是削減待機(jī)時(shí)降壓電壓生成電路中的電流消耗。
為了解決上述目的，根據(jù)本發(fā)明的半導(dǎo)體集成電路的特征在于包括電壓生成電路，生成預(yù)定的電壓；NMOS晶體管，在柵極端接受由所述電壓生成電路輸出的所述預(yù)定的電壓，在漏極端接受外部電源電壓，并根據(jù)所述預(yù)定的電壓對(duì)所述外部電源電壓進(jìn)行降壓，從而在源極端生成降壓電壓；以及PMOS晶體管，被設(shè)置在所述NMOS晶體管的所述漏極端和所述外部電源電壓之間，并在柵極端接受用于指示斷電模式的斷電信號(hào)。
根據(jù)上述半導(dǎo)體集成電路，在斷電時(shí)可通過使PMOS晶體管成非導(dǎo)通狀態(tài)來減少相對(duì)于內(nèi)部降壓電位所流動(dòng)的電流。由此，即使NMOS晶體管在斷電時(shí)不完全成為非導(dǎo)通，也能夠削減斷電時(shí)從降壓電位生成電路流出的消耗電流。


圖1是示出檢測電路結(jié)構(gòu)的一個(gè)例子的電路圖；圖2是升壓電壓的變化示意圖；圖3是降壓電壓生成電路外圍示意圖；圖4是作為應(yīng)用本發(fā)明的半導(dǎo)體集成電路的一個(gè)例子示出半導(dǎo)體存儲(chǔ)裝置的一般結(jié)構(gòu)的框圖；圖5是示出Vpp生成電路的結(jié)構(gòu)的框圖；圖6是示出根據(jù)本發(fā)明的檢測電路結(jié)構(gòu)的一個(gè)例子的電路圖；圖7是示出檢測電路的另一實(shí)施例的結(jié)構(gòu)的電路圖；圖8是示出檢測電路的再一實(shí)施例的結(jié)構(gòu)的電路圖；圖9是示出泵電路的電路結(jié)構(gòu)的一個(gè)例子的電路圖；圖10是示出本發(fā)明Vii生成電路的電路結(jié)構(gòu)的一個(gè)例子的電路圖；圖11是示出本發(fā)明Vii生成電路的電路結(jié)構(gòu)的另一例子的電路圖；圖12是示出本發(fā)明Vii生成電路的電路結(jié)構(gòu)的再一例子的電路圖；圖13是示出VGI生成電路的電路結(jié)構(gòu)的電路圖。
具體實(shí)施例方式
下面參照附圖來詳細(xì)說明本發(fā)明的實(shí)施例。
圖4是作為應(yīng)用本發(fā)明的半導(dǎo)體集成電路的一個(gè)例子示出半導(dǎo)體存儲(chǔ)裝置的一般結(jié)構(gòu)的框圖。
圖4的半導(dǎo)體存儲(chǔ)裝置包括電源電路31、外圍電路32、存儲(chǔ)器核心電路33、以及內(nèi)部電源線34。電源電路31包括生成升壓電位的Vpp生成電路35和生成降壓電位的Vii生成電路36。由Vpp生成電路35生成的升壓電位Vpp和由Vii生成電路36生成的降壓電位Vii經(jīng)由各自的內(nèi)部電源線34而被提供到外圍電路32和存儲(chǔ)器核心電路32中。半導(dǎo)體存儲(chǔ)裝置中有進(jìn)行數(shù)據(jù)輸入輸出的激活模式、雖然不進(jìn)行數(shù)據(jù)的輸入輸出但處于保持?jǐn)?shù)據(jù)的狀態(tài)的待機(jī)模式、以及處于不保持?jǐn)?shù)據(jù)的狀態(tài)的斷電模式。
圖5是示出Vpp生成電路35的結(jié)構(gòu)的框圖。
圖5的Vpp生成電路35包括檢測電路41和泵電路42。當(dāng)檢測電路檢測到升壓電壓Vpp下降時(shí)，響應(yīng)于此，泵電路42驅(qū)動(dòng)從而對(duì)升壓電壓Vpp進(jìn)行升壓。
圖6示出根據(jù)本發(fā)明的檢測電路結(jié)構(gòu)的一個(gè)例子的電路圖。
圖6的檢測電路41包括NMOS晶體管51至53、PMOS晶體管54和55、電阻56和57、反相器58、以及NMOS晶體管61和62。電阻56和57構(gòu)成分壓器，從而對(duì)升壓電壓Vpp進(jìn)行分壓。NMOS晶體管51至53以及PMOS晶體管54和55構(gòu)成差動(dòng)放大器，從而向反相器58提供下述電壓，所述電壓對(duì)應(yīng)于對(duì)升壓電源Vpp進(jìn)行分壓而得的電壓值與基準(zhǔn)電壓Vref之差。反相器58的輸出pump_on被提供給泵電路42。若升壓電壓Vpp下降，則對(duì)升壓電壓Vpp進(jìn)行分壓而得的電壓值就會(huì)小于基準(zhǔn)電壓Vref，從而反相器58的輸入變?yōu)長OW。由此輸出pump_on變?yōu)镠IGH，響應(yīng)于此泵電路42驅(qū)動(dòng)，從而對(duì)升壓電壓進(jìn)行升壓。
在根據(jù)本發(fā)明的檢測電路41中設(shè)置有NMOS晶體管61和62。反相器58的輸出pump_on被施加給NMOS晶體管62的柵極端。從而，NMOS晶體管62在泵電路42驅(qū)動(dòng)的期間處于導(dǎo)通狀態(tài)。
若流經(jīng)NMOS晶體管51的電流Ib1和流經(jīng)NMOS晶體管62的電流Ib2之和大，則圖6的差動(dòng)放大器的響應(yīng)速度變快，從而可響應(yīng)于升壓電壓Vpp的急劇的變化來檢測電位。在本發(fā)明中，在泵電路42驅(qū)動(dòng)的期間(圖2的泵開啟期間)通過增大偏流Ib1+Ib2的總量來保證足夠的響應(yīng)速度，而在泵電路42不驅(qū)動(dòng)的期間(圖2的泵關(guān)閉期間)通過減小所述總量來削減無用的電流消耗。由此，可削減半導(dǎo)體存儲(chǔ)裝置待機(jī)時(shí)的消耗電流。
此外，NMOS晶體管61通過向NMOS晶體管51施加的柵極電壓Vbias而驅(qū)動(dòng)，從而與NMOS晶體管51同樣地起電流源的作用。由于NMOS晶體管62僅作為簡單導(dǎo)通或關(guān)斷的開關(guān)而起作用，所以，僅使用NMOS晶體管62會(huì)導(dǎo)致差動(dòng)放大器上有過大的電流流過。從而，通過起電流源作用的NMOS晶體管61來調(diào)節(jié)電流Ib2的電流量。
圖7是示出檢測電路的另一實(shí)施例的結(jié)構(gòu)的電路圖。在圖7中，與圖6相同的結(jié)構(gòu)要素標(biāo)注相同的標(biāo)號(hào)，并省略其說明。
圖7的檢測電路41A中，NMOS晶體管51的柵極電位和NMOS晶體管61的柵極電位被設(shè)定為各自獨(dú)立的電位Vbias1和Vbias2。其他的結(jié)構(gòu)與圖6的檢測電路41相同。在圖6的結(jié)構(gòu)中，若使NMOS晶體管51和61具有相同的特性，則電流Ib1和電流Ib2分別是相同的電流量。與此相對(duì)，若根據(jù)圖7的結(jié)構(gòu)，則能夠?qū)㈦娏鱅b1和電流Ib2設(shè)定為分別不同的電流量。
圖8是示出檢測電路的再一實(shí)施例的結(jié)構(gòu)的電路圖。在圖8中，與圖6相同的結(jié)構(gòu)要素標(biāo)注相同的標(biāo)號(hào)，并省略其說明。
圖8的檢測電路41B中，刪掉了圖6的NMOS晶體管61。其他的結(jié)構(gòu)與圖6的檢測電路41相同。如上所述，在圖6的結(jié)構(gòu)中，NMOS晶體管62僅作為簡單導(dǎo)通或關(guān)斷的開關(guān)而起作用，因此設(shè)置起電流源作用的NMOS晶體管61來調(diào)節(jié)電流Ib2的電流量。在圖8的結(jié)構(gòu)中刪掉起電流源作用的NMOS晶體管61，而僅通過NMOS晶體管62來調(diào)節(jié)電流量。即，在NMOS晶體管62導(dǎo)通的狀態(tài)下流經(jīng)NMOS晶體管62的電流量由NMOS晶體管62的柵極-源極間電壓來確定。例如可通過調(diào)節(jié)NMOS晶體管的溝道大小來將此情況下的電流量調(diào)節(jié)到適當(dāng)?shù)闹瞪稀D6、7、8中使用的檢測電路的電流量的調(diào)節(jié)方法也可以用在負(fù)電位電源的電壓檢查中。
圖9是示出泵電路42的電路結(jié)構(gòu)的一個(gè)例子的電路圖。
圖9的泵電路42包括NAND電路71、反相器72和73、電容器74、NMOS晶體管75和76。若來自檢測電路41的信號(hào)pump_on變?yōu)镠IGH，則由NAND電路71以及反相器72和73構(gòu)成的環(huán)形振蕩器振蕩。環(huán)形振蕩器振蕩的各周期的電壓變動(dòng)通過電容器74的電容耦合而被傳播到NMOS晶體管75和76一側(cè)。通過所述振蕩的各周期的電壓變動(dòng)，從電源電壓Vdd所提供的電荷以累積的方式被儲(chǔ)存，從而生成比電源電壓Vdd高的升壓電位Vpp。
圖10是示出本發(fā)明Vii生成電路36的電路結(jié)構(gòu)的一個(gè)例子的電路圖。
圖10的Vii生成電路36包括斷電控制電路81、VGI生成電路82、NMOS晶體管83和84、斷電控制板25、以及NMOS晶體管86。這里，生成降壓電壓的電路部分是NMOS晶體管84。在NMOS晶體管84的柵極上施加預(yù)定的柵極電壓Vgi，漏極端經(jīng)PMOS晶體管86連在電源電壓Vdd上，由源極端提供內(nèi)部降壓電位Vii。若由于內(nèi)部電路中的電流消耗而降壓電位Vii下降，則柵極電位Vgi和源極電位(降壓電位Vii)之差變大，從而流經(jīng)NMOS晶體管84的電流增大。由此降壓電位Vii上升。這樣，降壓電位Vii被控制在由柵極電位Vgi確定的恒定電位上。
斷電時(shí)，斷電控制板85斷言來自外部的信號(hào)，從而斷電控制電路81的輸出信號(hào)PD變?yōu)镠IGH。由此NMOS晶體管83導(dǎo)通，VGI生成電路82的輸出變?yōu)長OW(接地電位VSS)，并且NMOS晶體管84變?yōu)榉菍?dǎo)通。這樣，在斷電時(shí)，停止向內(nèi)部電路供應(yīng)內(nèi)部降壓電壓Vii。
在圖10的結(jié)構(gòu)中，為了將內(nèi)部降壓電壓Vii的電位設(shè)定為比通常稍高的電壓，使用低閾值電壓的NMOS晶體管并將源極電位連接到基板電位上，從而消除反饋偏壓效應(yīng)，由此來減小NMOS晶體管84的閾值電壓。
在本發(fā)明中，還設(shè)置PMOS晶體管86，并向其柵極端施加在斷電時(shí)變?yōu)镠IGH的斷電控制電路81的輸出信號(hào)PD。因此在斷電時(shí)，PMOS晶體管86成非導(dǎo)通狀態(tài)，從而減少了相對(duì)于內(nèi)部降壓電位Vii所流過的電流。由此，即使NMOS晶體管84在斷電模式下不完全成為非導(dǎo)通，也能夠削減斷電時(shí)從Vii生成電路36流出的消耗電流。
圖11是示出本發(fā)明Vii生成電路的電路結(jié)構(gòu)的另一例子的電路圖。在圖11中，與圖10相同的結(jié)構(gòu)要素標(biāo)注相同的標(biāo)號(hào)，并省略其說明。
在圖11的Vii生成電路36A中，代替圖10的低閾值電壓的NMOS晶體管84，設(shè)置了普通閾值電壓的NMOS晶體管84A。其他的結(jié)構(gòu)與圖10的結(jié)構(gòu)相同。在圖11的結(jié)構(gòu)中也能夠削減斷電時(shí)從Vii生成電路36A流出的消耗電流。
圖12是示出本發(fā)明Vii生成電路的電路結(jié)構(gòu)的再一例子的電路圖。在圖12中，與圖10相同的結(jié)構(gòu)要素標(biāo)注相同的標(biāo)號(hào)，并省略其說明。
在圖12的Vii生成電路36B中，代替圖10的NMOS晶體管84，設(shè)置了多個(gè)NMOS晶體管84-1、84-2、…，此外代替圖10的PMOS晶體管86，設(shè)置了多個(gè)PMOS晶體管86-1、86-2、…。這些多個(gè)NMOS晶體管84-1、84-2、…以及多個(gè)PMOS晶體管86-1、86-2、…被分散配置在半導(dǎo)體存儲(chǔ)裝置內(nèi)的不同位置上，從而在半導(dǎo)體存儲(chǔ)裝置內(nèi)各自配置的部位提供內(nèi)部降壓電壓Vii。其他的操作與圖10相同。
圖13是示出VGI生成電路82的電路結(jié)構(gòu)的電路圖。
VGI生成電路82包括NMOS晶體管101至104、PMOS晶體管105至108、電阻109和110、以及反相器111。由NMOS晶體管101至104以及PMOS晶體管106和107構(gòu)成差動(dòng)放大器，由電阻109和110構(gòu)成分壓器。用分壓器對(duì)輸出信號(hào)Vgi進(jìn)行分壓，由差動(dòng)放大器將分壓后的電壓與基準(zhǔn)電位Vref進(jìn)行比較。利用與分壓后的電壓和基準(zhǔn)電位Vref之差相對(duì)應(yīng)的電壓來驅(qū)動(dòng)PMOS晶體管108，從而生成輸出信號(hào)Vgi。這樣，VGI生成電路82通過反饋控制將輸出信號(hào)Vgi調(diào)節(jié)到所期望的電壓值。
斷電時(shí)，斷電信號(hào)PD變?yōu)镠IGH，反相器111的輸出變?yōu)長OW。由此NMOS晶體管102成非導(dǎo)通，從而差動(dòng)放大器的操作停止。此時(shí)，VGI生成電路82的輸出信號(hào)Vgi通過用于鉗位的NMOS晶體管83而被鉗位在接地電位上。
以上基于實(shí)施例對(duì)本發(fā)明進(jìn)行了說明，但本發(fā)明不限于上述實(shí)施例，可在權(quán)利要求書記載的范圍內(nèi)進(jìn)行各種變形。
權(quán)利要求
1.一種半導(dǎo)體集成電路，其特征在于包括泵電路，通過對(duì)外部電源電壓進(jìn)行升壓來生成升壓電壓；和檢測電路，檢測由所述泵電路生成的所述升壓電壓，從而控制所述泵電路的驅(qū)動(dòng)、非驅(qū)動(dòng)；其中所述檢測電路包括差動(dòng)放大器，比較所述升壓電位和基準(zhǔn)電位；和電流控制電路，根據(jù)所述泵電路的驅(qū)動(dòng)、非驅(qū)動(dòng)來控制流經(jīng)所述差動(dòng)放大器的偏流的量。
2.如權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，所述電路控制電路包括第一晶體管，總是處于導(dǎo)通狀態(tài)；和第二晶體管，響應(yīng)于控制所述泵電路的驅(qū)動(dòng)、非驅(qū)動(dòng)的信號(hào)來控制其導(dǎo)通、非導(dǎo)通；將流經(jīng)所述第一晶體的電流和流經(jīng)所述第二晶體管的電流之總和作為所述所述偏流。
3.如權(quán)利要求2所述的半導(dǎo)體集成電路，其特征在于，所述電流控制電路還包括與所述第二晶體管串聯(lián)連接的第三晶體管，并且向所述第一晶體管和所述第三晶體管提供相同的柵極電壓。
4.如權(quán)利要求2所述的半導(dǎo)體集成電路，其特征在于，所述電流控制電路還包括與所述第二晶體管串聯(lián)連接的第三晶體管，并且向所述第一晶體管和所述第三晶體管提供分別不同的柵極電壓。
5.如權(quán)利要求2所述的半導(dǎo)體集成電路，其特征在于，在所述電流控制電路的所述第二晶體管導(dǎo)通的狀態(tài)下流經(jīng)所述第二晶體管的電流量由所述第二晶體管的柵極-源極間電壓確定。
6.一種半導(dǎo)體集成電路，其特征在于包括電壓生成電路，生成預(yù)定的電壓；NMOS晶體管，在柵極端接受由所述電壓生成電路輸出的所述預(yù)定的電壓，在漏極端接受外部電源電壓，并根據(jù)所述預(yù)定的電壓對(duì)所述外部電源電壓進(jìn)行降壓，從而在源極端生成降壓電壓；以及PMOS晶體管，被設(shè)置在所述NMOS晶體管的所述漏極端和所述外部電源電壓之間，并在柵極端接受用于指示斷電模式的斷電信號(hào)。
7.如權(quán)利要求6所述的半導(dǎo)體集成電路，其特征在于，所述NMOS晶體管的所述源極端連接在基板電位上。
8.如權(quán)利要求6所述的半導(dǎo)體集成電路，其特征在于，還包括下述電路，該電路根據(jù)基于所述斷電信號(hào)的所述斷電模式的指示來將所述NMOS晶體管的所述柵極端鉗位在接地電壓上。
9.如權(quán)利要求6所述的半導(dǎo)體集成電路，其特征在于，還包括斷電控制電路，該斷電控制電路響應(yīng)于來自外部的信號(hào)而生成用于指示所述斷電模式的所述斷電信號(hào)。
10.如權(quán)利要求6所述的半導(dǎo)體集成電路，其特征在于，包括多個(gè)所述NMOS晶體管和所述PMOS晶體管對(duì)，并且所述多個(gè)對(duì)被配置在芯片內(nèi)離散的位置上。
全文摘要
本發(fā)明的目的是在半導(dǎo)體集成電流中削減待機(jī)時(shí)升壓電壓生成電路中的電流消耗。根據(jù)本發(fā)明的半導(dǎo)體集成電路的特征是包括泵電路，通過對(duì)外部電源電壓進(jìn)行升壓來生成升壓電壓；檢測電路，檢測由泵電路生成的升壓電壓，從而控制泵電路的驅(qū)動(dòng)、非驅(qū)動(dòng)；其中檢測電路包括差動(dòng)放大器，比較升壓電位和基準(zhǔn)電位；電流控制電路，根據(jù)泵電路的驅(qū)動(dòng)、非驅(qū)動(dòng)來控制流經(jīng)差動(dòng)放大器的偏流量。
文檔編號(hào)H03K4/02GK1703779SQ0382543
公開日2005年11月30日 申請日期2003年6月27日 優(yōu)先權(quán)日2003年6月27日
發(fā)明者竹內(nèi)淳 申請人:富士通株式會(huì)社