專利名稱：浮置i/o電壓源電壓集成電路中的有源泄漏電流的方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于集成電路(IC)的輸入/輸出(I/O)電路，特別涉及適用于在I/O電壓浮置期間在I/O引腳和電壓源之間提供充足的電流通路并保證在I/O引腳上的已知狀態(tài)的IC的I/O電路。
許多IC具有供給了I/O電壓VI/O的I/O接口電路和引腳，同時將芯片電壓Vcore提供給它所接口的芯片邏輯。當(dāng)將該IC用于某些應(yīng)用中時，IC的引腳必須能在I/O電壓浮置期間泄漏特定量的電流。也是在這期間，最好引腳可具有所需的已知狀態(tài)。因為引腳的驅(qū)動和保護電路是由I/O電壓所控制的，不能保證這些電路會在I/O電壓浮置期間在I/O引腳和電壓源之間提供充足的電流通路。
因此，最好有一種能在I/O電壓浮置期間為IC的I/O引腳提供足夠的電流通路和已知狀態(tài)。

發(fā)明內(nèi)容
在本發(fā)明的一個方面，提供了集成電路。該集成電路具有I/O引腳和至少一個耦合在I/O引腳和電壓源之間的I/O晶體管。在I/O電壓可能浮置的期間里，與I/O晶體管的柵極相連接的組合電路使晶體管導(dǎo)通。導(dǎo)通的I/O晶體管將引腳拉至已知狀態(tài)并提供引腳和電壓源之間提供電流通路。
在一特定的實施例中，組合電路具有與集成電路的輸出信號耦合的第一輸入和與使能信號耦合的第二輸入。輸出信號和使能信號的特定狀態(tài)使組合電路輸出一個導(dǎo)通I/O晶體管的信號。
本發(fā)明的另一個方面是提供將I/O引腳拉向已知狀態(tài)并在I/O電壓可能浮置期間在引腳和電壓源之間提供電流通路。提供至少一個耦合在I/O引腳和電壓源之間的I/O晶體管。還提供與I/O晶體管相連的組合電路及一個使能信號，使組合電路在第一狀態(tài)響應(yīng)使能信號導(dǎo)通晶體管。I/O電壓可能浮置的期間內(nèi)使能信號可切換至第一狀態(tài)。


圖1示出根據(jù)本發(fā)明的具有輔助電路的IC引腳。
具體實施例方式
圖1示出根據(jù)本發(fā)明的具有輔助電路102的IC引腳100。輔助電路102在I/O電壓浮置期間為IC的I/O引腳提供足夠的電流通路和已知狀態(tài)。該周期通常出現(xiàn)在例如初始化、復(fù)位、或從截止I/O電壓的節(jié)電模式中恢復(fù)的時間過程中。
通常，IC引腳100具有與之相關(guān)聯(lián)的輸出電路108，該電路可以將輸出信號從芯片邏輯(未示出)耦合至引腳100。輸出線101輸出來自芯片邏輯的輸出信號。輸出電路108包括由兩個串聯(lián)的反相器109和111形成的電平轉(zhuǎn)移電路，以將輸出信號從芯片電壓范圍轉(zhuǎn)移至I/O電壓范圍。例如，I/O電壓為3.3V，而芯片電壓為1.8V。IC引腳還可以具有與之相關(guān)聯(lián)的輸入電路106，用于通過輸入線103將輸入信號從引腳100傳送至芯片邏輯。相似地，輸入電路106包括由兩個串聯(lián)的反相器105和107形成的電平轉(zhuǎn)移電路，以將輸入信號從I/O電壓范圍轉(zhuǎn)移至芯片電壓范圍。保護電路104也可以與引腳100相關(guān)聯(lián)，以免遭受靜電放電(ESD)，并由I/O電壓供電。
如上所述，IC引腳100還包括與之相關(guān)聯(lián)的輔助電路102，以在I/O電壓浮置期間為引腳100提供足夠的電流通路和已知狀態(tài)。電路102包括一個或多個可由組合電路110控制的I/O晶體管112。在所示實施例中，I/O晶體管112為下拉晶體管。組合電路110由芯片電壓供電并在I/O電壓可能浮置期間可指定I/O晶體管112導(dǎo)通。組合電路110可以置于芯片區(qū)范圍或集成在引腳100中。
晶體管112包括兩個串聯(lián)的n溝道晶體管122和124，其中晶體管122的漏極與晶體管124的源極相連。晶體管122的源極與引腳100相連。晶體管124的漏極與例如接地的電壓Vss相連。晶體管122和124的柵極平行地連至組合電路110的輸出121。所示的實施例中使用了兩個晶體管以提供共發(fā)共基放大器結(jié)構(gòu)，然而，也可以使用一個或多個串聯(lián)的晶體管。導(dǎo)通晶體管112可提供從引腳100至地面的電流通路并將引腳100拉至低電平狀態(tài)(即，將引腳100置于一已知狀態(tài))。
組合電路110包括由p溝道晶體管116和n溝道晶體管118串聯(lián)連接而形成的反相器，其中它們的源極連接在一起形成輸出節(jié)點121。它們的輸入柵極與使能信號nOE并聯(lián)。n溝道晶體管118的漏極連接至Vss。p溝道晶體管116的漏極與p溝道截止晶體管114的源極相連。截止晶體管114的漏極與電位VDD(即，芯片電壓Vcore)相連。另外，p溝道下拉晶體管120的源極與輸出節(jié)點121相連，而其漏極與電位Vss相連。截止晶體管114和下拉晶體管120的柵極并聯(lián)至來自芯片邏輯的輸出信號A。
輸出信號A和使能信號nOE的特定狀態(tài)使組合電路110輸出一個信號使晶體管112導(dǎo)通，從而將引腳110拉至已知狀態(tài)并提供一個在引腳和源電壓之間電流通路。在I/O電壓可能浮置期間，例如在復(fù)位或初始化時，芯片邏輯的輸出A將會被驅(qū)動至低電平。在輸出A上的低電平狀態(tài)使p溝道晶體管114導(dǎo)通，p溝道晶體管116的漏極與VDD相連。在輸出A上的低電平狀態(tài)還使n溝道晶體管120截止，斷開輸出節(jié)點121與VSS的連接。這時，nOE被驅(qū)動至低電平。這使輸出節(jié)點121到達高電平，導(dǎo)通晶體管112，從而為引腳100提供足夠的電流通路和已知狀態(tài)。
當(dāng)輸出信號A不是低電平時(即，高電平)，晶體管114截止，使晶體管116的漏極與VDD斷開，從而截止由晶體管116和118所形成的反相器。此時，晶體管120導(dǎo)通，將輸出121拉到低電平，從而使晶體管112外于截止?fàn)顟B(tài)。同樣，當(dāng)I/O電壓不大可能浮置時，驅(qū)動nOE至高電平。這使輸出121變成低電平，從而晶體管112處于截止?fàn)顟B(tài)。因此，即使當(dāng)/O電壓不浮置期間輸出A為低電平時，晶體管112截止。
雖然參照本發(fā)明的幾個較佳實施例示出和描述了本發(fā)明，但可以對其形式和細節(jié)做出各種改變、省略、添加而不偏離本發(fā)明的精神和范圍。例如，雖然本發(fā)明主要是以具有形成脫離芯片系統(tǒng)接口的I/O引腳的IC來進行說明的，但本發(fā)明不限于此。相反，可以將根據(jù)本發(fā)明的I/O電路也可以是集成在單個IC上的幾個子系統(tǒng)之間的接口，而不是脫離芯片部分和芯片邏輯之間的接口。因此，術(shù)語I/O引腳應(yīng)被理解成通常包括I/O電路的接口點，即使其中并沒有確定“引腳”。
權(quán)利要求
1.一種集成電路，其特征在于，包括I/O引腳；至少一個耦合在I/O引腳和電壓源之間的I/O晶體管；與I/O晶體管的柵極相連的組合電路，用于在I/O電壓可能浮置期間導(dǎo)通晶體管；和其中，導(dǎo)通的I/O晶體管將引腳拉至已知狀態(tài)并提供在引腳和電壓源之間電流通路。
2.如權(quán)利要求1所述的集成電路，其特征在于，所述至少一個晶體管包括兩個采用共發(fā)共基放大器結(jié)構(gòu)的晶體管。
3.如權(quán)利要求1所述的集成電路，其特征在于，所述組合電路包括具有輸入和輸出的反相器，反相器的輸出與I/O晶體管的柵極相連接以及反相器的輸出與使能信號相連，其中，在第一狀態(tài)的使能信號產(chǎn)生一個反相器輸出使I/O晶體管導(dǎo)通；連接著反相器和集成電路的輸出信號的截止晶體管，使得當(dāng)輸出信號處于第一狀態(tài)時使能反相器而當(dāng)輸出信號處于第二狀態(tài)時截止反相器；和連接著反相器的輸出和集成電路的輸出信號的晶體管，使得使得當(dāng)輸出信號處于第一狀態(tài)時截止晶體管而當(dāng)輸出信號處于第二狀態(tài)時導(dǎo)通晶體管，迫使反相器輸出至已知狀態(tài)，其中，已知狀態(tài)使得I/O晶體管截止。
4.一種集成電路，其特征在于，包括I/O引腳；至少一個耦合在I/O引腳和電壓源之間的I/O晶體管；用于在I/O電壓可能浮置期間導(dǎo)通I/O晶體管的裝置；和其中，導(dǎo)通I/O晶體管將引腳拉至已知狀態(tài)并提供在引腳和電壓源之間電流通路。
5.如權(quán)利要求4所述的集成電路，其特征在于，所述至少一個晶體管包括兩個采用共發(fā)共基放大器結(jié)構(gòu)的晶體管。
6.一種集成電路，其特征在于，包括I/O引腳；組合電路，具有與集成電路的輸入信號相耦合的第一輸入和與使能信號相耦合的第二輸入；至少一個I/O晶體管，它具有與I/O引腳相耦合的第一終端，與電壓源相耦合的第二終端，以及與組合電路的輸入相耦合的第三終端；和其中，輸出信號和使能信號的特定狀態(tài)使組合電路輸出一個信號來導(dǎo)通I/O晶體管，從而將引腳拉至已知狀態(tài)并提供一個在引腳和電壓源之間電流通路。
7.如權(quán)利要求6所述的集成電路，其特征在于，所述至少一個晶體管包括兩個采用共發(fā)共基放大器結(jié)構(gòu)的晶體管。
8.如權(quán)利要求6所述的集成電路，其特征在于，所述組合電路包括具有輸入和輸出的反相器，該反相器的輸出與組合電路的輸出相連而反相器的輸入與第二輸入相連，其中處于第一狀態(tài)的使能信號產(chǎn)生使I/O晶體管導(dǎo)通的反相器輸出；與反相器和第一輸出相連的截止晶體管，使得在輸出信號處于第一狀態(tài)時使能反相器并且在輸出信號處于第二狀態(tài)時截止反相器；和與反相器輸出和第一輸入相連的晶體管，使得當(dāng)輸出信號處于第一狀態(tài)時截止晶體管并且在輸出信號處于第二狀態(tài)時導(dǎo)通晶體管，迫使反相器輸出變成已知狀態(tài)，其中已知狀態(tài)使I/O晶體管截止。
9.如權(quán)利要求6的述的集成電路，其特征在于，所述電壓源接地。
10.在集成電路中，一種將I/O引腳拉至已知狀態(tài)并在I/O電壓可能浮置時提供在引腳和電壓源之間的電流通路的方法，其特征在于，該方法包括提供至少一個耦合在I/O引腳和電壓源之間的I/O晶體管；提供與I/O晶體管和使能信號相連的組合電路，使組合電路響應(yīng)于處于第一狀態(tài)的使能信號導(dǎo)通晶體管；和當(dāng)I/O電壓可能浮置時將使能信號切換至第一狀態(tài)，從而將所述引腳拉至已知狀態(tài)并在提供引腳和電壓源之間的電流通路。
11.如權(quán)利要求10所述的集成電路，其特征在于，所述至少一個晶體管包括采用兩個共發(fā)共基放大器結(jié)構(gòu)的晶體管。
12.如權(quán)利要求10所述的集成電路，其特征在于，所述組合電路包括具有輸入和輸出的反相器，該反相器的輸出與I/O晶體管的柵極相連而反相器的輸入與使能信號相連，其中處于第一狀態(tài)的使能信號產(chǎn)生使I/O晶體管導(dǎo)通的反相器輸出；與反相器和集成電路的輸出信號相連的截止晶體管，使得在輸出信號處于第一狀態(tài)時使能反相器并且在輸出信號處于第二狀態(tài)時截止反相器；和與反相器輸出和集成電路的輸出信號相連的晶體管，使得當(dāng)輸出信號處于第一狀態(tài)時截止晶體管并且在輸出信號處于第二狀態(tài)時導(dǎo)通晶體管，迫使反相器輸出變成已知狀態(tài)，其中，已知狀態(tài)使I/O晶體管截止。
全文摘要
本發(fā)明描述了一種用于當(dāng)I/O電壓可能浮置時將集成電路I/O引腳拉至已知狀態(tài)并提供在引腳和電壓源之間的電流通路的裝置和方法。提供了至少一個耦合在I/O引腳和電壓源之間的I/O晶體管。還提供了一個與I/O晶體管相連的組合電路，以便于當(dāng)I/O電壓可能浮置時導(dǎo)通I/O晶體管。
文檔編號H03K5/08GK1711686SQ200380103119
公開日2005年12月21日 申請日期2003年10月6日 優(yōu)先權(quán)日2002年10月9日
發(fā)明者F·布托德, S·M·菲特佐特瑞克, P·D·克瑞瓦瑟科 申請人:模擬設(shè)備股份有限公司