專利名稱：電源電壓電平監(jiān)測和復(fù)位生成的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及借助于專用監(jiān)視器監(jiān)視電源電壓電平的系統(tǒng)。更具體地，本發(fā)明涉及包括電源電壓電平監(jiān)視器的集成電路。
背景技術(shù)：
集成電路需要用于工作的電源電壓。為了集成電路可靠地工作，電源電壓必須是穩(wěn)定的。在接通電源后或在復(fù)位后，電源電壓典型地需要一定的時(shí)間才達(dá)到穩(wěn)定的電平。
現(xiàn)有技術(shù)是在集成電路中采用專用的電路，有時(shí)被稱為電源接通的復(fù)位(POR)電路，它把電源電壓電平與內(nèi)部基準(zhǔn)電壓的電平進(jìn)行比較。為了使得這樣的專用電路正確地工作，內(nèi)部基準(zhǔn)比電源電壓必須更加快速地啟動(dòng)。這種現(xiàn)有技術(shù)方法不是非常牢靠的，因?yàn)榛鶞?zhǔn)電壓的斜坡上升例如可能延遲。這個(gè)已知的方法的另一個(gè)缺點(diǎn)是專用電路是硬連線的。因此不改變芯片布局就不可能改變專用電路。
電源電壓的斜坡上升通常是無法預(yù)測的，因?yàn)殡姵乜赡苓_(dá)到低的狀態(tài)或因?yàn)榧呻娐飞系碾娏髫?fù)載可能改變。這是另一個(gè)不能通過傳統(tǒng)的方法解決的問題。
因此，本發(fā)明的一個(gè)目的是提供用于可靠地監(jiān)視電源電壓電平的方法，提供用于可靠地監(jiān)視電源電壓電平的監(jiān)視器，和提供基于它的集成電路。
發(fā)明概要在權(quán)利要求1中要求保護(hù)按照本發(fā)明的設(shè)備。
在權(quán)利要求2到10中要求保護(hù)各種有利的實(shí)施例。
在權(quán)利要求11中要求保護(hù)按照本發(fā)明的方法。
在權(quán)利要求11，12到13中要求保護(hù)各種有利的方法。
在權(quán)利要求14中要求保護(hù)按照本發(fā)明的集成電路。
本發(fā)明的直接的好處是改進(jìn)的可靠性、靈活性、和競爭力。
這里給出的電源電壓電平監(jiān)視器的優(yōu)點(diǎn)在于，它可以在所有種類的集成電路中用作監(jiān)視器和電平檢測器。
本發(fā)明避免了使用內(nèi)部基準(zhǔn)電壓與電源電壓進(jìn)行比較的傳統(tǒng)的系統(tǒng)的問題。
本發(fā)明的其它優(yōu)點(diǎn)將結(jié)合詳細(xì)闡述的實(shí)施例給出。
附圖簡述為了更加全面地描述本發(fā)明和本發(fā)明的另外的目的和優(yōu)點(diǎn)，將結(jié)合附圖參考以下的說明，其中

圖1A是按照本發(fā)明的第一設(shè)備的示意性方框圖；圖1B是第一設(shè)備的POR_1單元的示意性方框圖；圖1C是第一設(shè)備的POR_2單元的示意性方框圖；圖2A是按照本發(fā)明的第二設(shè)備的示意性方框圖；圖2B是第二設(shè)備的POR_1單元的示意性方框圖；圖2C是第二設(shè)備的POR_2單元的示意性方框圖；圖3是按照本發(fā)明的另一個(gè)POR_1單元的示意性方框圖；圖4是用來描述按照本發(fā)明的POR_1單元的功能的示意圖；圖5是用來描述按照本發(fā)明的POR_2單元的功能的示意圖。
優(yōu)選實(shí)施例說明本發(fā)明是基于以下的原理。用作監(jiān)視器的設(shè)備被提供來生成一個(gè)信號(nporst)，用于測量電源電壓(VDDA)和判決這個(gè)電源電壓在啟動(dòng)集成電路內(nèi)的一個(gè)(數(shù)字)應(yīng)用之前是否達(dá)到安全的電平。
按照本發(fā)明的監(jiān)視器是非常靈活的。在某些實(shí)施例中，它在復(fù)位事件后的延時(shí)可以被編程。
信號(nporst)的生成在許多系統(tǒng)中是基本的。信號(nporst)例如對于其中不能生成外部復(fù)位信號的系統(tǒng)來說是重要的。該任務(wù)是用穩(wěn)定的參考電壓來監(jiān)視電源電壓電平，該參考電壓通常與晶體管的帶隙電壓是一致的。在集成電路領(lǐng)域中，這種系統(tǒng)可以是基本的。
將要面臨的是以下的問題-對于基準(zhǔn)電壓(例如，帶隙電壓)在它穩(wěn)定之前的啟動(dòng)性能是否能有把握？-如果帶隙電壓的上升時(shí)間對于某些應(yīng)用來說是太長(或不可預(yù)測的)，則在這種情形下將發(fā)生什么情況？本發(fā)明提供一個(gè)解決方案和根據(jù)這個(gè)解決方案而被設(shè)計(jì)來克服這些不確定性的結(jié)構(gòu)。
在圖1上給出按照本發(fā)明的POR電路10的示意性方框圖。POR電路10生成一個(gè)表示電源電壓(VDDA)已達(dá)到穩(wěn)定電平的邏輯信號(nporst)。這個(gè)邏輯信號(nporst)是在接收到觸發(fā)信號nporst以后生成的。POR電路10包括第一單元11(POR_1)，用于把內(nèi)部基準(zhǔn)電壓(Vref)與一個(gè)作為電源電壓(VDDA)一部分的電壓(Vtrl)相比較，以便一旦電壓(Vtrl)達(dá)到基準(zhǔn)電壓(Vref)時(shí)就立即在輸出端14發(fā)出第一邏輯信號(out_res)。第二單元11(POR_1)被提供來施加一個(gè)延時(shí)，以便發(fā)出經(jīng)延遲一個(gè)延遲時(shí)間的第二邏輯信號(out_delay)。邏輯單元13用于將第一邏輯信號(out_res)和第二邏輯信號(out_delay)相組合以提供邏輯信號(nporst)。當(dāng)這個(gè)邏輯信號(nporst)變?yōu)檫壿嫛?”時(shí)，電源電壓VDDA被看作為穩(wěn)定的。
邏輯單元13例如可包括一個(gè)二端口的“與門”。
由單元POR_2引入的延時(shí)可以是可編程的，如圖1A所示。這可以通過把一個(gè)n比特的序列施加到可編程輸入端18(Sel<n:0>)而完成。如圖1A所示，單元11可以經(jīng)由一個(gè)使能線17被連接到單元12，該使能線17允許由單元11提供的信號來使得單元12能夠工作。這個(gè)使能線17以及可編程的延時(shí)都是可選的特性。
在描述了本發(fā)明的基本原理以后，現(xiàn)在分別結(jié)合圖1B和圖1C闡述單元POR_1和POR_2的細(xì)節(jié)。
POR_1單元11包括分壓器11.1和比較器11.2，如圖1B所示。這個(gè)單元11需要的基本信號是如帶隙基準(zhǔn)那樣的電壓基準(zhǔn)。這個(gè)電壓基準(zhǔn)vref被饋送到比較器11.2的負(fù)輸入端(INN)11.4。分壓器11.1在輸出端11.3處提供input_plus的輸出信號。input_plus電壓例如可以是VDDA的一個(gè)部分電壓。分壓器11.1可以使用電阻、MOS或CMOS器件、電容器或其它電路來實(shí)施。最適用的分壓器是一個(gè)包括可調(diào)電阻的電阻分壓器。電壓input_plus是VDDA的一部分，即，input_plus<VDDA。在本實(shí)施例中，電壓input_plus是在OV與VDDA之間的范圍中固定的電壓。當(dāng)在連接線11.3處的電壓input_plus達(dá)到電壓基準(zhǔn)vref的電平時(shí)，在輸出端14處的信號out_res變?yōu)檫壿嫛?”。
POR_2單元12包括延時(shí)單元12.1，如圖1C所示。優(yōu)選地，延遲的時(shí)間可以通過把n比特字Sel<n:0>施加到選擇單元18而被編程。在不太復(fù)雜的實(shí)施例中，延遲的時(shí)間可以是固定的。當(dāng)POR_2單元12經(jīng)由使能線17被使能時(shí)，POR_2單元12在輸出端15處發(fā)出經(jīng)延遲的信號。
延時(shí)單元12.1應(yīng)當(dāng)被設(shè)計(jì)成在它的輸出端(out_delay)處提供合理的延時(shí)。
在圖2A上給出按照本發(fā)明的另一個(gè)POR電路20的示意性方框圖。POR電路20包括兩個(gè)POR單元21和22(POR_1和POR_2)以及邏輯電路23，該邏輯電路23是組合(POR_1和POR_2)兩個(gè)數(shù)字輸出24，25(out_res和out_delay)所需要的。POR電路20組合以下兩個(gè)邏輯信號out_res和out_delay；out_res是從在帶隙電壓(vref)與分壓器電壓(在本實(shí)施例中的input_plus)之間的比較結(jié)果得到的；out_delay是從在分壓器電壓(vref)與由固定的延遲塊22.1生成的延時(shí)的電壓(delay_sig)之間的比較結(jié)果得到的。經(jīng)延時(shí)的電壓(delay_sig)是模擬信號。延時(shí)的電壓(delay_sig)因固定延時(shí)單元22.1引入的延時(shí)而要比電壓vsel上升得慢。兩個(gè)邏輯信號out_res和out_delay被邏輯單元23組合在一起，邏輯單元23進(jìn)而又在輸出端26處生成nporst信號。當(dāng)這個(gè)邏輯信號nporst變?yōu)檫壿嫛?”時(shí)，電源電壓VDDA就被看作為穩(wěn)定的。nporst信號帶來這樣的信息，即VDDA電壓是否達(dá)到了允許啟動(dòng)集成電路內(nèi)的應(yīng)用的安全電平。
圖2B的POR_1單元21包括邏輯元件，它們被設(shè)計(jì)成能夠比較VDDA的一個(gè)部分電壓(被稱為input_plus)與基準(zhǔn)電壓vref。POR_1單元21包括分壓器21.1和比較器21.2。分壓器21.1可以使用電阻、MOS或CMOS器件、電容器或其它電路來實(shí)施。最適用的分壓器是包括可調(diào)電阻的電阻分壓器?；鶞?zhǔn)電壓vref被加到POR_1單元21的比較器21.2的負(fù)輸入端(INN)21.4?；鶞?zhǔn)電壓input_plus被加到比較器21.2的正的輸入端(INP)?；鶞?zhǔn)電壓input_plus是VDDA的一部分。input_plus可以等于vref。在本實(shí)施例中，如果基準(zhǔn)電壓input_plus等于或大于基準(zhǔn)電壓vref，則POR_1單元21在輸出端24處發(fā)送出邏輯“1”。
如圖2C所示，POR_2單元22包括被設(shè)計(jì)成能夠施加一個(gè)延時(shí)的邏輯單元。它包括固定延時(shí)塊22.1和比較器22.2。延遲的時(shí)間可以通過把某些比特Sel<n:0>加到POR_1單元21的選擇輸入端21.5而被編程。通過改變加到這個(gè)輸入端21.5的比特，在分壓器21.1的輸出端28處的電壓電平Vsel被調(diào)節(jié)。固定延時(shí)塊22.1取電源電壓VDDA作為輸入信號并把這個(gè)輸入信號延遲一個(gè)固定的延時(shí)。結(jié)果，在輸出端22.3處提供經(jīng)延遲的輸出信號delay_sig。這樣的經(jīng)延遲的輸出信號的例子被畫在輸出線22.3的旁邊。延遲的信號可以是在它到達(dá)穩(wěn)定的電平之前不斷地上升的信號。延遲的輸出信號delay_sig被加到比較器22.2的正輸入端(INP)而電壓Vsel被加到比較器22.2的負(fù)輸入端(INN)。在本實(shí)施例中，在延時(shí)后，即當(dāng)延遲的輸出信號delay_sig跨過(超過)電壓Vsel的電平時(shí)，POR_2單元22在輸出端25處發(fā)出邏輯“1”。細(xì)節(jié)將結(jié)合在后面討論的圖5進(jìn)行闡述。
固定延時(shí)單元22.1應(yīng)當(dāng)被設(shè)計(jì)成在它的輸出(delay_sig)上提供合理的延時(shí)。該delay_sig從OV開始，以及優(yōu)選地上升到VDDA的電平。加到nporst的總的延時(shí)由固定延時(shí)單元22.1和經(jīng)由在選擇輸入端21.5處的比特字選擇的Vsel電平規(guī)定。優(yōu)選地，延遲時(shí)間僅僅在電源電壓VDDA被接通后或在復(fù)位事件后才生效。
只有在邏輯信號out_res和out_delay是邏輯“1”時(shí)，電源電壓VDDA才被看作為達(dá)到穩(wěn)態(tài)，以及在輸出端26處的信號nporst變?yōu)檎嬲倪壿嫛?”。信號nporst比起傳統(tǒng)的信號nporst可靠得多。
POR_1單元21可以具有被連接到POR_2單元22的輸入端的使能輸出端27。
再一個(gè)POR_1單元31被顯示于圖3。POR_1單元31包括分壓器31.1、開關(guān)31.6和比較器31.2，如圖3所示。這個(gè)單元11需要的基本信號例如是如帶隙基準(zhǔn)那樣的電壓基準(zhǔn)vref。這個(gè)電壓基準(zhǔn)vref被饋送到比較器31.2的負(fù)輸入端(INN)31.4。分壓器31.1在輸出端31.8和31.9處提供兩個(gè)輸出信號Vtrl和Vsel。兩個(gè)電壓Vtrl和Vsel都是VDDA電壓的一部分(也稱為VDDA的部分電壓)。信號nporst加到開關(guān)31.6的輸入31.7。信號nporst例如是從輸出端26被饋送到開關(guān)31.6的信號。當(dāng)信號nporst是邏輯“1”時(shí)(典型地在復(fù)位事件之后)，開關(guān)31.6被切換到由1表示的狀態(tài)以及電壓Vtrl被連接到比較器31.2的正輸入端(INP)31.3。如果信號nporst是邏輯“0”，則開關(guān)31.6被切換到由0表示的狀態(tài)以及電壓Vsel被連接到比較器31.2的正輸入端(INP)31.3。開關(guān)31.6使得電路31能夠使用兩個(gè)不同的電壓電平(行程電平(trip levels))來與在輸入端31.4處的基準(zhǔn)電壓vref進(jìn)行比較。電壓vref在復(fù)位事件后(即，當(dāng)信號nporst是邏輯“1”時(shí))被使用。在這種情形下，電壓Vtrl在電壓VDDA上升時(shí)將要上升，因?yàn)閂trl是VDDA的一部分。當(dāng)Vtrl達(dá)到vref時(shí)，信號out_res變?yōu)檫壿嫛?”。電壓Vsel可以在電源電壓下降事件的情形下(即，當(dāng)信號nporst是邏輯“0”時(shí))被使用。在這種情形下，電壓Vsel在電壓VDDA減小時(shí)將要減小，因?yàn)閂sel是VDDA的一部分。當(dāng)Vsel降低到低于vref時(shí)，信號out_res變?yōu)檫壿嫛?”，以及在集成電路中的電路必須停止工作。
在按照本發(fā)明的、其中POR_1單元31與POR_2單元一起被采用的實(shí)施例中，POR_2單元控制nporst信號的切換，因?yàn)檠舆t的信號out_delay在信號out_res后變?yōu)檫壿?。當(dāng)電源電壓VDDA減小時(shí)，例如在電源電壓下降事件期間，POR_1單元31控制信號nporst的切換。
按照本發(fā)明，提供一種用于生成在集成電路中使用的邏輯信號nporst的方法。邏輯信號nporst表示電源電壓(VDDA)已達(dá)到穩(wěn)定的電平。該方法包括-提供基準(zhǔn)電壓(vref)，-比較電源電壓(VDDA)的部分電壓(input_plus)與基準(zhǔn)電壓(vref)，以便當(dāng)部分電壓(input_plus)達(dá)到基準(zhǔn)電壓(vref)時(shí)提供第一邏輯輸出信號(out-res)，-提供相對于電源電壓(VDDA)被延時(shí)的第二邏輯輸出信號(out_delay)，-組合第一邏輯輸出信號(out_res)與第二邏輯輸出信號(out_delay)，如果第一邏輯輸出信號(out_res)與第二邏輯輸出信號(out_delay)具有相同的邏輯值，則把邏輯信號(nporst)從一個(gè)狀態(tài)切換到另一個(gè)狀態(tài)，以及-啟動(dòng)集成電路內(nèi)的一個(gè)應(yīng)用。
在本方法的優(yōu)選實(shí)施例中，如果第一邏輯輸出信號(out_res)與第二邏輯輸出信號(out_delay)都表示“邏輯”1，則邏輯信號(nporst)變?yōu)檫壿嫛?”。在另一個(gè)優(yōu)選實(shí)施例中，用于提供第二邏輯輸出信號(out_delay)的延時(shí)是可編程的。
如圖3所示，可以把使能信號經(jīng)由使能線37加到比較器31.2。同一個(gè)使能信號也可被加到POR_2單元。
按照本發(fā)明，單元POR_1和POR_2生成兩個(gè)獨(dú)立的邏輯信號out_res與out_delay，如以上結(jié)合圖1A-1C、圖2A-2C、和圖3描述的。這兩個(gè)邏輯信號out_res與out_delay都可以通過使用滯后現(xiàn)象來生成。POR_1的滯后是基本的，而POR_2的滯后可以避免。POR_1的滯后在設(shè)計(jì)時(shí)要避免在信號out_res上可能出現(xiàn)的不想要的閃爍(glitches)。
按照本發(fā)明的優(yōu)選實(shí)施例，延時(shí)單元可包括自偏置電流生成器，它用幾nA(納安)的電流對電容充電。這樣的延時(shí)單元可以提供幾毫秒的延時(shí)。優(yōu)選地，延遲時(shí)間是在1ms和10ms之間?？梢圆捎煤唵蔚腞C延時(shí)單元以代替含有自偏置電流的延時(shí)單元。
按照本發(fā)明，POR電路10或20可以被設(shè)計(jì)成這樣一種方式通過把一個(gè)使能信號加到單元POR_1而允許使整個(gè)電路10或20失效，從而允許電源下降模式。如果nporst信號生成被禁止，則nporst信號必須被固定到與在VDDA已就緒和復(fù)位被生成時(shí)的相同的數(shù)字電平。這并不是使本發(fā)明的電路10或20工作所必需的特性，但它是當(dāng)希望有電源電壓下降模式時(shí)可以實(shí)現(xiàn)的附加特性。換句話說，電源電壓下降模式是可任選的。
電源電壓VDDA典型地是正電壓。這個(gè)電壓可以是在1伏與10伏之間。優(yōu)選地，電壓VDDA是在1.8伏與6伏之間。由vss表示的節(jié)點(diǎn)既可連接到地，或者這些節(jié)點(diǎn)也可連接到負(fù)電壓-VDDA(雙電源)。電壓VDDA例如可以是+3V以及電壓vss可以是-3V。帶隙電壓vref例如可以是0.9伏。電壓Vtrl例如可以是1伏。
優(yōu)選地，在POR_2單元22中采用的比較器22.2具有約30mV的比較器滯后。如在POR_1單元11或21中采用的比較器11.2和21.2可以具有約OV的比較器滯后。
按照本發(fā)明的集成電路可包括如結(jié)合圖1A描述的POR電路。它還包括需要在開始工作之前有一定穩(wěn)定度的電源電壓的電路。
該集成電路還可包括專用電路，用來在復(fù)位事件后生成觸發(fā)信號(nporst)。這可以通過使用傳統(tǒng)的方法來完成。
在圖4上顯示一個(gè)示意圖?，F(xiàn)在參照這個(gè)圖描述按照本發(fā)明的POR_1單元的運(yùn)行。從這個(gè)示意圖可以看到，一開始基準(zhǔn)電壓vref比起該部分電壓Vtrl上升得慢。也就是，緊接在復(fù)位事件后，電源電壓以及因此部分電壓Vtrl可以更快地上升。在0.9ms與1.5ms之間，這將導(dǎo)致邏輯信號out_res成為邏輯“1”。由于在約1.8ms后，基準(zhǔn)電壓vref超過部分電壓Vtrl，所以邏輯信號out_res突然變?yōu)檫壿?。在約1.8ms后，邏輯信號out_res再次變?yōu)檫壿嫛?”，盡管部分電壓Vtrl此時(shí)仍舊是不穩(wěn)定的。傳統(tǒng)芯片中的集成電路在約1.5ms后開始工作，這在所描繪的例子中顯得是太早了。
在圖5上顯示一個(gè)示意圖。現(xiàn)在參照這個(gè)圖描述按照本發(fā)明的POR_2單元的運(yùn)行。在某個(gè)時(shí)間間隔(例如約1.8ms)后，延遲的信號(delay_sig)開始上升。Vsel的電平(例如通過編程)被調(diào)節(jié)到約1.2V的電平。在約8ms后，延遲的信號(delay_sig)達(dá)到Vsel信號?，F(xiàn)在POR_2單元變?yōu)檫壿?，因此信號nporst變?yōu)?。由于約8ms的延時(shí)，結(jié)合圖4描述的任何不確定性被消除。延時(shí)量可以通過將電壓Vsel的電平向上或向下移位而被調(diào)節(jié)，如箭頭50所示。當(dāng)移動(dòng)電壓Vsel的電平時(shí)，延遲的信號(delay_sig)達(dá)到Vsel的時(shí)間點(diǎn)被移動(dòng)，如箭頭51所示。
本發(fā)明可以在所有需要內(nèi)部復(fù)位生成過程的系統(tǒng)中使用。本發(fā)明很適用于CMOS電路。
可以看到，為了清晰起見結(jié)合分開的實(shí)施例描述的本發(fā)明的各種特性也可以在單個(gè)實(shí)施例中組合地被提供。相反，為了概述起見結(jié)合單個(gè)實(shí)施例描述的本發(fā)明的各種特性也可以分開地或以任何適當(dāng)?shù)淖咏M合方式提供。
在附圖和技術(shù)說明書中，闡述了本發(fā)明的優(yōu)選實(shí)施例，以及雖然使用具體的術(shù)語，但這樣給出的說明所使用的術(shù)語僅僅是在通用和說明的意義上而不是為了限制而使用的。
權(quán)利要求
1.用于生成指示電源電壓(VDDA)達(dá)到穩(wěn)定電平的邏輯信號(nporst)的設(shè)備(10；20)，該設(shè)備(10；20)包括-第一單元(POR_1，11；21；31)，用于把基準(zhǔn)電壓(Vref)與從電源電壓(VDDA)得到的一個(gè)部分電壓(input_plus)相比較，以便當(dāng)該部分電壓(input_plus)達(dá)到基準(zhǔn)電壓(Vref)時(shí)發(fā)出第一邏輯信號(out_res)，-第二單元(POR_2，12；22)，用于施加一個(gè)延時(shí)，以便發(fā)出經(jīng)延遲的邏輯信號(out_delay)，-邏輯單元(13；23)，用于組合第一邏輯信號(out_res)和第二邏輯信號(out_delay)，以便提供該邏輯信號(nporst)。
2.權(quán)利要求1的設(shè)備(10；20)，其中第一單元(POR_1，11；21；31)包括分壓器(11.1；21.1；31.1)和比較器(11.2；21.2；31.2)。
3.權(quán)利要求2的設(shè)備(10；20)，其中第一單元(POR_1，11；21；31)還包括開關(guān)(31.6)，它允許在復(fù)位后將第一部分電壓(Vtrl)與基準(zhǔn)電壓(vref)相比較以及在電源下降后將第二部分電壓(Vsel)與基準(zhǔn)電壓(vref)相比較。
4.權(quán)利要求3的設(shè)備(10；20)，其中觸發(fā)信號(31.6)被加到開關(guān)(31.6)，以便把它從一個(gè)狀態(tài)切換到另一個(gè)狀態(tài)。
5.權(quán)利要求1，2或3的設(shè)備(10；20)，其中基準(zhǔn)電壓(vref)是帶隙電壓。
6.權(quán)利要求1，2或3的設(shè)備(10；20)，其中第一單元(POR_1，11；21；31)包括輸入端(31.5)，用于對分壓器電壓(Vsel)的電平進(jìn)行編程，所述分壓器電壓(Vsel)規(guī)定延時(shí)量。
7.權(quán)利要求1的設(shè)備(10；20)，其中第二單元(POR_2，12；22；32)包括延時(shí)單元(12.1)，或固定延時(shí)單元(22.1)其后面跟隨比較器(22.2)。
8.權(quán)利要求1的設(shè)備(10；20)，其中第二單元(POR_2，12)包括輸入端(18)，用于對分壓器電壓(Vsel)的電平進(jìn)行編程，所述分壓器電壓(Vsel)規(guī)定延時(shí)量。
9.前述權(quán)利要求之一的設(shè)備(10；20)，其中邏輯單元(13；23)包括一個(gè)二端與門。
10.一種用于在集成電路中生成指示電源電壓(VDDA)達(dá)到穩(wěn)定電平的邏輯信號(nporst)的方法，方法包括以下步驟-提供基準(zhǔn)電壓(Vref)，-把電源電壓(VDDA)的一個(gè)部分電壓(input_plus)與基準(zhǔn)電壓(Vref)進(jìn)行比較，以便當(dāng)該部分電壓(input_plus)達(dá)到基準(zhǔn)電壓(Vref)時(shí)提供第一邏輯信號(out_res)，-提供相對于電源電壓(VDDA)被延時(shí)的第二邏輯輸出信號(out_delay)，-將第一邏輯信號(out_res)和第二邏輯信號(out_delay)相組合，以便如果第一邏輯信號(out_res)和第二邏輯信號(out_delay)具有相同的邏輯值時(shí)就把邏輯信號(nporst)從一個(gè)狀態(tài)切換到另一個(gè)狀態(tài)，-啟動(dòng)集成電路內(nèi)的一個(gè)應(yīng)用。
11.權(quán)利要求10的方法，其中如果第一邏輯信號(out_res)和第二邏輯信號(out_delay)都表示邏輯“1”，則邏輯信號(nporst)變?yōu)檫壿嫛?”。
12.權(quán)利要求10或11的方法，包括對于用于提供第二邏輯輸出信號(out_delay)的延時(shí)進(jìn)行編程的步驟。
13.一種包括按照權(quán)利要求1到9之一的設(shè)備以及還包括需要在開始工作之前有一定穩(wěn)定度的電源電壓(VDDA)的電路的集成電路。
全文摘要
一個(gè)設(shè)備(10)生成一個(gè)邏輯信號(nporst)，以便指示電源電壓(VDDA)已經(jīng)達(dá)到穩(wěn)定電平。該設(shè)備(10)包括第一單元(POR_1，11)，用于比較參考電壓(Vref)和從該電源電壓(VDDA)導(dǎo)出的一個(gè)部分電壓(input_plus)，以便當(dāng)該部分電壓(input_plus；Vtrl，Vsel)已經(jīng)達(dá)到該參考電壓(Vref)時(shí)發(fā)生第一邏輯信號(out_res)。設(shè)置了一個(gè)第二單元(POR_2，12；22)用于施加一個(gè)延時(shí)，以便發(fā)出一個(gè)延時(shí)的邏輯信號(out_delay)。一個(gè)邏輯單元(13)將該第一邏輯信號(out_res)和該延時(shí)的邏輯信號(out_delay)組合起來，以便提供該邏輯信號(nporst)。
文檔編號H03K17/22GK1757164SQ200380106499
公開日2006年4月5日 申請日期2003年12月11日 優(yōu)先權(quán)日2002年12月20日
發(fā)明者F·M·內(nèi)里 申請人:皇家飛利浦電子股份有限公司