專利名稱：帶自動延遲調整功能的電平變換電路的制作方法
技術領域：
本發(fā)明涉及位于電源電壓不同的2個邏輯電路之間，將一個邏輯電路輸出信號的電平變換后，向另一個邏輯電路輸出的電平變換電路。
背景技術：
近年來，利用電池供給電源的便攜式機器迅猛普及。為了延長電池的驅動時間，迫切要求這些便攜式機器中使用的系統(tǒng)節(jié)電。而在這些便攜式機器中，尤其是攜帶電話等，除了普通的通話功能外，還要求具備電子郵件、網(wǎng)頁的瀏覽、游戲等多種功能。因此，搭載在這些便攜式機器中的半導體集成電路，采用了按照動作所要求的功能來改變內部的各模塊的電源電壓，使在不要求高速動作的模塊中，將電源電壓降下來的方法，從而獲得多功能化和節(jié)電的雙效果。其結果，使系統(tǒng)中功能不同的各內部模塊出現(xiàn)電源電壓的不同情況，在這些功能模塊之間就需要變換信號電平的電平變換電路。
現(xiàn)在，參閱圖15及圖16，對現(xiàn)有技術中一般的信號電平變換電路作一敘述。圖15是電平變換電路的結構圖，圖16是表示其輸入波形和輸出波形的圖形。
在圖15所示的電平變換電路中，如圖16所示，當具有內部電壓電平VDD1的輸入信號V(in)輸入后，它就動作，由輸出端子(out)就可獲得被電平變換成外部電壓電平VDD2的輸出信號V(out)。此外，在圖16中，tpLH表示從輸入信號V(in)上升起到輸出信號V(out)上升的延遲時間，tpHL表示從輸入信號V(in)下降起到輸出信號V(out)下降的延遲時間。
首先，敘述輸入端子(in)的輸入信號V(in)，從0V上升到內部電壓電平VDD1時的輸出信號V(out)的變化。輸入信號V(in)的內部電壓電平VDD1，被傳遞給倒相器I1。倒相器I1輸出Low(0V)電平的信號，倒相器I2輸出內部電壓電平VDD1的信號。供給NMOS晶體管N1柵極的輸入電壓，成為內部電壓電平VDD1，該NMOS晶體管N1成為ON狀態(tài)，另一NMOS晶體管N2的柵極的輸入電壓為0V，該NMOS晶體管N2成為OFF狀態(tài)。其結果，供給PMOS晶體管P2的柵極及倒相器I3的輸入電壓，由外部電壓電平VDD2向0V變化，倒相器I3的輸出電壓從0V向外部電壓電平VDD2變化。這時，由于PMOS晶體管P2漸漸成為ON狀態(tài)，所以供給PMOS晶體管P1的柵極的輸入電壓，由0V向外部電壓電平VDD2變化，PMOS晶體管P1成為OFF狀態(tài)。
其次，敘述輸入端子(in)的輸入信號V(in)，由內部電壓電平VDD1下降成0V時的輸出信號V(out)的變化。這時，倒相器I1輸出內部電壓電平VDD1的信號，倒相器12輸出0V。供給NMOS晶體管N1的柵極的輸入電壓成為0V，該NMOS晶體管N1成為OFF狀態(tài)，供給NMOS晶體管N2的柵極的輸入電壓，成為內部電壓電平VDD1，該NMOS晶體管N2成為ON狀態(tài)。其結果，供給PMOS晶體管P1的柵極的輸入電壓，從外部電壓電平VDD2向0V變化。這時，因PMOS晶體管P1漸漸成為ON狀態(tài)，所以，供給PMOS晶體管P2的柵極及倒相器13的輸入電壓，從0V變成外部電壓電平VDD2，PMOS晶體管P2成為OFF狀態(tài)。倒相器13的輸出電壓，即輸出端子out的輸出信號，從外部電壓電平VDD2向0V變化。
上述動作，以輸入信號(in)的電壓電平、電源電壓VDD1及VDD2、輸出信號(out)的電壓電平，各自預先設定的一定值為前提，使各晶體管的柵極長及柵極寬等的設計參數(shù)最佳化。這樣，電平變換電路可以獲得最佳的上升沿及下降沿延遲特性。
可是，在所述的現(xiàn)有技術的電平變換電路中，存在著下述問題使內部電壓電平VDD1及外部電壓電平VDD2的兩電源電壓變化后，輸出信號的上升沿延遲時間tpLH和下降沿延遲時間tpHL之間，會出現(xiàn)較大的時間差，延遲時間的平衡性(一致性)不好。圖17示出了變更該電源電壓時的延遲時間的變化情況。該圖示出了當改變內部電源電壓VDD1和外部電源電壓VDD2時的輸出信號的上升沿延遲時間tpLH和下降沿延遲時間tpHL的特性。在該圖中，將內部電源電壓VDD1變得越高，上升沿延遲時間tpLH就越短，將外部電源電壓VDD2變低時，下降沿延遲時間tpHL逐漸變短，但從中途起(在該圖中，是1.35V前后)，又逐漸變長。所以，由此可知將內部電源電壓VDD1設計得越高，并且將外部電源電壓VDD2設計得越低，延遲時間的平衡就越糟糕。
于是，作為解決上述問題的技術，有專利文獻1。在該專利文獻1中，為了改善上升沿及下降沿的延遲時間的平衡，通過在外部制成控制信號，然后將該控制信號輸入給電平變換電路，來改變該電平變換電路的上升沿及下降沿延遲時間的特性。
專利文獻1特開平11-41090號公告可是，在上述現(xiàn)有技術的電平變換電路中，存在著下述問題由于需要將控制信號從外部輸入給電平變換電路，所以增大了包括電平變換電路在內的半導體集成電路的電路規(guī)模，增加了布線數(shù)量，使電路變得復雜起來。

發(fā)明內容
本發(fā)明旨在解決上述問題，目的是要在電平變換電路中，即使輸入側的電源電壓及輸出側的電源電壓中的一方或雙方的電源電壓被變更了，也不需要從外部輸入控制信號，就能自動調整輸出信號的上升沿及下降沿延遲時間的平衡。
為了達到上述目的，在本發(fā)明中，例如，當相對于電平變換后的輸出信號的下降沿延遲時間而言，上升沿延遲時間較長而失衡時，作為輸出信號，自動地多補償供給的電流量，縮短上升沿延遲時間，或自動延長輸出信號的下降沿延遲時間，從而校正兩延遲時間的平衡。
也就是說，本發(fā)明之1的帶自動延遲調整功能的電平變換電路，其特征在于，包括輸入具有作為第1電源電壓與所定電壓之間的電位差的第1振幅電壓的信號的輸入端子；對所述輸入端子的輸入信號的所述第1振幅電壓進行電平變換，使其成為作為第2電源電壓與所述所定電壓之間的電位差的第2振幅電壓的電平變換部；輸出經(jīng)過所述電平變換部變換過的信號的輸出端子；以及相應所述第1電源電壓及第2電源電壓中至少一方的電壓值的變更，自動修正被所述電平變換部電平變換后由所述輸出端子輸出的信號的上升沿延遲時間與下降沿延遲時間的平衡的自動延遲調整電路。
本發(fā)明之2所述的發(fā)明，是在所述本發(fā)明之1記載的帶自動延遲調整功能的電平變換電路中，所述自動延遲調整電路，在自所述輸出端子的輸出信號的上升沿延遲時間比下降沿延遲時間長時，進行補償，增加流入所述輸出端子的電流量。
本發(fā)明之3所述的發(fā)明，是在所述本發(fā)明之2記載的帶自動延遲調整功能的電平變換電路中，所述自動延遲調整電路，具有N型晶體管，所述N型晶體管，一端被供給所述第2電源電壓，另一端與所述輸出端子連接，柵極與所述輸入端子連接。
本發(fā)明之4所述的發(fā)明，是在所述本發(fā)明之3記載的帶自動延遲調整功能的電平變換電路中，所述自動延遲調整電路，還具有P型晶體管，所述P型晶體管，漏極與所述N型晶體管的源極連接，源極被供給所述第1電源電壓，柵極被供給所述第2電源電壓。
本發(fā)明之5所述的發(fā)明，是在所述本發(fā)明之2記載的帶自動延遲調整功能的電平變換電路中，所述自動延遲調整電路，具有電流反射鏡電路；所述電流反射鏡電路具有第1N型晶體管，和第1及第2P型晶體管；所述第1N型晶體管，源極被供給所述所定電壓，漏極與所述第1及第2P型晶體管的柵極連接，柵極與所述輸入端子連接；所述第1P型晶體管，漏極與所述第1N型晶體管的漏極連接，源極被供給所述第2電源電壓；所述第2P型晶體管，漏極與所述輸出端子連接，源極被供給所述第2電源電壓。
本發(fā)明之6所述的發(fā)明，是在所述本發(fā)明之5記載的帶自動延遲調整功能的電平變換電路中，配置著將被所述電平變換部電平變換的信號反轉，再將該反轉信號向所述輸出端子輸出的倒相器；所述電流反射鏡電路，還具有第2N型晶體管；所述第2N型晶體管，源極與所述第1N型晶體管的漏極連接，漏極與所述第1P型晶體管的漏極連接，柵極在所述倒相器和所述輸出端子之間連接。
本發(fā)明之7所述的發(fā)明，是在所述本發(fā)明之1或2記載的帶自動延遲調整功能的電平變換電路中，所述自動延遲調整電路，在自所述輸出端子的輸出信號的上升沿延遲時間比下降沿延遲時間長時，減小所述電平變換部的所述輸入端子側的電壓降低變化或所述電平變換部的所述輸出端子側的電壓降低變化。
本發(fā)明之8所述的發(fā)明，是在所述本發(fā)明之3或7記載的帶自動延遲調整功能的電平變換電路中，所述自動延遲調整電路，具有串聯(lián)連接的第1及第2N型晶體管；所述第1N型晶體管，柵極與所述輸入端子連接，漏極與所述電平變換部的信號輸入側連接；所述第2N型晶體管，源極被供給所述所定電壓，漏極與所述第1N型晶體管的源極連接，柵極被供給所述第2電源電壓。
本發(fā)明之9所述的發(fā)明，是在所述本發(fā)明之7記載的帶自動延遲調整功能的電平變換電路中，所述自動延遲調整電路，具有串聯(lián)連接的第1及第2N型晶體管；所述第1N型晶體管，柵極與所述與所述電平變換部的信號輸出側連接，漏極與所述輸出端子連接；所述第2N型晶體管，漏極與所述第1N型晶體管的源極連接，源極被供給所述所定電壓，柵極被供給所述第1電源電壓。
本發(fā)明之10所述的發(fā)明，是在所述本發(fā)明之8或9記載的帶自動延遲調整功能的電平變換電路中，所述電平變換部，是具有第1及第2P型晶體管和第3及第4N型晶體管的交叉閂鎖型；所述第1及第2P型晶體管，其中一個晶體管的漏極與另一個晶體管柵極連接；所述第2P型晶體管，漏極與所述輸出端子連接；所述第3N型晶體管，柵極與所述輸入端子連接，源極被供給所述所定電壓；所述第4N型晶體管，柵極通過倒相器，與所述輸入端子連接，源極被供給所定電壓；所述自動延遲調整電路，具有第5N型晶體管；所述第5N型晶體管，漏極與所述第4N型晶體管的源極連接，源極被供給所述所定電壓，柵極被供給所述第2電源電壓。
本發(fā)明之11所述的發(fā)明，是在所述本發(fā)明之10記載的帶自動延遲調整功能的電平變換電路中，所述自動延遲調整電路，還具有第6N型晶體管；所述第6N型晶體管，漏極與所述第3N型晶體管的源極連接，源極被供給所述所定電壓，柵極被供給所述第1電源電壓。
本發(fā)明之12所述的發(fā)明，是在所述本發(fā)明之1記載的帶自動延遲調整功能的電平變換電路中，所述電平變換部，是具有第1及第2P型晶體管，和第1及第2N型晶體管的交叉閂鎖型；所述第1及第2P型晶體管，其中一個晶體管的漏極與另一個晶體管柵極連接；所述第2P型晶體管，漏極與所述輸出端子連接；所述第1N型晶體管，柵極與所述輸入端子連接，源極被供給所述所定電壓；所述第2N型晶體管，柵極通過倒相器，與所述輸入端子連接，源極被供給所述所定電壓。
綜上所述，在本發(fā)明之1～12所述的發(fā)明的帶自動延遲調整功能的電平變換電路中，例如，自輸出端子的輸出信號的下降沿延遲時間和上升沿延遲時間，即使在將電壓電平變高時設定成基本相同的時間，但伴隨第1及第2電源電壓的改變，當將電平電壓變低時，相對于下降沿延遲時間而言上升沿延遲時間會變長。但這時，由于自動延遲調整電路能自動修正那種失衡，所以可以不受電平變換前后的電源電壓的值的影響，始終能以適當?shù)难舆t特征，對輸入信號進行電平變換。
又例如，在本發(fā)明之2及3所記載的發(fā)明中，在這種時候，盡管來自電平變換部的輸出信號，要使上升沿延遲時間變長，但由于自動延遲調整電路向輸出端子流入較多的電流，輔助輸出信號的電壓上升，所以上升沿延遲時間被縮短，與下降沿延遲時間的平衡得到均衡。特別是在本發(fā)明之4所記載的發(fā)明中，當上升沿和下降沿的延遲時間嚴重失衡，需要補償時，即只要在第2電源電壓比第1電源電壓低的情況下，就將P型晶體管設為ON狀態(tài)，使較多的電流流入輸出端子。再有，在本發(fā)明之5所記載的發(fā)明中，由于利用電流反射鏡電路，使較多的電流流入輸出端子，所以能進一步縮短上升沿延遲時間。另外，在本發(fā)明之6所記載的發(fā)明中，在輸出端子的輸出信號向H電平變換結束的時刻，第2N型晶體管成為OFF狀態(tài)，所以能切斷從電流反射鏡電路流過的穩(wěn)態(tài)電流，降低耗電量。
另外，在本發(fā)明之7～11所記載的發(fā)明中，當相對于輸出信號的下降沿延遲時間而言上升沿延遲時間變長時，就使向電平變換部供給的輸入信號的下降沿變緩，使輸出信號的下降沿延遲時間變長，或者將來自電平變換部的輸出信號的上升沿調短，縮短輸出信號的上升沿延遲時間，所以能很好地確保上升沿延遲時間和下降沿延遲時間的平衡。


圖1是表示使用本發(fā)明第1實施方式的帶自動延遲調整功能的電平變換電路的系統(tǒng)的方框結構圖。
圖2是表示該實施方式的帶自動延遲調整功能的電平變換電路的內部結構的電路圖。
圖3是表示該實施方式的帶自動延遲調整功能的電平變換電路的延遲時間特性的圖。
圖4是表示本發(fā)明第2實施方式的帶自動延遲調整功能的電平變換電路的內部結構的電路圖。
圖5是表示該實施方式的帶自動延遲調整功能的電平變換電路的延遲時間特性的圖。
圖6是表示本發(fā)明第3實施方式的帶自動延遲調整功能的電平變換電路的內部結構的電路圖。
圖7是表示本發(fā)明第4實施方式的帶自動延遲調整功能的電平變換電路的內部結構的電路圖。
圖8是表示本發(fā)明第5實施方式的帶自動延遲調整功能的電平變換電路的內部結構的電路圖。
圖9是表示該實施方式的帶自動延遲調整功能的電平變換電路的延遲時間特性的圖。
圖10是表示本發(fā)明第6實施方式的帶自動延遲調整功能的電平變換電路的內部結構的電路圖。
圖11是表示本發(fā)明第7實施方式的帶自動延遲調整功能的電平變換電路的內部結構的電路圖。
圖12是表示本發(fā)明第8實施方式的帶自動延遲調整功能的電平變換電路的內部結構的電路圖。
圖13是表示本發(fā)明第1相關技術的帶延遲調整功能的電平變換電路的內部結構的電路圖。
圖14是表示本發(fā)明第2相關技術的帶延遲調整功能的電平變換電路的內部結構的電路圖。
圖15是表示現(xiàn)有技術的電平變換電路的結構的電路圖。
圖16是為了說明現(xiàn)有技術的電平變換電路中的輸出信號的上升沿延遲時間和下降沿延遲時間的圖。
圖17是表示在該電平變換電路中變更第1電源電壓和第2電源電壓時，輸出信號的上升沿延遲時間特性和下降沿延遲時間特性的圖。
圖中1-第1邏輯電路；2-第1電源；3-第2邏輯電路；4-第2電源；5-電平變換電路；6-控制部；VDDH-第2電源電壓；VDDL-第1電源電壓；VSS-接地電壓；in-輸入端子；L-電平變換部；out-輸出端子；n1-輸入節(jié)點；n3-輸出節(jié)點；P1、P2、P3、P4-P型MOS晶體管；N1、N2、N3、M4-N型MOS晶體管；10A～10G自動延遲調整電路；15、15’-電流反射鏡電路；I2-第2倒相器電路。
具體實施例方式
下面，參閱附圖對本發(fā)明的實施方式的帶自動延遲調整功能的電平變換電路做一闡述。
(第1實施方式)圖1是表示本發(fā)明第1實施方式使用帶自動延遲調整功能的電平變換電路的系統(tǒng)的方框圖。
在該圖中，1是第1邏輯電路，2是供給第1電源電壓VDDL的第1電源，3是第2邏輯電路，4是供給第2電源電壓VDDH的第2電源，5是設置在所述第1邏輯電路1和第2邏輯電路3之間的帶自動延遲調整功能的電平變換電路，6是變更第1及第2的電源2、4的各電源電壓VDDL、VDDH的控制部。
在所述第1邏輯電路1上，供給有來自第1電源2的第1電源電壓VDDL，在第2邏輯電路3上，供給有來自第2電源4的第2電源電壓VDDH。在第1邏輯電路1和第2邏輯電路2之間，收發(fā)信號。當使第1邏輯電路1以高速動作時，將第1電源電壓VDDL設定成高電壓；以耗電量低的方式使之動作時，則設定成低電壓。第2邏輯電路3也同樣，以高速使之動作時，將第2電源電壓VDDH設定成高電壓；以耗電量低的方式使之動作時，則設定成低電壓。第1電源電壓VDDL和第2電源電壓VDDH，可以通過控制部6的控制信號cnt1、cnt2，相互獨立地變更。
來自第1邏輯電路1的輸出信號的振幅電壓，是第1電源電壓VDDL與接地電壓(所定電壓)的電位差，即第1電源電壓VDDL。電平變換電路5，將來自所述第1邏輯電路1的輸出信號的信號電平(振幅電壓)，電平變換成第2邏輯電路中的信號的信號電平(振幅電壓)——第2電源電壓VDDH(第2電源電壓VDDH與接地電壓的電位差的振幅電壓)。由電平變換電路5電平變換的信號，輸入給第2邏輯電路3。
此外，在圖1中，從第1邏輯電路1，向第2邏輯電路3傳遞信號，只有一個。但在這兩個邏輯電路1、2之間，也可以收發(fā)多個信號。
在這里，假設第1電源電壓VDDL是低電壓，第2電源電壓VDDL是高電壓，在最優(yōu)化設計的延遲時間特性的電平變換電路中，當這種關系改變時，上升沿及下降沿的延遲時間特性的平衡就要失調。本實施方式的帶自動延遲調整功能的電平變換電路，可以根據(jù)輸入信號及輸出信號的各電壓電平，改善延遲時間特性，還可改善輸入信號及輸出信號因各電壓電平的變化而造成的延遲時間特性的失衡或延遲時間的增大。
圖2示出所述帶自動延遲調整功能的電平變換電路5的內部結構的電路圖。在該圖中，in是輸入端子，out是輸出端子，L是在這兩個端子之間配置的電平變換部。來自所述第1邏輯電路1的輸出信號，輸入給輸入端子in。該輸入端子in的輸入信號，通過第1倒相器I1，輸入給電平變換部L的輸入節(jié)點n1。第1倒相器I1，被供給第1電源電壓VDDL，反轉所述輸入信號的電平，信號電平是第1電源電壓VDDL時，為接地電壓；信號電平是接地電壓時，為第1電源電壓VDDL。
所述電平變換部L，是交叉閂鎖型，具有如下的內部構成。P1、P2是第1及第2P型MOS晶體管，N1、N2是第1及第2 N型MOS晶體管，I2是第2倒相器。此外，毫無疑問，在本實施方式中使用的晶體管，不限于MOS(Metal Oxide Semiconductor)型，也可以是MIS(Metal InsulatorSemiconductor)型。這一點，在以后的各實施方式中也一樣。所述第1及第2P型MOS晶體管P1及P2，各源極都被供給第2電源電壓VDDH。同時，一方MOS晶體管的漏極與另一方MOS晶體管的柵極連接，成為交叉耦合型。第2P型MOS晶體P2的漏極，作為輸出節(jié)點n3，正如后文所述，經(jīng)第3倒相器I3與輸出端子out連接。
另外，在所述電平變換部L中，第1N型MOS晶體管N1，其柵極充當所述電平變換部L的輸入節(jié)點n1，通過第1倒相器I1，來自輸入端子的反轉輸入信號，被輸入給該柵極(輸入節(jié)點n1)，其源極被供給接地電壓(所定電壓)VSS，其漏極則與所述第1P型MOS晶體管P1的漏極連接，這個連接點成為節(jié)點n2。所述第2N型MOS晶體管N2，其柵極通過第2倒相器I2，與所述電平變換部L的輸入節(jié)點n1連接，接收輸入端子的輸入信號，其源極被供給接地電壓(所定電壓)VSS，其漏極則與所述第2P型MOS晶體管P2的漏極連接，這個連接點成為電平變換部L的輸出節(jié)點n3。所述第2倒相器I2，接收供給的第1電源電壓VDDL，進行與第1倒相器I1同樣的信號反轉動作。
所述電平變換部L，通過上述結構，變換輸入節(jié)點n1的信號電平(即來自輸入端子in的反轉輸入信號的電平)，將其振幅電壓(第1電源電壓VDDL)，變成較大值的振幅電壓(第2電源電壓VDDH)。具體地說，輸入節(jié)點n1的信號電平，為第1電源電壓VDDL時，變換成第2電源電壓VDDH；輸入節(jié)點n1的信號電平，為接地電壓VSS時，變換成接地電壓VSS。
所述電平變換部L的輸出節(jié)點n3，通過第3倒相器I3，與輸出端子out連接。該第3倒相器I3，接受供給的第2電源電壓VDDH，將電平變換部L的輸出節(jié)點n3的信號的電平，以相同的振幅電壓狀態(tài)，為接地電壓VSS時變換成第2電源電壓VDDH；為第2電源電壓VDDH時變換成接地電壓VSS。
而且，作為本發(fā)明的特點，所述電平變換部L的輸出節(jié)點n3，與自動延遲調整電路10A連接。該自動延遲調整電路10A，即使在第1及第2電源電壓VDDL、VDDH中至少有一方變更時，也能自動調整經(jīng)過電平變換部L電平變換后，由輸出端子out輸出的輸出信號的上升沿延遲時間與下降沿延遲時間的平衡。該調整電路10A，具體地說，由N型MOS晶體管N3構成。該N型MOS晶體管N3，其源極被供給第2電源電壓VDDH，其漏極與電平變換部L的輸出節(jié)點n3連接，其柵極與電平變換部L的輸入節(jié)點n1連接。
此外，在本實施方式中，在電平變換部L的輸入節(jié)點n1及輸出節(jié)點n3的前后，配置了第1及第3倒相器I1、13。但并不是非要配置這些倒相器I1、13。在未配置的基本型中，對下文將要述及的輸入信號及輸出信號的上升沿及下降沿，可以反過來進行考慮。
接著，敘述本實施方式的帶自動延遲調整功能的電平變換電路的動作。在這里，以第1電源電壓VDDL比第2電源電壓VDDH高的情況為例，進行敘述。
在這種情況下，在電平變換部L中，P型MOS晶體管P2的柵-源之間的電壓Vgs小，而N型MOS晶體管N2的柵-源之間的電壓Vgs大。所以，與N型MOS晶體管N2相比，P型MOS晶體管P2的驅動能力差，與從輸入信號in到輸出信號out的上升沿延遲時間相比，下降沿延遲時間增大，兩延遲時間嚴重失衡。
可是，在實施方式中，在輸入信號in下降之際，通過自動延遲調整電路10A的N型MOS晶體管N3成為ON狀態(tài)，從而將第2電源電壓VDDH施加到電平變換部L的輸出節(jié)點n3上，使基于第2電源電壓VDDH的電流流入該輸出節(jié)點n3。這樣，即使電平變換部L中的P型MOS晶體管P2的驅動能力處于較差的狀態(tài)，也可以在通過該P型MOS晶體管P2流入輸出節(jié)點n3的電流之外，再加上從所述自動延遲調整電路10A的N型MOS晶體管N3流入的電流，使流入輸出節(jié)點n3的電流量增多。其結果，輸出端子out的輸出信號的下降沿延遲時間被縮短，與上升沿延遲時間基本相同，兩延遲時間的平衡獲得良好的補償。
圖3示出本實施方式中，變更第1及第2電源電壓VDDL、VDDH時，輸出信號的上升沿延遲時間tpLH和下降沿延遲時間tpHL的變化特性。該圖是在和圖17所示的現(xiàn)有技術的電平變換電路的特性圖相同的條件下計算出來的。在圖17的現(xiàn)有技術示例中，使第1及第2電源電壓VDDL、VDDH變化后，在輸出信號的上升沿延遲時間tpLH和下降沿延遲時間tpHL之間出現(xiàn)較大的時間差，存在著失衡的問題。而在本實施方式中，如圖3所示，即使讓電源電壓變化，也能抑制延遲時間的平衡失調。
這樣，采用本實施方式后，即使變更第1及第2電源電壓VDDL、VDDH中的一方或雙方，也能調短輸出信號的下降沿延遲時間tpHL，使之接近上升沿延遲時間tpLH，所以能使兩延遲時間的特性的平衡良好。
(第2實施方式)下面，參閱附圖，對本發(fā)明的第2實施方式的帶自動延遲調整功能的電平變換電路做一闡述。
圖4是表示本發(fā)明的帶自動延遲調整功能的電平變換電路的電路圖。該圖的電平變換電路，基本結構與圖2所示的電平變換電路相同。不同之外是在自動延遲調整電路10B中，除N型MOS晶體管N3外，還增加配置了P型MOS晶體管P3。
在所述自動延遲調整電路10B中，N型MOS晶體管N3的源極與所述輸出端子out連接，柵極與電平變換部L的輸入節(jié)點n1連接。進而，P型MOS晶體管P3的漏極與所述N型MOS晶體管N3的漏極連接，源極被供給第1電源電壓VDDL，柵極被供給第2電源電壓VDDH。
在本實施方式中，例如，在第1電源電壓VDDL比第2電源電壓VDDH高時，與N型MOS晶體管N2相對而言，P型MOS晶體管P2的驅動能力較差，輸出信號的下降沿延遲時間tpHL比上升沿延遲時間tpLH增大，二者成為嚴重失衡的狀態(tài)。但在自動延遲調整電路10B中，P型MOS晶體管P3，在其柵-源間的電壓Vgs(＝｜VDDH-VDDL｜)為臨界值電壓Vth(例如0.6V)以上時，成為ON狀態(tài)，在輸入信號下降時，使N型MOS晶體管N3成為ON狀態(tài)。這樣，與上述第1實施方式的自動延遲調整電路10A一樣，基于第2電源電壓VDDH的電流，流入輸出節(jié)點n3，所以，輸出節(jié)點n3的上升沿能得到補償，從而能有效地抑制輸出信號的下降沿延遲時間tpHL的增大。
進一步，在自動延遲調整電路10B中，還具有下述優(yōu)點能根據(jù)第1電源電壓VDDL和第2電源電壓VDDH電位差，改變P型MOS晶體管P3的驅動能力，第1電源電壓VDDL越大、第2電源電壓VDDH越小，P型MOS晶體管P3的驅動能力就越高。所以，越是處在使上升沿及下降沿的延遲時間嚴重失衡的電源電壓條件下，基于第2電源電壓VDDH、流入輸出節(jié)點n3的電流就越多，補償效果也就越大。
再加上，如圖5所示，反之，在第1電源電壓VDDL比第2電源電壓VDDH低(｜VDDH-VDDL｜＜Vth)時，即在輸出信號的上升沿及下降沿的延遲時間的平衡，保持比較良好的狀態(tài)時，在不需要自動延遲調整電路10B動作的條件下，P型MOS晶體管P3就成為OFF狀態(tài)，自動停止補償電平變換部L的輸出節(jié)點n3的上升沿。所以還具有下述優(yōu)點作為整個電平變換電路，不會進行晶體管的多余的轉換動作，耗電量小。
這樣，采用本實施方式后，即使第1及第2電源電壓VDDL、VDDH中的一方或雙方發(fā)生了變更，也能自動確保輸出信號的上升沿及下降沿的延遲時間的平衡，在不需要延遲時間的調整功能時，還能自動停止自動延遲調整電路10B的動作。
(第3實施方式)下面，參閱附圖，對本發(fā)明的第3實施方式的帶自動延遲調整功能的電平變換電路做一闡述。
圖6是表示本發(fā)明的帶自動延遲調整功能的電平變換電路的電路圖。該圖的電平變換電路，作為自動延遲調電路10C，具有電流反射鏡電路15。
所述電流反射鏡電路15，具有第1N型MOS晶體管N3，和第1及第2P型MOS晶體管P3、P4。所述第1 N型MOS晶體管N3，其源極被供給接地電壓VSS，漏極與所述第1及第2P型MOS晶體管P3、P4的柵極連接，柵極與電平變換部L的輸入節(jié)點n1連接。另外，第1P型MOS晶體管P3，漏極與第1N型MOS晶體管N3的漏極連接，源極被供給所述第2電源電壓VDDH。還有，第2P型MOS晶體管P4，漏極與電平變換部L的輸出節(jié)點n3連接，源極被供給所述第2電源電壓VDDH。
在本實施方式中，例如，在第1電源電壓VDDL比第2電源電壓VDDH高時，如前所述，P型MOS晶體管P2的驅動能力比N型MOS晶體管N2的驅動能力差，輸入信號的下降沿延遲時間tpHL比上升沿延遲時間tpLH增大，兩延遲時間的平衡嚴重失調。但在輸入信號下降之際，在電流反射鏡電路15中，N型MOS晶體管N3成為ON狀態(tài)，伴隨著它，P型MOS晶體管P3、P4也成為ON狀態(tài)，從而使基于第2電源電壓VDDH的電流，經(jīng)過P型MOS晶體管P4，流入電平變換部L的輸出節(jié)點n3，可補償該輸出節(jié)點n3中的信號的上升沿，因而可有效地抑制輸出端子out的輸出信號的下降沿延遲時間tpHL的增大，確保上升沿延遲時間tpLH及下降沿延遲時間tpHL的平衡良好。
這時，由于通過電流反射鏡電路15的P型MOS晶體管P4，補償供給電流，所以與通過N型MOS晶體管供給電流時相比， 能增多基于第2電源電壓VDDH的供給電流量，能更加有效地抑制下降沿延遲時間tpHL的增大。
另一方面，在輸入信號上升時，電平變換部L的輸出節(jié)點n3的信號成為下降狀態(tài)。但電流反射鏡電路15的N型MOS晶體管N3成為OFF狀態(tài)后，電流反射鏡電路15的節(jié)點n4(第1及第2P型MOS晶體管P3、P4的柵極)的電位，在P型MOS晶體管P3的驅動下上升，使P型MOS晶體管P4成為OFF狀態(tài)，所以經(jīng)過電流反射鏡電路15的電流補償供給被停止。
(第4實施方式)下面，參閱附圖，對本發(fā)明的第4實施方式的帶自動延遲調整功能的電平變換電路做一闡述。
圖7是表示本實施方式的帶自動延遲調整功能的電平變換電路的電路圖。該圖的本實施方式的電平變換電路，其特征是作為自動延遲調整電路10D，在圖6所示的自動延遲調整電路10C的電流反射鏡電路15上，又附加第2N型MOS晶體管N4，成為電流反射鏡電路15’。
所述第2 N型MOS晶體管N4，配置在第1N型MOS晶體管N3和第1P型MOS晶體管P3之間，其源極與第1N型晶體管N3的漏極連接，其漏極與第1P型晶體管P3的漏極連接，其柵極在第3倒相器I3和輸出端子out之間連接。
在本實施方式中，在輸入信號下降前的階段，即處在第1電源電壓VDDL的狀態(tài)時，電流反射鏡電路15’的第2 N型MOS晶體管N4，伴隨著輸出端子out的輸出信號處在第2電源電壓VDDH下，而成為ON狀態(tài)。其后，輸入信號一下降，在電流反射鏡電路15’中，如在第3實施方式中已經(jīng)敘述過的那樣，第1N型MOS晶體管N3和第1及第2P型MOS晶體管P3、P4都成為ON狀態(tài)，基于第2電源電壓VDDH、流過P型MOS晶體管P4的電流，被供給電平變換部L的輸出節(jié)點n3，補償輸出節(jié)點n3的信號上升沿(即輸出信號的下降沿)。
而且，隨著電平變換部L的輸出節(jié)點n3向H電平(第2電源電壓VDDH)移動，電流反射鏡電路15’的N型MOS晶體管N4，向OFF狀態(tài)移動，所以在電流反射鏡電路15’中，在P型MOS晶體管P3的驅動下，節(jié)點n4的電位立即上升，將P型MOS晶體管P4置于OFF狀態(tài)。這樣，節(jié)點n4的電位，在P型MOS晶體管P3的驅動下上升，將P型MOS晶體管P4置于OFF狀態(tài)后，由電流反射鏡電路15’對電平變換部L的輸出節(jié)點n3電流補償供給停止。
這樣，采用本實施方式后，即使變更了第1及第2電源電壓，由于具備自控自動延遲調整電路10D的動作和不動作的反饋電路，所以不僅能確保輸出信號的上升沿延遲時間和下降沿延遲時間的延遲特性的平衡，而且還能實現(xiàn)具備高效率的平衡調整能力、帶自動延遲功能的電平變換電路。
(第5實施方式)下面，參閱附圖，對本發(fā)明的第5實施方式的帶自動延遲調整功能的電平變換電路做一闡述。
圖8是表示本實施方式的帶自動延遲調整功能的電平變換電路的電路圖。在該圖的電平變換電路中，自動延遲調整電路10E，配置在電平變換部L的輸入節(jié)點n1側。
所述自動延遲調整電路10E，在構成第1倒相器I1的串聯(lián)連接的P型MOS晶體管P5和N型MOS晶體管N5中，具有N型MOS晶體管N5，和與該N型MOS晶體管(第1N型MOS晶體管)N5串聯(lián)連接的第2N型MOS晶體管N4。所述第1N型MOS晶體管5，其柵極與輸入端子in連接，其漏極與電平變換部L的輸入節(jié)點n1連接。另外，第2N型MOS晶體管N4，其源極被供給接地電壓VSS，其漏極與第1N型MOS晶體管N5的源極連接，其柵極被供給第2電源電壓VDDH。
在本實施方式中，在將第1電源電壓VDDL設定成高電壓、第2電源電壓VDDH設定成低電壓時，由圖3可知，輸出信號的下降沿延遲時間tpHL，比上升沿延遲時間tpLH長，二者的時間差變大。可是，第2電源電壓VDDH的電壓被設定得越低，自動延遲調整電路10E的N型MOS晶體管N4的驅動能力也相應降低。所以，在輸入信號上升時，即使第1倒相器I1的N型MOS晶體管N5以通常的驅動能力ON，但通過自動延遲調整電路10E的N型MOS晶體管N4，從電平變換部L的輸入節(jié)點n1，流到接地的電流的減少變化卻變小，電平變換部L的輸入節(jié)點n1的電壓的下降變化也變小，該輸入節(jié)點n1的下降沿延遲時間被延長。其結果，如圖9所示，在電平變換部L中，輸出節(jié)點n3的上升沿延遲時間tpLH和下降沿延遲時間tpHL，都被調整到延遲時間較長一側，兩延遲時間tpLH、tpHL的平衡得到妥善的補償。
(第6實施方式)下面，參閱附圖10，對本發(fā)明的第6實施方式的帶自動延遲調整功能的電平變換電路做一闡述。
本實施方式的電平變換電路，是將圖2所示的第1實施方式和圖8所示的第5實施方式組合而成。
就是說，在圖10的電平變換電路中，具有2個自動延遲調整電路10A和10E。一個自動延遲調整電路10A，由與電平變換部L的輸出節(jié)點n3連接的、根據(jù)輸入節(jié)點n1的電位進行動作的N型MOS晶體管N3構成。而另一個自動延遲調整電路10E的構成中則具有與第1倒相器I1的N型MOS晶體管(第1晶體管)N5串聯(lián)連接的第2N型MOS晶體管N4。
所以，在本實施方式中，可以獲得第1實施方式和第5實施方式的雙重作用效果。就是說，一方面，通過自動延遲調整電路10A，將輸出信號的下降沿延遲時間tpHL調短；另一方面，又通過自動延遲調整電路10E，將輸出信號的上升沿延遲時間tpLH調長。以兩延遲時間的大致中間的延遲時間，確保兩延遲時間tpHL、tpLH的平衡。
(第7實施方式)下面，參閱圖11，對本發(fā)明的第7實施方式的帶自動延遲調整功能的電平變換電路做一闡述。
圖11的電平變換電路，是將前文圖8所示的第5實施方式的自動延遲調整電路10E的配置位置進行了變更。就是說，在本實施方式中，自動延遲調整電路10F，被配置在電平變換部L的輸出節(jié)點n3的一側。該自動延遲調整電路10F，也與圖8所示的自動延遲調整電路10E一樣，由串聯(lián)連接的第1及第2N型MOS晶體管N6、N4構成。但第1N型MOS晶體管N6，被由構成第3倒相器I3的P型MOS晶體管P6及N型MOS晶體管N6中的N型MOS晶體管N6兼用。被兼用的第1N型MOS晶體管N6，其柵極與電平變換部L的輸出節(jié)點n3連接，漏極與輸出out端子連接，源極與第2N型MOS晶體管N4的漏極與連接。另外，第2N型MOS晶體管N4的柵極被供給第1電源電壓VDDL。
所以，在本實施方式中，在將第1電源電壓VDDL設定成高電壓、第2電源電壓VDDH設定成低電壓時，由圖3可知，輸出信號的下降沿延遲時間tpHL，比上升沿延遲時間tpLH長，二者的時間差變大。不過，伴隨著第1電源電壓VDDL設定成高電壓，自動延遲調整電路10F的N型MOS晶體管N4的驅動能力也相應增大。所以，在輸入信號下降時，即使因P型MOS晶體管P4的驅動能力變差而使電平變換部L的輸出節(jié)點n3的信號上升沿變緩，但在自動延遲調整電路10F的N型MOS晶體管N4的作用下從輸出端子out流往接地的電流量增多，輸出端子out的電壓的下降變化變大，該輸出端子out的信號的下降沿延遲時間tpHL變短。這樣，盡管輸出信號的上升沿延遲時間tpLH變短，但由于下降沿延遲時間tpHL也被調短，所以兩延遲時間tpLH、tpHL的平衡可以得到良好的補償。
(第8實施方式)下面，參閱附圖，對本發(fā)明的第8實施方式的帶自動延遲調整功能的電平變換電路做一闡述。
圖12表示本實施方式中帶自動延遲調整功能的電平變換電路電路圖。在該圖的電平變換電路中，電平變換部L在由第1及第2P型MOS晶體管P1、P2，第3及第4N型MOS晶體管N1、N2，和第2倒相器I2構成的交叉閂鎖型結構時，自動延遲調整電路10G，具有第5N型MOS晶體管N4和第6N型MOS晶體管N3。
在所述自動延遲調整電路10G中，第5N型MOS晶體管N4，與所述電平變換部L的第4N型MOS晶體管N2串聯(lián)連接，其漏極與所述第4N型MOS晶體管N2的源極連接，其源極被供給接地電壓VSS，其柵極被供給第2電源電壓VDDH。還有，第6N型MOS晶體管N3，與所述電平變換部L的第3N型MOS晶體管N1串聯(lián)連接，其漏極與所述第3N型MOS晶體管N1的源極連接，其源極被供給接地電壓VSS，其柵極被供給第1電源電壓VDDL。
例如，第1電源電壓VDDL比第2電源電壓VDDH高時，與電平變換部L的N型MOS晶體管N2相比，P型MOS晶體管P2的驅動能力差。輸出節(jié)點n3的信號上升沿延遲時間也要比下降沿延遲時間大。但在本實施方式中，自動延遲調整電路10G具有下述特性與第6N型MOS晶體管N3相對而言，第5N型MOS晶體管N4驅動能力受到抑制，所以可以使電平變換部L的輸出節(jié)點n3的下降沿延遲時間，比上升沿延遲時間增長。
所以，在本實施方式中，通過使電平變換部L的P型MOS晶體管P2的驅動能力變差，和強制性地抑制第5N型MOS晶體管N4的驅動能力，這樣雙管齊下的結果，使輸出端子out的輸出信號的上升沿延遲時間tpLH和下降沿延遲時間tpHL變得大致相等，上升沿及下降沿的延遲時間的平衡變得良好。
(本發(fā)明的第1相關技術)下面，參閱附圖，對本發(fā)明的相關技術的電平變換電路做一敘述。
圖13示出本相關技術中的電平變換電路的電路圖。該圖的電平變換電路，是在圖7所示的電平變換電路的電流反射鏡電路15’中，使在P型MOS晶體管P3的漏極與N型MOS晶體管N3的漏極之間串聯(lián)連接的N型MOS晶體管N4的柵極，不與輸出端子out連接，而與控制端子cnt連接，通過該控制端子cnt，將控制信號從外部給予N型MOS晶體管N4，從而進行控制。
在本相關技術中，例如，在第1電源電壓VDDL比第2電源電壓VDDH高時，在電平變換部L中，P型MOS晶體管P2的驅動能力，比N型MOS晶體管N2的驅動能力差，輸出信號的下降沿延遲時間比上升沿延遲時間增大，兩延遲時間嚴重失衡。但在該嚴重失衡之際，給控制端子cnt外加H(高)電平的控制信號，在使N型MOS晶體管N4常ON的狀態(tài)下，在輸入信號下降時，N型MOS晶體管N3成為ON狀態(tài)，從而補償電平變換部L的輸出節(jié)點n3的信號的上升沿，抑制輸出信號的下降沿延遲時間的增大。另外，反之，在第1電源電壓VDDL比第2電源電壓VDDH低時，由于不需要延遲時間的調整功能，所以只要給控制端子cnt外加L(低)電平的控制信號，使N型MOS晶體管N4常OFF，就能使延遲時間的調整功能不動作，作為電流變換電路的整體，不會進行晶體管的多余的轉換動作，具有降低耗電量的優(yōu)點。
這樣，在本相關技術中，在變更了電源電壓時，雖然不能自動，但采用輸入來自控制端子cnt的控制信號的方式，就可以選擇延遲調整功能的ON和OFF，使輸出信號的上升沿延遲時間和下降沿延遲時間特性的平衡保持良好狀態(tài)，而且還能具備高效的平衡調整能力。
(本發(fā)明的第2相關技術)下面，參閱附圖，對本發(fā)明的第2相關技術的電平變換電路做一敘述。
圖14示出本相關技術的電路圖。該圖的電平變換電路，是在圖4所示的第2實施方式的電平變換電路中，不給自動延遲調整電路10B的P型MOS晶體管P3的柵極，供給第2電源電壓VDDH，而使它與控制端子cnt連接，通過該控制端子cnt，將控制信號從外部給予P型MOS晶體管P3，從而控制其動作。
在本相關技術中，如前所述，例如，在第1電源電壓VDDL比第2電源電壓VDDH高時，輸出信號的下降沿延遲時間比上升沿延遲時間增大，兩延遲時間嚴重失衡。但只有在該嚴重失衡之際，才給控制端子cnt施加L(低)電平的控制信號，在使P型MOS晶體管P3常ON的狀態(tài)下，在輸入信號下降時，N型MOS晶體管N3成為ON狀態(tài)，從而補償電平變換部L的輸出節(jié)點n3的信號的上升沿，抑制輸出信號的下降沿延遲時間的增大。另外，反之，在第1電源電壓VDDL比第2電源電壓VDDH低時，由于不需要延遲時間的調整功能，所以只要給控制端子cnt外加H(高)電平的控制信號，使P型MOS晶體管P3常OFF，就能使延遲時間的調整功能不動作，作為電流變換電路的整體，不會進行晶體管的多余的轉換動作，具有降低耗電量的優(yōu)點。
上面，敘述了相關技術。在已經(jīng)述及的本發(fā)明的實施方式中，在希望發(fā)揮延遲調整功能時，只要附加一種具有能夠根據(jù)控制信號來選擇流向半導體裝置內的補償電流的導通與截止的選擇功能的控制端子，就可以實現(xiàn)即使在變更了電源電壓后，可根據(jù)來自控制端子的控制信號，選擇延遲調整功能的導通與截止，使輸出信號的上升沿延遲時間和下降沿延遲時間的延遲特性保持平衡，同時還能具備高效的平衡調整能力的電平變換電路。
此外，在已述的相關技術中，根據(jù)不同的使用條件及用途，也可以滿足上升沿延遲時間和下降延遲時間需要不均衡時的要求，可以根據(jù)需要，大幅度調整輸出信號的上升沿及下降沿延遲時間的平衡量。
如上所述，依據(jù)本發(fā)明之1～12的帶自動延遲調整功能的電平變換電路，隨著電平變換前后的電源電壓的改變，即使輸出端子的輸出信號的上升沿延遲時間變得比下降沿延遲時間長，產(chǎn)生不平衡，因設置了對該不平衡進行自動校正的自動延遲調整電路，所以也可以不受電平變換前后的電源電壓的值的影響，始終可以以合適的延遲特性對輸入信號進行電平變換。
權利要求
1.一種帶自動延遲調整功能的電平變換電路，其特征在于包括輸入具有作為第1電源電壓與所定電壓之間的電位差的第1振幅電壓的信號的輸入端子；對所述輸入端子的輸入信號的所述第1振幅電壓進行電平變換，使其成為作為第2電源電壓與所述所定電壓之間的電位差的第2振幅電壓的電平變換部；輸出經(jīng)過所述電平變換部變換過的信號的輸出端子；以及相應所述第1電源電壓及第2電源電壓中至少一方的電壓值的變更，自動修正被所述電平變換部電平變換后由所述輸出端子輸出的信號的上升沿延遲時間與下降沿延遲時間的平衡的自動延遲調整電路。
2.如權利要求1所述的帶自動延遲調整功能的電平變換電路，其特征在于所述自動延遲調整電路，在自所述輸出端子的輸出信號的上升沿延遲時間比下降沿延遲時間長時，進行補償，增加流入所述輸出端子的電流量。
3.如權利要求2所述的帶自動延遲調整功能的電平變換電路，其特征在于所述自動延遲調整電路，具有N型晶體管，所述N型晶體管，一端被供給所述第2電源電壓，另一端與所述輸出端子連接，柵極與所述輸入端子連接。
4.如權利要求3所述的帶自動延遲調整功能的電平變換電路，其特征在于所述自動延遲調整電路，還具有P型晶體管，所述P型晶體管，漏極與所述N型晶體管的源極連接，源極被供給所述第1電源電壓，柵極被供給所述第2電源電壓。
5.如權利要求2所述的帶自動延遲調整功能的電平變換電路，其特征在于所述自動延遲調整電路，具有電流反射鏡電路，所述電流反射鏡電路具有第1N型晶體管，和第1及第2P型晶體管，所述第1N型晶體管，源極被供給所述所定電壓，漏極與所述第1及第2P型晶體管的柵極連接，柵極與所述輸入端子連接，所述第1P型晶體管，漏極與所述第1N型晶體管的漏極連接，源極被供給所述第2電源電壓，所述第2P型晶體管，漏極與所述輸出端子連接，源極被供給所述第2電源電壓。
6.如權利要求5所述的帶自動延遲調整功能的電平變換電路，其特征在于配置著將被所述電平變換部電平變換的信號反轉，并將該反轉信號向所述輸出端子輸出的倒相器，所述電流反射鏡電路，還具有第2N型晶體管，所述第2N型晶體管，源極與所述第1N型晶體管的漏極連接，漏極與所述第1P型晶體管的漏極連接，柵極連接在所述倒相器和所述輸出端子之間。
7.如權利要求1或2所述的帶自動延遲調整功能的電平變換電路，其特征在于所述自動延遲調整電路，在自所述輸出端子的輸出信號的上升沿延遲時間比下降沿延遲時間長時，減小所述電平變換部的所述輸入端子側的電壓降低變化或所述電平變換部的所述輸出端子側的電壓降低變化。
8.如權利要求3或7所述的帶自動延遲調整功能的電平變換電路，其特征在于所述自動延遲調整電路，具有串聯(lián)連接的第1及第2N型晶體管，所述第1N型晶體管，柵極與所述輸入端子連接，漏極與所述電平變換部的信號輸入側連接，所述第2N型晶體管，源極被供給所述所定電壓，漏極與所述第1N型晶體管的源極連接，柵極被供給所述第2電源電壓。
9.如權利要求7所述的帶自動延遲調整功能的電平變換電路，其特征在于所述自動延遲調整電路，具有串聯(lián)連接的第1及第2N型晶體管，所述第1N型晶體管，柵極與所述電平變換部的信號輸出側連接，漏極與所述輸出端子連接，所述第2N型晶體管，漏極與所述第1N型晶體管的源極連接，源極被供給所述所定電壓，柵極被供給所述第1電源電壓。
10.如權利要求8或9所述的帶自動延遲調整功能的電平變換電路，其特征在于所述電平變換部，是具有第1及第2P型晶體管和第3及第4N型晶體管的交叉閂鎖型，所述第1及第2P型晶體管，其中一方的晶體管的漏極與另一方晶體管的柵極連接，所述第2P型晶體管的漏極與所述輸出端子連接，所述第3N型晶體管，柵極與所述輸入端子連接，源極被供給所述所定電壓，所述第4N型晶體管，柵極通過倒相器與所述輸入端子連接，源極被供給所定電壓，所述自動延遲調整電路，具有第5N型晶體管，所述第5N型晶體管，漏極與所述第4N型晶體管的源極連接，源極被供給所述所定電壓，柵極被供給所述第2電源電壓。
11.權利要求10所述的帶自動延遲調整功能的電平變換電路，其特征在于所述自動延遲調整電路，還具有第6N型晶體管，所述第6N型晶體管，漏極與所述第3N型晶體管的源極連接，源極被供給所述所定電壓，柵極被供給所述第1電源電壓。
12.如權利要求1所述的帶自動延遲調整功能的電平變換電路，其特征在于所述電平變換部，是具有第1及第2P型晶體管和第1及第2N型晶體管的交叉閂鎖型，所述第1及第2P型晶體管，其中一方的晶體管的漏極與另一方晶體管的柵極連接，所述第2P型晶體管的漏極與所述輸出端子連接，所述第1N型晶體管，柵極與所述輸入端子連接，源極被供給所述所定電壓，所述第2N型晶體管，柵極通過倒相器與所述輸入端子連接，源極被供給所述所定電壓。
全文摘要
一種帶自動延遲調整功能的電平變換電路，在輸入端子(in)的輸入信號的振幅電壓(第1電源電壓VDDL)變高而輸出端子(out)的輸出信號的振幅電壓(第2電源電壓VDDH)變低時，自輸出端子(out)的信號的下降沿延遲時間容易比上升沿延遲時間變長。但因經(jīng)倒相器(I1)的反轉輸入信號被輸入電平變換部(L)并被輸入N型晶體管(N3)的柵極，所以在輸入端子(in)的輸入信號下降時，N型晶體管(N3)為ON狀態(tài)，電流由第2電源電壓(VDDH)供給到電平變換部(L)的輸出節(jié)點(n3)，輔助了在電平變換部(L)中向H電平的變換。從而能使輸出信號的下降沿延遲時間特性和上升沿延遲時間特性的平衡保持良好狀態(tài)。
文檔編號H03K5/153GK1520037SQ200410002580
公開日2004年8月11日 申請日期2004年1月30日 優(yōu)先權日2003年1月31日
發(fā)明者伊東美和, 中西和幸, 平田昭夫, 山本裕雄, 初田次康, 夫, 幸, 康, 雄 申請人:松下電器產(chǎn)業(yè)株式會社