專利名稱：一種高速同步計(jì)數(shù)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于數(shù)字電路領(lǐng)域，特別是提供一種高速同步計(jì)數(shù)器，它能夠提高計(jì)數(shù)速度和同步精度。
背景技術(shù)：
常用的計(jì)數(shù)器采用前一級計(jì)數(shù)器的輸出作為后一級計(jì)數(shù)器的計(jì)數(shù)輸入，各級計(jì)數(shù)器以串聯(lián)的形式連接，計(jì)數(shù)器的總延遲等于各級計(jì)數(shù)器的延遲的和，各級計(jì)數(shù)器的狀態(tài)的變化是不同步的。該類計(jì)數(shù)器僅適用于對計(jì)數(shù)速度和同步計(jì)數(shù)要求不高的應(yīng)用，其典型電路如7493芯片采用的電路。
美國專利3,943,478和4,679,216公開了一種累進(jìn)門控所有前面各級的輸出信號(hào)使其傳播到后一級的輸入信號(hào)上的同步二進(jìn)制計(jì)數(shù)器。然而，各級的重復(fù)使用，使門控中所用的“與非”門的輸入端復(fù)雜化，這對計(jì)數(shù)器電路的集成化是不利的。美國專利4,037,085介紹了一種監(jiān)視各級電流來確定后一級的狀態(tài)的計(jì)數(shù)器。但因進(jìn)位信號(hào)從第一級傳到第二級的傳輸時(shí)間，使工作速度的效率未能令人滿意。94118088.3用一個(gè)電路接收前一級計(jì)數(shù)器的輸出信號(hào)和低位計(jì)數(shù)器產(chǎn)生的低位進(jìn)位信號(hào)，從而產(chǎn)生下個(gè)進(jìn)位信號(hào)加到至少一個(gè)后一級計(jì)數(shù)器上，以提高根據(jù)前一級產(chǎn)生的進(jìn)位信號(hào)進(jìn)行一信號(hào)的串行傳輸操作的電子電路中該信號(hào)的傳輸速率，其計(jì)數(shù)速度仍然不能快。
現(xiàn)有的高速同步計(jì)數(shù)器采用將相關(guān)的前級計(jì)數(shù)器的輸出作為邏輯裝置的控制信號(hào)，邏輯裝置的輸出信號(hào)和輸入線的時(shí)鐘信號(hào)輸入到轉(zhuǎn)換裝置，控制輸入線的時(shí)鐘信號(hào)脈沖是否可到達(dá)后一級計(jì)數(shù)器，使得后一級計(jì)數(shù)器狀態(tài)變化，參考文獻(xiàn)見96105127.2。96105127.2的高速同步計(jì)數(shù)器電路的核心是采用前級計(jì)數(shù)器的輸出作為控制信號(hào)，控制輸入線的時(shí)鐘信號(hào)是否可到達(dá)后一級計(jì)數(shù)器，控制對象是輸入線的時(shí)鐘信號(hào)。96105127.2的高速同步計(jì)數(shù)器電路由于其各級之間采用的是串聯(lián)方式，即前一級的邏輯裝置的輸出將作為后一級的邏輯裝置的輸入，后一級的邏輯裝置的輸出與前面各級的計(jì)數(shù)器的狀態(tài)有關(guān)。由于每一級邏輯裝置都有一定的時(shí)間延遲，前面各級的計(jì)數(shù)器的狀態(tài)需要經(jīng)過各級邏輯裝置才能達(dá)到本級邏輯裝置，當(dāng)計(jì)數(shù)器位數(shù)多或輸入線的時(shí)鐘的頻率很高時(shí)，由于邏輯裝置的延遲，本級邏輯裝置還未達(dá)到應(yīng)有的穩(wěn)定狀態(tài)時(shí)，輸入線的時(shí)鐘就已經(jīng)到達(dá)，計(jì)數(shù)器將出現(xiàn)不穩(wěn)定或漏計(jì)數(shù)。計(jì)數(shù)器的位數(shù)越多，所能達(dá)到的最高計(jì)數(shù)頻率就越低。96105127.2的高速同步計(jì)數(shù)器電路另外一個(gè)問題是其計(jì)數(shù)器的性能取決于輸入線的時(shí)鐘頻率，圖1是輸入線的時(shí)鐘頻率為5MHz時(shí)的實(shí)施例1和實(shí)施例2的各位計(jì)數(shù)器輸出波形；圖2是輸入線的時(shí)鐘頻率為50MHz時(shí)的實(shí)施例1和實(shí)施例2的各位計(jì)數(shù)器輸出波形；圖3是輸入線的時(shí)鐘頻率為100MHz時(shí)的實(shí)施例1和實(shí)施例2的各位計(jì)數(shù)器輸出波形。圖中fin為輸入線的時(shí)鐘波形，Q1為計(jì)數(shù)器1的輸出波形，Q2為計(jì)數(shù)器2的輸出波形，Q3為計(jì)數(shù)器3的輸出波形，Q4為計(jì)數(shù)器4的輸出波形，Q5為計(jì)數(shù)器5的輸出波形。由圖1可以看出，當(dāng)輸入線的時(shí)鐘頻率不高時(shí)，該方案已失去了計(jì)數(shù)的功能，以及各級計(jì)數(shù)器的狀態(tài)的變化的延遲。由圖2可以看出，當(dāng)輸入線的時(shí)鐘頻率較高時(shí)，該方案的第二計(jì)數(shù)器的輸出不是期望狀態(tài)。由圖3可以看出，當(dāng)輸入線的時(shí)鐘頻率在合適的范圍內(nèi)，該方案的計(jì)數(shù)器的輸出才是期望狀態(tài)。
96105127.2的高速同步計(jì)數(shù)器電路的問題概括如下計(jì)數(shù)狀態(tài)串行傳遞，當(dāng)計(jì)數(shù)器級數(shù)多時(shí)，總延遲時(shí)間較長；輸入線的時(shí)鐘頻率只能在一定的范圍內(nèi)，既不能太高，也不能太低，該頻率范圍取決于電路器件的速度，不同速度的器件的頻率范圍是不一樣的；各計(jì)數(shù)器計(jì)數(shù)的同步速度較低。該計(jì)數(shù)器不能適用于高速計(jì)數(shù)，并高速讀出的應(yīng)用，如高速計(jì)時(shí)器。該計(jì)數(shù)器也不能用于輸入線的時(shí)鐘脈沖間隔在較寬范圍變化的應(yīng)用，如隨機(jī)計(jì)時(shí)器。

發(fā)明內(nèi)容
本發(fā)明的目的就是為解決上述背景技術(shù)存在的問題，采用新的計(jì)數(shù)方案，提供一種能夠適應(yīng)更寬的輸入線的時(shí)鐘頻率范圍的高速同步計(jì)數(shù)器。
本發(fā)明的技術(shù)方案是一種高速同步計(jì)數(shù)器，具有計(jì)數(shù)信號(hào)輸入線和n位計(jì)數(shù)級，n≥2，計(jì)數(shù)信號(hào)輸入線連接到所述的各級計(jì)數(shù)器的計(jì)數(shù)信號(hào)輸入端，其特征是每位計(jì)數(shù)器中都具有一個(gè)計(jì)數(shù)電路和至少一個(gè)計(jì)數(shù)預(yù)置裝置，計(jì)數(shù)電路具有至少一個(gè)計(jì)數(shù)預(yù)置輸入口，每一個(gè)計(jì)數(shù)預(yù)置裝置具有至少兩個(gè)輸入端和至少一個(gè)輸出端，計(jì)數(shù)預(yù)置裝置的輸入端與本級計(jì)數(shù)器的輸出及它的全部前級計(jì)數(shù)器的輸出連接，計(jì)數(shù)預(yù)置裝置的輸出端接本級計(jì)數(shù)器的計(jì)數(shù)預(yù)置輸入口。
如上所述的高速同步計(jì)數(shù)器，其特征是所述的各級計(jì)數(shù)器當(dāng)前的輸出狀態(tài)，在下一個(gè)計(jì)數(shù)信號(hào)輸入線信號(hào)有效前，輸入到相應(yīng)的計(jì)數(shù)器的計(jì)數(shù)預(yù)置裝置，計(jì)數(shù)預(yù)置裝置根據(jù)輸入產(chǎn)生相應(yīng)的計(jì)數(shù)器在下一個(gè)計(jì)數(shù)信號(hào)輸入線信號(hào)有效時(shí)所應(yīng)輸出的狀態(tài)。
如上所述的高速同步計(jì)數(shù)器，其特征是所述的計(jì)數(shù)預(yù)置裝置的輸出狀態(tài)，在下一個(gè)計(jì)數(shù)信號(hào)輸入線信號(hào)有效時(shí)，被置于本級計(jì)數(shù)器的輸出端。
如上所述的高速同步計(jì)數(shù)器，其特征是所述計(jì)數(shù)預(yù)置裝置由邏輯電路組成，邏輯電路包括至少一個(gè)與門電路或至少一個(gè)或門電路；如上所述的高速同步計(jì)數(shù)器，其特征是所述的高速同步計(jì)數(shù)器可以將多塊上述計(jì)數(shù)器進(jìn)行級聯(lián)形成更長的計(jì)數(shù)器；級聯(lián)的后一計(jì)數(shù)器塊的第一級計(jì)數(shù)器的計(jì)數(shù)預(yù)置裝置的一個(gè)輸入端與級聯(lián)的前一計(jì)數(shù)器塊的最后一級計(jì)數(shù)器的計(jì)數(shù)預(yù)置裝置相連，其另一個(gè)輸入端與級聯(lián)的前一計(jì)數(shù)器塊最后一級計(jì)數(shù)器的輸出端相連。
本發(fā)明的高速同步計(jì)數(shù)器包括計(jì)數(shù)信號(hào)輸入線，用以輸入計(jì)數(shù)輸入信號(hào)；至少兩級計(jì)數(shù)單元，用以根據(jù)計(jì)數(shù)輸入信號(hào)產(chǎn)生多位計(jì)數(shù)值；各級計(jì)數(shù)單元均具有一個(gè)計(jì)數(shù)器和一個(gè)計(jì)數(shù)預(yù)置裝置；計(jì)數(shù)預(yù)置輸入口用以預(yù)置計(jì)數(shù)器中的低位計(jì)數(shù)級單元，在下一個(gè)計(jì)數(shù)輸入信號(hào)有效時(shí)的輸出狀態(tài)。
各級計(jì)數(shù)單元的計(jì)數(shù)器的計(jì)數(shù)預(yù)置輸入口連接的計(jì)數(shù)預(yù)置裝置，根據(jù)本位計(jì)數(shù)器和它的高位的各計(jì)數(shù)器的輸出狀態(tài)，產(chǎn)生下一個(gè)計(jì)數(shù)輸入信號(hào)有效時(shí)的本位計(jì)數(shù)器的預(yù)置狀態(tài)。在下一個(gè)計(jì)數(shù)輸入信號(hào)有效時(shí)，各位計(jì)數(shù)器同時(shí)將本位計(jì)數(shù)器的輸出狀態(tài)置為本位計(jì)數(shù)器的計(jì)數(shù)預(yù)置裝置預(yù)置的狀態(tài)。在各位計(jì)數(shù)器的本次計(jì)數(shù)狀態(tài)穩(wěn)定后，各位計(jì)數(shù)器的計(jì)數(shù)預(yù)置輸入口連接的計(jì)數(shù)預(yù)置裝置，根據(jù)當(dāng)前的本位計(jì)數(shù)器和它的高位的各計(jì)數(shù)器的輸出狀態(tài)，產(chǎn)生新的本位計(jì)數(shù)器的計(jì)數(shù)預(yù)置裝置的輸出。
由于各計(jì)數(shù)器的輸出狀態(tài)是在計(jì)數(shù)輸入信號(hào)有效前就已經(jīng)預(yù)置好了，所以在計(jì)數(shù)輸入信號(hào)有效時(shí)，各位計(jì)數(shù)器可以實(shí)現(xiàn)同時(shí)的輸出狀態(tài)的轉(zhuǎn)換。各位計(jì)數(shù)器的計(jì)數(shù)預(yù)置裝置的延遲時(shí)間是一致的，并且是并行運(yùn)行的，所以對于同樣速度的器件，本發(fā)明可以達(dá)到更高的計(jì)數(shù)速度和同步精度，而且計(jì)數(shù)輸入信號(hào)頻率范圍更寬，并且可用于計(jì)數(shù)輸入信號(hào)的間隔是隨機(jī)的應(yīng)用。
本發(fā)明最多可以直接連接的計(jì)數(shù)器位數(shù)，取決于計(jì)數(shù)器輸出端的負(fù)載驅(qū)動(dòng)能力，即可以驅(qū)動(dòng)的計(jì)數(shù)預(yù)置裝置個(gè)數(shù)。對于更多位數(shù)的計(jì)數(shù)器應(yīng)用，可以采用級聯(lián)方式予以擴(kuò)展。擴(kuò)展連接的計(jì)數(shù)預(yù)置裝置的總延遲時(shí)間比級聯(lián)的前塊計(jì)數(shù)預(yù)置裝置的延遲時(shí)間多一級門電路的延遲時(shí)間。
下面將結(jié)合實(shí)施例對本發(fā)明的原理及特性，以及對于級聯(lián)擴(kuò)展的應(yīng)用和延遲的影響，做進(jìn)一步的說明。


圖1輸入線的時(shí)鐘頻率為5MHz時(shí)96105127.2的實(shí)施例1和實(shí)施例2的各位計(jì)數(shù)器輸出波形；圖2輸入線的時(shí)鐘頻率為50MHz時(shí)96105127.2的實(shí)施例1和實(shí)施例2的各位計(jì)數(shù)器輸出波形；圖3輸入線的時(shí)鐘頻率為100MHz時(shí)96105127.2的實(shí)施例1和實(shí)施例2的各位計(jì)數(shù)器輸出波形；圖4本發(fā)明實(shí)施例1的電路示意圖；圖5本發(fā)明實(shí)施例2的電路示意圖；圖6本發(fā)明實(shí)施例3的電路示意圖；具體實(shí)施方式
圖4是本發(fā)明優(yōu)選實(shí)施例的電路示意圖，計(jì)數(shù)輸入信號(hào)1連接到六位計(jì)數(shù)器2-7的時(shí)鐘輸入端。與門10、15、20、25、30、35和異或門13、18、23、28、33、38構(gòu)成計(jì)數(shù)預(yù)置裝置。計(jì)數(shù)器的輸出端12、17、22、27、32、37將各位計(jì)數(shù)器的狀態(tài)輸出。
計(jì)數(shù)器2作為整個(gè)計(jì)數(shù)器的第一級(高位)時(shí)，與門10的兩個(gè)輸入端8和9被置為高電平，其輸出11始終為高電平。異或門13的輸出14取決于計(jì)數(shù)器2的輸出12和與門10的輸出11。當(dāng)計(jì)數(shù)器2的輸出12和與門10的輸出11相同時(shí)，異或門13的輸出14為低電平；當(dāng)計(jì)數(shù)器2的輸出12和與門10的輸出11不相同時(shí)，異或門13的輸出14為高電平。計(jì)數(shù)器2在計(jì)數(shù)輸入信號(hào)1有效時(shí)，將計(jì)數(shù)器2的輸出12置為異或門13的輸出14的狀態(tài)。
與門15的兩個(gè)輸入端被連接到計(jì)數(shù)器2的輸出12。異或門18的輸出19取決于計(jì)數(shù)器3的輸出17和與門15的輸出16。當(dāng)計(jì)數(shù)器3的輸出17和與門15的輸出16相同時(shí)，異或門18的輸出19為低電平；當(dāng)計(jì)數(shù)器3的輸出17和與門15的輸出16不相同時(shí)，異或門18的輸出19為高電平。計(jì)數(shù)器3在計(jì)數(shù)輸入信號(hào)1有效時(shí)，將計(jì)數(shù)器3的輸出17置為異或門18的輸出19的狀態(tài)。
與門20的一個(gè)輸入端被連接到計(jì)數(shù)器2的輸出12，另一個(gè)輸入端被連接到計(jì)數(shù)器3的輸出17。異或門23的輸出24取決于計(jì)數(shù)器4的輸出22和與門20的輸出21。當(dāng)計(jì)數(shù)器4的輸出22和與門20的輸出21相同時(shí)，異或門23的輸出24為低電平；當(dāng)計(jì)數(shù)器4的輸出22和與門20的輸出21不相同時(shí)，異或門23的輸出24為高電平。計(jì)數(shù)器4在計(jì)數(shù)輸入信號(hào)1有效時(shí)，將計(jì)數(shù)器4的輸出22置為異或門23的輸出24的狀態(tài)。
與門25的一個(gè)輸入端被連接到計(jì)數(shù)器2的輸出12，一個(gè)輸入端被連接到計(jì)數(shù)器3的輸出17，另一個(gè)輸入端被連接到計(jì)數(shù)器4的輸出22。異或門28的輸出29取決于計(jì)數(shù)器5的輸出27和與門25的輸出26。當(dāng)計(jì)數(shù)器5的輸出27和與門25的輸出26相同時(shí)，異或門28的輸出29為低電平；當(dāng)計(jì)數(shù)器5的輸出27和與門25的輸出26不相同時(shí)，異或門28的輸出29為高電平。計(jì)數(shù)器5在計(jì)數(shù)輸入信號(hào)1有效時(shí)，將計(jì)數(shù)器5的輸出27置為異或門28的輸出29的狀態(tài)。
與門30的一個(gè)輸入端被連接到計(jì)數(shù)器2的輸出12，一個(gè)輸入端被連接到計(jì)數(shù)器3的輸出17，一個(gè)輸入端被連接到計(jì)數(shù)器4的輸出22，另一個(gè)輸入端被連接到計(jì)數(shù)器5的輸出27。異或門33的輸出34取決于計(jì)數(shù)器6的輸出32和與門30的輸出31。當(dāng)計(jì)數(shù)器6的輸出32和與門30的輸出31相同時(shí)，異或門33的輸出34為低電平；當(dāng)計(jì)數(shù)器6的輸出32和與門30的輸出31不相同時(shí)，異或門33的輸出34為高電平。計(jì)數(shù)器6在計(jì)數(shù)輸入信號(hào)1有效時(shí)，將計(jì)數(shù)器6的輸出32置為異或門33的輸出34的狀態(tài)。
與門35的一個(gè)輸入端被連接到計(jì)數(shù)器2的輸出12，一個(gè)輸入端被連接到計(jì)數(shù)器3的輸出17，一個(gè)輸入端被連接到計(jì)數(shù)器4的輸出22，一個(gè)輸入端被連接到計(jì)數(shù)器5的輸出27，另一個(gè)輸入端被連接到計(jì)數(shù)器6的輸出32。異或門38的輸出39取決于計(jì)數(shù)器7的輸出37和與門35的輸出36。當(dāng)計(jì)數(shù)器7的輸出37和與門35的輸出36相同時(shí)，異或門38的輸出39為低電平；當(dāng)計(jì)數(shù)器7的輸出37和與門35的輸出36不相同時(shí)，異或門38的輸出39為高電平。計(jì)數(shù)器7在計(jì)數(shù)輸入信號(hào)1有效時(shí)，將計(jì)數(shù)器7的輸出37置為異或門38的輸出39的狀態(tài)。
由于計(jì)數(shù)器輸出端的驅(qū)動(dòng)能力的限制，計(jì)數(shù)器的位數(shù)不能太長，當(dāng)需要長計(jì)數(shù)器時(shí)，可采用多塊本發(fā)明的計(jì)數(shù)器進(jìn)行級聯(lián)。計(jì)數(shù)器2作為長計(jì)數(shù)器的級聯(lián)的后塊的第一級時(shí)，級聯(lián)的后塊的與門10的輸入端8或9連接到級聯(lián)的前塊計(jì)數(shù)器7的輸出37，級聯(lián)的后塊的與門10的輸入端9或8連接到級聯(lián)的前塊與門35的輸出36。
本實(shí)施方式的高速同步計(jì)數(shù)器，一般來說，具有計(jì)數(shù)信號(hào)輸入線和n位計(jì)數(shù)級，n≥2，計(jì)數(shù)信號(hào)輸入線連接到所述的各級計(jì)數(shù)器的計(jì)數(shù)信號(hào)輸入端，其特征是n位計(jì)數(shù)器中具有n-1個(gè)低位計(jì)數(shù)器，n-1個(gè)計(jì)數(shù)預(yù)置輸入口和n-1計(jì)數(shù)預(yù)置裝置，計(jì)數(shù)預(yù)置裝置的輸入端與本級計(jì)數(shù)器的輸出及它的全部前級計(jì)數(shù)器的輸出成邏輯“與”連接，計(jì)數(shù)預(yù)置裝置的輸出端接本級計(jì)數(shù)器的計(jì)數(shù)預(yù)置輸入口。
圖5、圖6展示了本發(fā)明計(jì)數(shù)預(yù)置裝置的其它等同邏輯電路方案。圖中只給出了一級的變化，其它各級均可雷同。
圖5是本發(fā)明實(shí)施例2的電路示意圖，計(jì)數(shù)輸入信號(hào)40連接到五位計(jì)數(shù)器41-45的時(shí)鐘輸入端。與門48、55、59、64、69、74，異或門51、67、72、77，非門53、57和或門61構(gòu)成計(jì)數(shù)預(yù)置裝置。計(jì)數(shù)器的輸出端50、63、66、71、76將各位計(jì)數(shù)器的狀態(tài)輸出。
計(jì)數(shù)器41作為整個(gè)計(jì)數(shù)器的第一級時(shí)，與門48的兩個(gè)輸入端46和47被置為高電平，其輸出49始終為高電平。異或門51的輸出52取決于計(jì)數(shù)器41的輸出50和與門48的輸出49。當(dāng)計(jì)數(shù)器41的輸出50和與門48的輸出49相同時(shí)，異或門51的輸出52為低電平；當(dāng)計(jì)數(shù)器41的輸出50和與門48的輸出49不相同時(shí)，異或門51的輸出52為高電平。計(jì)數(shù)器41在計(jì)數(shù)輸入信號(hào)40有效時(shí)，將計(jì)數(shù)器41的輸出50置為異或門51的輸出52的狀態(tài)。
與門55的一個(gè)輸入端被連接到非門53的輸出54，非門53的輸入連接到計(jì)數(shù)器41的輸出50；與門55的另一個(gè)輸入端被連接到計(jì)數(shù)器42的輸出63。與門59的一個(gè)輸入端被連接到非門57的輸出58，非門57的輸入連接到計(jì)數(shù)器42的輸出63；與門59的另一個(gè)輸入端被連接到計(jì)數(shù)器41的輸出50?；蜷T61的輸出62為與門55的輸出56和與門59的輸出60或的結(jié)果。計(jì)數(shù)器42在計(jì)數(shù)輸入信號(hào)40有效時(shí)，將計(jì)數(shù)器42的輸出63置為或門61的輸出62的狀態(tài)。
與門64的一個(gè)輸入端被連接到計(jì)數(shù)器41的輸出50，另一個(gè)輸入端被連接到計(jì)數(shù)器42的輸出63。異或門67的輸出68取決于計(jì)數(shù)器43的輸出66和與門64的輸出65。當(dāng)計(jì)數(shù)器43的輸出66和與門64的輸出65相同時(shí)，異或門67的輸出68為低電平；當(dāng)計(jì)數(shù)器43的輸出66和與門64的輸出65不相同時(shí)，異或門67的輸出68為高電平。計(jì)數(shù)器43在計(jì)數(shù)輸入信號(hào)40有效時(shí)，將計(jì)數(shù)器43的輸出66置為異或門67的輸出68的狀態(tài)。
與門69的一個(gè)輸入端被連接到計(jì)數(shù)器41的輸出50，一個(gè)輸入端被連接到計(jì)數(shù)器42的輸出63，另一個(gè)輸入端被連接到計(jì)數(shù)器43的輸出66。異或門72的輸出73取決于計(jì)數(shù)器44的輸出71和與門69的輸出70。當(dāng)計(jì)數(shù)器44的輸出71和與門69的輸出70相同時(shí)，異或門72的輸出73為低電平；當(dāng)計(jì)數(shù)器44的輸出71和與門69的輸出70不相同時(shí)，異或門72的輸出73為高電平。計(jì)數(shù)器44在計(jì)數(shù)輸入信號(hào)40有效時(shí)，將計(jì)數(shù)器44的輸出71置為異或門72的輸出73的狀態(tài)。
與門74的一個(gè)輸入端被連接到計(jì)數(shù)器41的輸出50，一個(gè)輸入端被連接到計(jì)數(shù)器42的輸出63，一個(gè)輸入端被連接到計(jì)數(shù)器43的輸出66，另一個(gè)輸入端被連接到計(jì)數(shù)器44的輸出71。異或門77的輸出78取決于計(jì)數(shù)器45的輸出76和與門74的輸出75。當(dāng)計(jì)數(shù)器45的輸出76和與門74的輸出75相同時(shí)，異或門77的輸出78為低電平；當(dāng)計(jì)數(shù)器45的輸出76和與門74的輸出75不相同時(shí)，異或門77的輸出78為高電平。計(jì)數(shù)器45在計(jì)數(shù)輸入信號(hào)40有效時(shí)，將計(jì)數(shù)器45的輸出76置為異或門77的輸出78的狀態(tài)。
由于計(jì)數(shù)器輸出端的驅(qū)動(dòng)能力的限制，計(jì)數(shù)器的位數(shù)不能太長，當(dāng)需要長計(jì)數(shù)器時(shí)，可采用多塊本發(fā)明的計(jì)數(shù)器進(jìn)行級聯(lián)。計(jì)數(shù)器41作為長計(jì)數(shù)器的級聯(lián)的后塊的第一級時(shí)，級聯(lián)的后塊的與門48的輸入端46或47連接到級聯(lián)的前塊計(jì)數(shù)器45的輸出76，級聯(lián)的后塊的與門48的輸入端47或46連接到級聯(lián)的前塊與門74的輸出75。
圖6是本發(fā)明實(shí)施例3的電路示意圖，計(jì)數(shù)輸入信號(hào)79連接到五位計(jì)數(shù)器80-84的時(shí)鐘輸入端。與門88、97、98、104、109、114，異或門91、107、112、117，非門93、94和或非門101構(gòu)成計(jì)數(shù)預(yù)置裝置。計(jì)數(shù)器的輸出端90、92、106、111、116將各位計(jì)數(shù)器的狀態(tài)輸出。
計(jì)數(shù)器80作為整個(gè)計(jì)數(shù)器的第一級時(shí)，與門88的兩個(gè)輸入端86和87被置為高電平，其輸出85始終為高電平。異或門91的輸出89取決于計(jì)數(shù)器80的輸出90和與門88的輸出85。當(dāng)計(jì)數(shù)器80的輸出90和與門88的輸出85相同時(shí)，異或門91的輸出89為低電平；當(dāng)計(jì)數(shù)器80的輸出90和與門88的輸出85不相同時(shí)，異或門91的輸出89為高電平。計(jì)數(shù)器80在計(jì)數(shù)輸入信號(hào)79有效時(shí)，將計(jì)數(shù)器80的輸出90置為異或門91的輸出89的狀態(tài)。
與門15的兩個(gè)輸入端被連接到計(jì)數(shù)器80的輸出90。異或門18的輸出19取決于計(jì)數(shù)器81的輸出92和與門15的輸出16。當(dāng)計(jì)數(shù)器81的輸出92和與門15的輸出16相同時(shí)，異或門18的輸出19為低電平；當(dāng)計(jì)數(shù)器81的輸出92和與門15的輸出16不相同時(shí)，異或門18的輸出19為高電平。計(jì)數(shù)器81在計(jì)數(shù)輸入信號(hào)1有效時(shí)，將計(jì)數(shù)器81的輸出92置為異或門18的輸出19的狀態(tài)。
與門104的一個(gè)輸入端被連接到計(jì)數(shù)器80的輸出90，另一個(gè)輸入端被連接到計(jì)數(shù)器81的輸出92。異或門107的輸出103取決于計(jì)數(shù)器82的輸出106和與門104的輸出105。當(dāng)計(jì)數(shù)器82的輸出106和與門104的輸出105相同時(shí)，異或門107的輸出103為低電平；當(dāng)計(jì)數(shù)器82的輸出106和與門104的輸出105不相同時(shí)，異或門107的輸出103為高電平。計(jì)數(shù)器82在計(jì)數(shù)輸入信號(hào)79有效時(shí)，將計(jì)數(shù)器82的輸出106置為異或門107的輸出103的狀態(tài)。
與門109的一個(gè)輸入端被連接到計(jì)數(shù)器80的輸出90，一個(gè)輸入端被連接到計(jì)數(shù)器81的輸出92，另一個(gè)輸入端被連接到計(jì)數(shù)器82的輸出106。異或門112的輸出108取決于計(jì)數(shù)器83的輸出111和與門109的輸出110。當(dāng)計(jì)數(shù)器83的輸出111和與門109的輸出110相同時(shí)，異或門112的輸出108為低電平；當(dāng)計(jì)數(shù)器83的輸出111和與門109的輸出110不相同時(shí)，異或門112的輸出108為高電平。計(jì)數(shù)器83在計(jì)數(shù)輸入信號(hào)79有效時(shí)，將計(jì)數(shù)器83的輸出111置為異或門112的輸出108的狀態(tài)。
與門114的一個(gè)輸入端被連接到計(jì)數(shù)器80的輸出90，一個(gè)輸入端被連接到計(jì)數(shù)器81的輸出92，一個(gè)輸入端被連接到計(jì)數(shù)器82的輸出106，另一個(gè)輸入端被連接到計(jì)數(shù)器83的輸出111。異或門117的輸出113取決于計(jì)數(shù)器84的輸出116和與門114的輸出115。當(dāng)計(jì)數(shù)器84的輸出116和與門114的輸出115相同時(shí)，異或門117的輸出113為低電平；當(dāng)計(jì)數(shù)器84的輸出116和與門114的輸出115不相同時(shí)，異或門117的輸出113為高電平。計(jì)數(shù)器84在計(jì)數(shù)輸入信號(hào)79有效時(shí)，將計(jì)數(shù)器84的輸出116置為異或門117的輸出113的狀態(tài)。
由于計(jì)數(shù)器輸出端的驅(qū)動(dòng)能力的限制，計(jì)數(shù)器的位數(shù)不能太長，當(dāng)需要長計(jì)數(shù)器時(shí)，可采用多塊本發(fā)明的計(jì)數(shù)器進(jìn)行級聯(lián)。計(jì)數(shù)器80作為長計(jì)數(shù)器的級聯(lián)的后塊的第一級時(shí)，級聯(lián)的后塊的與門88的輸入端86或87連接到級聯(lián)的前塊計(jì)數(shù)器84的輸出116，級聯(lián)的后塊的與門88的輸入端87或86連接到級聯(lián)的前塊與門114的輸出115。
進(jìn)行級聯(lián)時(shí)，每增加一級聯(lián)計(jì)數(shù)器塊，級聯(lián)的后塊計(jì)數(shù)器的計(jì)數(shù)預(yù)置裝置的輸出要比級聯(lián)的前塊計(jì)數(shù)器的計(jì)數(shù)預(yù)置裝置的輸出晚一個(gè)與門電路的延遲時(shí)間。即使如此，本發(fā)明的計(jì)數(shù)速度也要高于背景技術(shù)中的方法，而且整個(gè)計(jì)數(shù)器的同步精度也要高于背景技術(shù)中的方法，這樣有利于高速計(jì)數(shù)和高速讀出計(jì)數(shù)值的應(yīng)用，如高速計(jì)時(shí)器。
權(quán)利要求
1.一種高速同步計(jì)數(shù)器，具有計(jì)數(shù)信號(hào)輸入線和n位計(jì)數(shù)級，n≥2，計(jì)數(shù)信號(hào)輸入線連接到所述的各級計(jì)數(shù)器的計(jì)數(shù)信號(hào)輸入端，其特征是每位計(jì)數(shù)器中都具有一個(gè)計(jì)數(shù)電路和至少一個(gè)計(jì)數(shù)預(yù)置裝置，計(jì)數(shù)電路具有至少一個(gè)計(jì)數(shù)預(yù)置輸入口，每一個(gè)計(jì)數(shù)預(yù)置裝置具有至少兩個(gè)輸入端和至少一個(gè)輸出端，計(jì)數(shù)預(yù)置裝置的輸入端與本級計(jì)數(shù)器的輸出及它的全部前級計(jì)數(shù)器的輸出連接，計(jì)數(shù)預(yù)置裝置的輸出端接本級計(jì)數(shù)器的計(jì)數(shù)預(yù)置輸入口。
2.據(jù)權(quán)利要求1所述的高速同步計(jì)數(shù)器，其特征是所述的各級計(jì)數(shù)器當(dāng)前的輸出狀態(tài)，在下一個(gè)計(jì)數(shù)信號(hào)輸入線信號(hào)有效前，輸入到相應(yīng)的計(jì)數(shù)器的計(jì)數(shù)預(yù)置裝置，計(jì)數(shù)預(yù)置裝置根據(jù)輸入產(chǎn)生相應(yīng)的計(jì)數(shù)器在下一個(gè)計(jì)數(shù)信號(hào)輸入線信號(hào)有效時(shí)所應(yīng)輸出的狀態(tài)。
3.根據(jù)權(quán)利要求1或2所述的高速同步計(jì)數(shù)器，其特征是所述的計(jì)數(shù)預(yù)置裝置的輸出狀態(tài)，在下一個(gè)計(jì)數(shù)信號(hào)輸入線信號(hào)有效時(shí)，被置于本級計(jì)數(shù)器的輸出端。
4.根據(jù)權(quán)利要求1或2所述的高速同步計(jì)數(shù)器，其特征是所述計(jì)數(shù)預(yù)置裝置由邏輯電路組成，邏輯電路包括至少一個(gè)與門電路或至少一個(gè)或門電路。
5.根據(jù)權(quán)利要求3所述的高速同步計(jì)數(shù)器，其特征是所述計(jì)數(shù)預(yù)置裝置由邏輯電路組成，邏輯電路包括至少一個(gè)與門電路或至少一個(gè)或門電路。
6.根據(jù)權(quán)利要求1或2或5所述的高速同步計(jì)數(shù)器，其特征是所述的高速同步計(jì)數(shù)器可以將多塊上述計(jì)數(shù)器進(jìn)行級聯(lián)形成更長的計(jì)數(shù)器；級聯(lián)的后一計(jì)數(shù)器塊的第一級計(jì)數(shù)器的計(jì)數(shù)預(yù)置裝置的一個(gè)輸入端與級聯(lián)的前一計(jì)數(shù)器塊的最后一級計(jì)數(shù)器的計(jì)數(shù)預(yù)置裝置相連，其另一個(gè)輸入端與級聯(lián)的前一計(jì)數(shù)器塊最后一級計(jì)數(shù)器的輸出端相連。
7.根據(jù)權(quán)利要求3所述的高速同步計(jì)數(shù)器，其特征是所述的高速同步計(jì)數(shù)器可以將多塊上述計(jì)數(shù)器進(jìn)行級聯(lián)形成更長的計(jì)數(shù)器；級聯(lián)的后一計(jì)數(shù)器塊的第一級計(jì)數(shù)器的計(jì)數(shù)預(yù)置裝置的一個(gè)輸入端與級聯(lián)的前一計(jì)數(shù)器塊的最后一級計(jì)數(shù)器的計(jì)數(shù)預(yù)置裝置相連，其另一個(gè)輸入端與級聯(lián)的前一計(jì)數(shù)器塊最后一級計(jì)數(shù)器的輸出端相連。
8.根據(jù)權(quán)利要求4所述的高速同步計(jì)數(shù)器，其特征是所述的高速同步計(jì)數(shù)器可以將多塊上述計(jì)數(shù)器進(jìn)行級聯(lián)形成更長的計(jì)數(shù)器；級聯(lián)的后一計(jì)數(shù)器塊的第一級計(jì)數(shù)器的計(jì)數(shù)預(yù)置裝置的一個(gè)輸入端與級聯(lián)的前一計(jì)數(shù)器塊的最后一級計(jì)數(shù)器的計(jì)數(shù)預(yù)置裝置相連，其另一個(gè)輸入端與級聯(lián)的前一計(jì)數(shù)器塊最后一級計(jì)數(shù)器的輸出端相連。
全文摘要
一種高速同步計(jì)數(shù)器，具有計(jì)數(shù)信號(hào)輸入線和n位計(jì)數(shù)級，n≥2，計(jì)數(shù)信號(hào)輸入線連接到所述的各級計(jì)數(shù)器的計(jì)數(shù)信號(hào)輸入端，其特征是每位計(jì)數(shù)器中都具有一個(gè)計(jì)數(shù)電路和至少一個(gè)計(jì)數(shù)預(yù)置裝置，計(jì)數(shù)電路具有至少一個(gè)計(jì)數(shù)預(yù)置輸入口，每一個(gè)計(jì)數(shù)預(yù)置裝置具有至少兩個(gè)輸入端和至少一個(gè)輸出端，計(jì)數(shù)預(yù)置裝置的輸入端與本級計(jì)數(shù)器的輸出及它的全部前級計(jì)數(shù)器的輸出連接，計(jì)數(shù)預(yù)置裝置的輸出端接本級計(jì)數(shù)器的計(jì)數(shù)預(yù)置輸入口。各位計(jì)數(shù)器的計(jì)數(shù)預(yù)置裝置的延遲時(shí)間是一致的，并且是并行運(yùn)行的，所以對于同樣速度的器件，本發(fā)明可以達(dá)到更高的計(jì)數(shù)速度和同步精度，而且計(jì)數(shù)輸入信號(hào)頻率范圍更寬。
文檔編號(hào)H03K23/40GK1564463SQ20041001303
公開日2005年1月12日 申請日期2004年4月14日 優(yōu)先權(quán)日2004年4月14日
發(fā)明者趙珞成 申請人:武漢大學(xué)