專利名稱：控制輸出阻抗和轉(zhuǎn)換速率的半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體集成電路裝置，涉及一種電路技術(shù)，其合適地使用能夠以系統(tǒng)中高的頻率來進行數(shù)據(jù)傳送的半導(dǎo)體集成電路裝置。
背景技術(shù)：
為了高速(高頻率)進行存儲器LSI(大規(guī)模集成電路)和MPU(微處理器)之間等的數(shù)據(jù)傳送，需要進行傳送系統(tǒng)的阻抗匹配、抑制由反射導(dǎo)致的傳送波形的失真。在高速同步SRAM(靜態(tài)隨機存取存儲器)產(chǎn)品中，具有這樣的調(diào)整方法，即為了阻抗匹配，將輸出驅(qū)動器的阻抗調(diào)整為與同專用LSI管腳連接的電阻元件的電阻值相等。
另外，對于傳送數(shù)據(jù)輸出時的轉(zhuǎn)移時間(上升/下降)，為了抑制由(1)封裝內(nèi)的信號反射，(2)封裝電感導(dǎo)致的同時輸出切換噪聲的產(chǎn)生(由瞬變導(dǎo)致的波形擾亂)，希望將傳送頻率變長到界限。為此，需要調(diào)整輸出轉(zhuǎn)移時間(轉(zhuǎn)換速率)，使得數(shù)據(jù)傳送時的數(shù)據(jù)窗口寬度變得最大。在高速同步SRAM產(chǎn)品中，轉(zhuǎn)換速率調(diào)整不利用驅(qū)動器來進行，是通過LSI安裝板上的負荷調(diào)整等來進行調(diào)整。根據(jù)形成本發(fā)明后的已知例的檢索，作為與上述輸出阻抗調(diào)整和轉(zhuǎn)換速率調(diào)整相關(guān)的內(nèi)容，報告存在下面的公報。
專利文獻1特開平10-242835號公報專利文獻2特開2001-156618號公報專利文獻3
特開2002-135102號公報在專利文獻1中，公開了下述內(nèi)容，分別設(shè)置輸出阻抗調(diào)整用晶體管和轉(zhuǎn)換速率調(diào)整用晶體管，對轉(zhuǎn)換速率調(diào)整用晶體管的柵極增加沖擊脈沖(shot pulse)來控制上升時間，通過阻抗調(diào)整用晶體管來確定輸出電壓電平。這樣能夠獨立地控制轉(zhuǎn)換速率和阻抗。
在專利文獻2中，公開了這樣的穩(wěn)定轉(zhuǎn)換速率的轉(zhuǎn)換速率控制裝置。在輸出端設(shè)置依次變大晶體管尺寸的漏極開路型緩沖器，轉(zhuǎn)換速率控制系統(tǒng)構(gòu)成為，由PLL、分頻電路、EOR、脈沖發(fā)生電路、延遲器構(gòu)成的n位計數(shù)器。對由PLL產(chǎn)生的時鐘的每1/2周期上計數(shù)/下計數(shù)，從阻抗大的晶體管(小尺寸的晶體管)開始順序?qū)?，或者從阻抗小晶體管開始順序關(guān)閉，通過這樣，在n/2周期后電平上升(下降)。另外，對個別的追加阻抗調(diào)整用漏極開路緩沖器，調(diào)整最終的輸出阻抗。
在專利文獻3中，公開了一種輸出電路，由包含在第一晶體管和第二晶體管的串聯(lián)連接位置和外部端子之間設(shè)置的第一導(dǎo)電型的第三晶體管，與其并聯(lián)連接的第二導(dǎo)電型的第四晶體管來構(gòu)成阻抗匹配電路。通過第一導(dǎo)電型的第三晶體管和第二導(dǎo)電型的第四晶體管的并聯(lián)合成阻抗，來使得傳送路線的阻抗匹配，實現(xiàn)了形成阻抗匹配電路的各個晶體管的柵極寬度變小，實現(xiàn)了具有轉(zhuǎn)換速率控制功能和阻抗匹配功能的輸出電路的芯片占有面積的降低。
在專利文獻1所公開的技術(shù)中，因為阻抗/轉(zhuǎn)換速率使用單獨的晶體管，所以與LSI管腳連接的晶體管的數(shù)量增加，管腳的電容增加。存在著由該寄生電容導(dǎo)致信號傳送中的反射噪聲增加的問題。在專利文獻2所公開的技術(shù)中，進行轉(zhuǎn)換速率調(diào)整的緩沖器尺寸固定，進行阻抗調(diào)整的緩沖器是可變的，來決定最終的阻抗值，為這種方式，所以具有這種問題，在制造工序、動作環(huán)境變化的情況下，轉(zhuǎn)換速率調(diào)整緩沖器的驅(qū)動力變化，上升/下降的時間根據(jù)條件而變化。在專利文獻3所公開的技術(shù)中，由于轉(zhuǎn)換速率控制用晶體管和阻抗匹配用晶體管串聯(lián)連接，所以不能獨立地設(shè)定轉(zhuǎn)換速率和阻抗。另外，具有在制造工序、動作環(huán)境變化的情況下，轉(zhuǎn)換速率也發(fā)生變化這樣的問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于，提供一種半導(dǎo)體集成電路裝置，其能夠相互獨立設(shè)定阻抗調(diào)整和轉(zhuǎn)換速率調(diào)整，簡化調(diào)整電路的構(gòu)成。本發(fā)明的其它目的在于，提供一種半導(dǎo)體集成電路裝置，對于任意的輸出電壓其阻抗比不依賴于設(shè)定值而是一定的。本發(fā)明的其它目的在于，提供一種半導(dǎo)體集成電路裝置，具有輸出電路，即使在環(huán)境條件變化、將阻抗設(shè)定為設(shè)定值的MOSFET的組合變化的情況下，只要阻抗一定，就將轉(zhuǎn)換速率量保持一定。本發(fā)明的其它目的在于，提供一種實現(xiàn)輸出電路和輸入電路高集成化的半導(dǎo)體集成電路裝置。本發(fā)明的其它目的在于，提供一種半導(dǎo)體集成電路裝置，其能夠提供使用更方便的系統(tǒng)中數(shù)據(jù)的傳送速率。本發(fā)明的所述內(nèi)容及其目的和新的特點，由本說明書中的所述內(nèi)容和附圖可明確。
如果對本申請中所公開的發(fā)明中代表內(nèi)容進行簡要說明，如下述。使用將輸出電路形成并聯(lián)形式的多個輸出MOSFET，通過第一控制部件選擇上述多個輸出MOSFET中導(dǎo)通狀態(tài)的個數(shù)，進行輸出阻抗的調(diào)整，通過第二控制部件來進行成為上述導(dǎo)通狀態(tài)的上述輸出MOSFET的驅(qū)動信號的調(diào)整，由此進行轉(zhuǎn)換速率的調(diào)整。
如果對本申請中所公開的發(fā)明中的其它代表內(nèi)容進行簡要說明，如下述。相對接收從外部端子供給的輸入信號的輸入電路，連接上述外部端子，設(shè)置具有形成并聯(lián)形式的多個MOSFET的終端電路，通過第三控制部件調(diào)整上述多個MOSFET中成為導(dǎo)通狀態(tài)的個數(shù)，進行終端電阻的電阻值的調(diào)整。
如果對本申請中所公開的發(fā)明中的其它代表內(nèi)容進行簡要說明，如下述。相對由形成并聯(lián)形式的多個構(gòu)成的輸出MOSFET的輸出節(jié)點與外部端子連接的輸出電路，通過第一控制部件選擇上述多個輸出MOSFET中成為導(dǎo)通狀態(tài)的個數(shù)，進行輸出阻抗的調(diào)整，通過第二控制部件進行成為上述導(dǎo)通狀態(tài)的上述輸出MOSFET的驅(qū)動信號的調(diào)整，由此進行轉(zhuǎn)換速率的調(diào)整，相對接收從上述外部端子供給的輸入信號的輸入電路，將具有形成并聯(lián)形式的多個MOSFET的終端電路通過開關(guān)電路與上述外部端子連接，通過第三控制部件來調(diào)整上述多個MOSFET中成為導(dǎo)通狀態(tài)的個數(shù)，來進行終端電阻的電阻值的調(diào)整。


圖1是表示本發(fā)明的半導(dǎo)體集成電路裝置中設(shè)置的輸出緩沖器的一實施例的概略電路圖。
圖2是表示圖1的輸出預(yù)緩沖器3的一實施例的電路圖。
圖3是表示驅(qū)動使用P溝道型輸出MOSFET的輸出緩沖器的輸出預(yù)緩沖器的一個實施例的電路圖。
圖4是表示本發(fā)明的所述圖1所示的輸出緩沖器1的阻抗設(shè)定方法的一個實施例的說明圖。
圖5是表示圖2的輸出預(yù)緩沖器3的驅(qū)動力設(shè)定方法的一個實施例的說明圖。
圖6是表示看圖1的輸出緩沖器組20～22的每個時的阻抗的說明圖。
圖7是表示本發(fā)明的半導(dǎo)體集成電路裝置中設(shè)置的輸出緩沖器的另一實施例的概略電路圖。
圖8是表示本發(fā)明的半導(dǎo)體集成電路裝置中設(shè)置的輸出緩沖器的另一實施例的構(gòu)成圖。
圖9是表示本發(fā)明的輸出緩沖器的構(gòu)成單位的一實施例的電路圖。
圖10是表示對圖9所示的輸出緩沖器的阻抗的輸出電壓特性進行電路模擬而分析的特性圖。
圖11是表示對圖9所示的輸出緩沖器的阻抗的輸出電壓特性進行電路模擬而分析的另一特性圖。
圖12是表示圖8的實施例的每個阻抗編碼#的小組分割形成的阻抗分割比率的特性圖。
圖13是對圖8的實施例的阻抗編碼和輸出阻抗的關(guān)系進行電路模擬而分析的特性圖。
圖14表示對轉(zhuǎn)換速率和SRAM電源噪聲的關(guān)系進行電路模擬而分析的特性圖。
圖15是圖14的電路模式中所使用的評價模式的方框圖。
圖16是表示本發(fā)明的輸出緩沖器單元的一實施例的構(gòu)成圖。
圖17是表示本發(fā)明的輸出緩沖器的一實施例的布局圖。
圖18是表示本發(fā)明適用的半導(dǎo)體存儲器的一實施例的方框圖。
圖19是表示圖18的半導(dǎo)體存儲器的數(shù)據(jù)輸入輸出電路DIO中的一個實施例的方框圖。
圖20是表示本發(fā)明適用的半導(dǎo)體存儲器的另一實施例的方框圖。
圖21是表示圖20的半導(dǎo)體存儲器的數(shù)據(jù)輸入輸出電路DIO中的本發(fā)明部分的一個實施例的方框圖。
圖22是表示圖20的半導(dǎo)體存儲器的數(shù)據(jù)輸入輸出電路DIO中的本發(fā)明部分的其它一個實施例的方框圖。
圖23是表示本發(fā)明的輸出預(yù)緩沖器電路的其它一個實施例的電路圖。
圖24是表示本發(fā)明的輸出預(yù)緩沖器電路的其它一個實施例的電路圖。
圖25是表示本發(fā)明所適用的半導(dǎo)體存儲器的一實施例的芯片布局圖。
圖26是表示本發(fā)明適用的半導(dǎo)體集成電路裝置的其它一實施例的方框圖。
圖27是表示本發(fā)明的半導(dǎo)體集成電路裝置的帶有輸入終端電阻的輸入輸出電路的一個實施例的布局圖。
圖28是將圖27的輸入輸出電路方框化的布局圖。
圖29是圖27的輸入輸出電路的等價電路圖。
圖30是表示為容易理解圖29的輸入輸出電路而進行了變形的電路圖。
圖31是表示本發(fā)明的半導(dǎo)體集成電路裝置中所形成的帶有終端電阻的輸入輸出電路的一個實施例的具體布局圖。
圖32是表示圖31的A-A’的一個實施例的元件截面圖。
圖33是表示圖31的B-B’的一個實施例的元件截面圖。
圖34是表示圖31所示的輸入輸出電路的等價電路圖。
圖35是表示本發(fā)明的半導(dǎo)體集成電路裝置的帶有輸入終端電阻的輸入電路的一個實施例的布局圖。
圖36是表示將圖35的輸入電路方框化的布局圖。
圖37是表示圖35的輸入電路的等價電路圖。
圖38是表示為容易理解圖37的輸入電路而進行了變形的電路圖。
圖39是表示本發(fā)明的終端電阻的阻抗調(diào)整電路的一實施例的方框圖。
圖40是表示用于說明圖39所示的阻抗調(diào)整電路的電流-電壓特性圖。
圖41是表示本發(fā)明的半導(dǎo)體存儲器芯片中的終端電阻的阻抗調(diào)整電路的一個實施例的整體方框圖。
圖42是表示本發(fā)明的半導(dǎo)體存儲器芯片中的終端電阻的阻抗調(diào)整電路的其它一個實施例的整體方框圖。
圖43是表示本發(fā)明的終端電阻塊的一個實施例的電路圖。
圖44是表示本發(fā)明的終端電阻塊的其它一個實施例的電路圖。
圖45是表示對圖43和圖44的終端電阻電路的過渡阻抗變化進行模擬而評價的模型電路的方框圖。
圖46是表示使用圖43所示的終端電路的情況的由模擬形成的噪聲波形圖。
圖47是表示使用圖44所示的終端電路的情況下由模擬形成的噪聲波形圖。
具體實施例方式
圖1是表示本發(fā)明的半導(dǎo)體集成電路裝置中設(shè)置的輸出緩沖器的一個實施例的概略電路圖。該實施例的輸出緩沖器1為漏極開路形式的輸出電路。輸出緩沖器1由多個N溝道的輸出MOSFET100～122構(gòu)成。這些輸出MOSFET100～122的漏極與輸出端子DQ共同連接，通過對源極給予電路的接地電位來形成并聯(lián)形式。為了更詳細地說明，輸出MOSFET100～122由100～102、110～112和120～122的9個構(gòu)成，排列成3行×3列。上述9個輸出MOSFET100～122不特別限于此，只要形成為各個導(dǎo)通電阻值為3*R(＝3×R)那樣互相相等即可。
設(shè)置與上述輸出MOSFET100～122的每個相對應(yīng)的輸出緩沖器3。輸出緩沖器3由分別與上述各個輸出MOSFET100～122對應(yīng)的300～302、310～312和320～322的9個構(gòu)成，排列成3行×3列。由上述9個輸出緩沖器300～322形成的驅(qū)動信號，傳送到上述對應(yīng)的輸出MOSFET100～122的柵極。
輸出MOSFET100～122中的輸出MOSFET100～102為與阻抗調(diào)整編碼IC0相對應(yīng)的輸出緩沖器組10，輸出MOSFET110～112和120～122為與阻抗調(diào)整編碼IC1相對應(yīng)的輸出緩沖器組11。另外，輸出MOSFET100～122中的輸出MOSFET100、110、120為輸出緩沖器組20，輸出MOSFET101、111、121為輸出緩沖器組21，輸出MOSFET102、112、122為輸出緩沖器組22。
對與輸出緩沖器組10的輸出MOSFET100～102相對應(yīng)的輸出緩沖器300～302，供給阻抗調(diào)整編碼IC0。對與輸出緩沖器組11的輸出MOSFET110～122相對應(yīng)的輸出緩沖器310～312和320～322，供給阻抗調(diào)整編碼IC1。
在與上述輸出緩沖器組20的輸出MOSFET相對應(yīng)設(shè)置的預(yù)緩沖器300、310、320，和與上述輸出緩沖器組21的輸出MOSFET相對應(yīng)設(shè)置的預(yù)緩沖器301、311、321，和與上述輸出緩沖器組22的輸出MOSFET相對應(yīng)設(shè)置的預(yù)緩沖器302、312、322，分別供給轉(zhuǎn)換速率調(diào)整編碼SR0、SR1和SR3。這些轉(zhuǎn)換速率調(diào)整編碼SR0、SR1和SR3，分別由<0:2>所示的3位信號構(gòu)成。然后，上述9個輸出預(yù)緩沖器300～322，供給數(shù)據(jù)輸入D。該數(shù)據(jù)輸入D由未圖示的內(nèi)部電路形成，通過上述輸出端子DQ向半導(dǎo)體集成電路裝置的外部輸出的應(yīng)是數(shù)據(jù)信號。
在該實施例中，將輸出MOSFET100～122的導(dǎo)通電阻值設(shè)為3*R(＝3×R)，由此在利用阻抗調(diào)整編碼IC0控制的輸出緩沖器組10中，整個阻抗是R，在利用阻抗調(diào)整IC1控制的輸出緩沖器組11中，整個阻抗是R/2。
然后，在該實施例中，所述的各輸出緩沖器組，分為由轉(zhuǎn)換速率調(diào)整編碼SR0<0:2>控制的輸出緩沖器組20，和由轉(zhuǎn)換速率調(diào)整編碼SR1<0:2>控制的輸出緩沖器組21，和由轉(zhuǎn)換速率調(diào)整編碼SR2<0:2>控制的輸出緩沖器組22。上述輸出預(yù)緩沖器3形成為，與相同尺寸的輸出MOSFET連接的預(yù)緩沖器電路的常數(shù)相同。
圖2表示圖1的輸出預(yù)緩沖器3的一實施例的電路圖。在該圖中，D是數(shù)據(jù)輸入端子，OUT是輸出端子，與作為輸出緩沖器的所述輸出MOSFET100等的柵極連接。另外，IC是阻抗調(diào)整編碼輸入端子，SR<0>、SR<1>、SR<2>是轉(zhuǎn)換速率調(diào)整編碼輸入端子。
P溝道MOSFET40～42形成為并聯(lián)形式，共同連接的漏極與輸出端子OUT連接。上述P溝道MOSFET40～42共同連接的源極，通過接收從數(shù)據(jù)輸入端子D供給的應(yīng)該輸出的數(shù)據(jù)的P溝道MOSFETQ43，供給電源電壓VDD。在上述輸出端子OUT和電路的接地電位VSS之間，設(shè)置N溝道MOSFETQ53，通過從上述數(shù)據(jù)輸入端子D供給的應(yīng)該輸出的數(shù)據(jù)來開關(guān)控制。
在上述輸出端子OUT和電路的接地電位VSS之間，N溝道MOSFET50～52設(shè)置成串聯(lián)形式。上述P溝道MOSFET40～42和N溝道MOSFET50～52的各個柵極共用，傳送與非門電路60、61、62的輸出信號。上述與非門電路60～62的一個輸入，供給來自上述輸入端子IC的阻抗調(diào)整編碼IC0或者IC1。上述與非門電路60～62的其它輸入，供給來自上述輸入端子SR<0>、SR<1>、SR<2>的轉(zhuǎn)換速率調(diào)整編碼SR0<0:2>、SR1<0:2>、SR3<0:2>中的任一個。
該實施例的輸出預(yù)緩沖器，由阻抗調(diào)整編碼輸入端子IC切換選擇或者非選擇。為此，在圖2中，所述IC0或者IC1供給阻抗調(diào)整編碼輸入端子IC，由此，能夠選擇動作的輸出緩沖器組(10，11)。另外，在轉(zhuǎn)換速率調(diào)整編碼輸入端子，選擇所述SR0～SR2<0:2>中的任一個，選擇P溝道MOSFET40～42中為導(dǎo)通狀態(tài)的PMOS的組合，改變輸出預(yù)緩沖器的負載驅(qū)動力(導(dǎo)通電阻)。即，進行傳送到輸出MOSFET100等的柵極的驅(qū)動信號的上升時間的調(diào)整。
構(gòu)成圖1的輸出緩沖器1的N溝道型輸出MOSFET100～122，可以置換為P溝道型的輸出MOSFET。即，也可以在電源電壓側(cè)設(shè)置P溝道型的輸出MOSFET，從輸出端子DQ輸出高電平的輸出信號。
圖3表示了驅(qū)動使用上述P溝道型輸出MOSFET的輸出緩沖器的輸出預(yù)緩沖器的一個實施例的電路圖。在該圖中，與所述圖2相同，D是數(shù)據(jù)輸入端子，OUT是輸出端子，與作為輸出緩沖器的所述P溝道型輸出MOSFET的柵極連接。另外，與所述圖2相同，IC是阻抗調(diào)整編碼輸入端子，SR<0>、SR<1>、SR<2>是轉(zhuǎn)換速率調(diào)整編碼輸入端子。
該實施例的輸出預(yù)緩沖器構(gòu)成為，更換所述圖2的P溝道MOSFET和N溝道MOSFET的連接關(guān)系。即，用于將P溝道型的輸出MOSFET設(shè)為導(dǎo)通狀態(tài)的驅(qū)動信號，由為并聯(lián)形式的N溝道MOSFET40～42形成，作為用于對此供給電路的接地電位VSS的開關(guān)，使用接收數(shù)據(jù)D的N溝道MOSFET43。與上述數(shù)據(jù)D對應(yīng)將輸出端子OUT重置為高電平的MOSFET，為P溝道MOSFET53。而且，P溝道MOSFET50～52設(shè)置在形成串聯(lián)形式的輸出端子和電源電壓VDD之間。另外，接收阻抗調(diào)整編碼IC和轉(zhuǎn)換速率調(diào)整編碼SR<0>、SR<1>、SR<2>的門電路60～62，為與門電路，代替與非門電路。
圖4表示了本發(fā)明的所述圖1所示的輸出緩沖器1的阻抗設(shè)定方法的一個實施例的說明圖。通過設(shè)定阻抗調(diào)整編碼IC0、IC1，能夠選擇動作的輸出緩沖器組，將輸出阻抗設(shè)定在∞到R/3之間。即，IC1、IC0是00時，沒有動作的輸出MOSFET，輸出阻抗是∞。在IC1、IC0是01時，輸出MOSFET100～102共3個動作，輸出阻抗是R。在IC1、IC0是10時，輸出MOSFET110～112和130～132共6個動作，輸出阻抗是R/2。而且，在IC1、IC0是11時，輸出MOSFET100～102、110～112和130～132共9個全部動作，輸出阻抗是R/3。
圖5是表示圖2的輸出預(yù)緩沖器3的驅(qū)動力設(shè)定方法的一個實施例的說明圖。通過設(shè)定轉(zhuǎn)換速率調(diào)整編碼SR<0>、SR<1>、SR<2>，能夠選擇為導(dǎo)通狀態(tài)的P溝道MOSFET40～42的組合，改變電路的負載驅(qū)動力(導(dǎo)通電阻)，將輸出轉(zhuǎn)換速率從大到小來設(shè)定。即，通過由3位構(gòu)成的轉(zhuǎn)換速率調(diào)整編碼SR<0>、SR<1>、SR<2>，設(shè)定與除了000的組合之外的7種對應(yīng)的為導(dǎo)通狀態(tài)的P溝道MOSFET40～42的組合，由此能夠設(shè)定7種導(dǎo)通電阻值。作為其前提，要使得導(dǎo)通電阻值不同，使得上述MOSFET40～42中，MOSFET42>MOSFET41，MOSFET40//41>MOSFET40。這里，MOSFET40//41表示MOSFET40和41的并聯(lián)合成電阻值。
圖6是表示看圖1的每個輸出緩沖器組20～22時的阻抗的說明圖。在圖1的實施例中，通過分別改變輸入到與輸出緩沖器組20～22所對應(yīng)的輸出預(yù)緩沖器的轉(zhuǎn)換速率編碼，來改變導(dǎo)通各個輸出緩沖器組的驅(qū)動波形。這里，即使改變阻抗編碼，輸出緩沖器組20～22之間的阻抗比也為一定。為此，例如即使在溫度從T0變化到T1，調(diào)整輸出阻抗的編碼(IC1，IC0)從(1，0)變化為(1，1)的情況下，由于阻抗是R/2[T＝T0]＝R/3[T＝T1]，所以各個輸出緩沖器組20～22間的阻抗也保持一定。(5*R[T＝T0]＝R[T＝T1])。為此，轉(zhuǎn)換速率也保持一定。
在上面的實施例中，阻抗調(diào)整和轉(zhuǎn)換速率調(diào)整不相互影響，能夠分別(獨立)地設(shè)定，能夠簡化調(diào)整電路的構(gòu)成。此外，使得進行阻抗調(diào)整的MOSFET和進行轉(zhuǎn)換速率調(diào)整的MOSFET使用共同的輸出MOSFET，與對每個個別設(shè)置緩沖器的情況相比，能夠降低管腳電容。另外，即使在溫度或者電壓的環(huán)境條件變化，將阻抗設(shè)為設(shè)定值的輸出MOSFET的組合變化的情況下，只要阻抗是一定就能夠?qū)⑥D(zhuǎn)換速率量保持為一致。
圖7是表示本發(fā)明的半導(dǎo)體集成電路裝置中設(shè)置的輸出緩沖器的其它一實施例的概略電路圖。該實施例構(gòu)成為，組合從輸出端子DQ送出高電平和低電平的輸出信號的如圖1所示的下拉側(cè)的輸出緩沖器1，和由所述說明的P溝道型的輸出MOSFET200～222所構(gòu)成的上拉側(cè)的輸出緩沖器2。即，具有與CMOS輸出電路相等的輸出功能。
下拉側(cè)的輸出緩沖器1和驅(qū)動其的輸出預(yù)緩沖器3，與所述圖1的實施例的N溝道型的輸出MOSFET形成的漏極開路輸出電路相同。另外，上拉側(cè)的輸出緩沖器2中，所述圖1的輸出MOSFET置換為P溝道MOSFET，驅(qū)動其的輸出預(yù)緩沖器4，使用與所述圖3所示的輸出預(yù)緩沖器相同的預(yù)緩沖器。
在該實施例中，象所述那樣，由上拉側(cè)輸出緩沖器2和下拉側(cè)輸出緩沖器1構(gòu)成。與它們分別對應(yīng)設(shè)置圖2和圖3所示的輸出預(yù)緩沖器。在該實施例中，由阻抗調(diào)整編碼輸入ICn0和ICn1調(diào)整下拉側(cè)輸出緩沖器的阻抗，由轉(zhuǎn)換速率調(diào)整編碼輸入SRn0<0:2>～SRn2<0:2>來調(diào)整轉(zhuǎn)換速率，由阻抗調(diào)整編碼輸入ICp0和ICp1調(diào)整上拉側(cè)輸出緩沖器的阻抗，由轉(zhuǎn)換速率調(diào)整編碼輸入SRp0<0:2>～SRp2<0:2>調(diào)整轉(zhuǎn)換速率。
另外，在該實施例中，即使阻抗編碼ICn0和ICn1變化，由N溝道型構(gòu)成的輸出MOSFET100、110、120的小組，和輸出MOSFET101、111、121的小組，和輸出MOSFET102、112、122的小組之間的阻抗比保持一定，另外，即使阻抗編碼ICp0和ICp1變化，由P溝道型構(gòu)成的輸出MOSFET200、210、220的小組，和輸出MOSFET201、211、221的小組，和輸出MOSFET202、212、222的小組之間的阻抗比保持一定。
在圖7的實施例中，阻抗調(diào)整和轉(zhuǎn)換速率調(diào)整不相互影響，能夠分別(獨立)地設(shè)定，能夠簡化調(diào)整電路的構(gòu)成。此外，使得進行阻抗調(diào)整的MOSFET和進行轉(zhuǎn)換速率調(diào)整的MOSFET使用共同的輸出MOSFET，與對每個個別設(shè)置緩沖器的情況相比，能夠降低管腳電容。另外，即使在溫度或者電壓的環(huán)境條件變化，將阻抗設(shè)為設(shè)定值的輸出MOSFET的組合變化的情況下，只要阻抗是一定就能夠?qū)⑥D(zhuǎn)換速率量保持為一定。
圖8表示本發(fā)明的半導(dǎo)體集成電路裝置中設(shè)置的輸出緩沖器的其它一實施例的構(gòu)成圖。在該圖中，DQP是上拉側(cè)數(shù)據(jù)輸入，DQN是下拉側(cè)數(shù)據(jù)輸入，DQ是數(shù)據(jù)輸出端子。通過選擇下拉側(cè)的N溝道型輸出MOSFET的阻抗調(diào)整編碼JZN<0:6>，和選擇上拉側(cè)的P溝道型輸出MOSFET的JZP<0:6>，通過從×1倍～×64倍的阻抗分類中選擇適當(dāng)?shù)慕M合，來進行阻抗調(diào)整。
在該實施例中，將本發(fā)明使用于×16倍～×64倍的輸出MOSFET的部分來調(diào)整轉(zhuǎn)換速率，所以將這些輸出MOSFET部分分為S1～S3的小組。小組S1是最初進行開關(guān)的輸出MOSFET組，小組S2是從將小組S1的輸出MOSFET設(shè)為導(dǎo)通狀態(tài)開始，經(jīng)過Δt1時間后進行開關(guān)的輸出MOSFET組，小組S3是從將小組S2的輸出MOSFET設(shè)為導(dǎo)通狀態(tài)開始，經(jīng)過Δt2時間后進行開關(guān)的輸出MOSFETMOS組。
在該實施例中，由輸出MOSFET和與其串聯(lián)連接的電阻元件構(gòu)成輸出緩沖器，將MOSFET的導(dǎo)通電阻和電阻元件的電阻值的比設(shè)為一定。為此，由于輸出MOSFET的源極/漏極端的電壓(Vds)不依賴于分割緩沖器尺寸為一定，所以，即使輸出電壓變化阻抗比也相同。因此，哪個輸出電壓中，其阻抗比都不依賴于設(shè)定值而為一定。
阻抗控制是通過上拉側(cè)和下拉側(cè)各7位的控制信號JZP<0:6>，JZN<0:6>來進行輸出MOSFET的阻抗控制，轉(zhuǎn)換速率的控制是通過由控制信號JSR<0:18>的控制信號來改變MOSFET的W尺寸(溝道寬度)來進行的，該MOSFET形成供給輸出MOSFET的柵極的驅(qū)動信號。為此，阻抗調(diào)整和轉(zhuǎn)換速率調(diào)整不相互影響，能夠分別(獨立)地設(shè)定，能夠簡化調(diào)整電路的構(gòu)成。此外，進行阻抗調(diào)整的MOSFET和進行轉(zhuǎn)換速率調(diào)整的MOSFET由共同的輸出MOSFET來實現(xiàn)，所以與對各個進行設(shè)置輸出緩沖器(輸出MOSFET)的情況相比，能夠降低外部端子DQ的管腳電容。
即使由溫度或電壓等的環(huán)境變化等導(dǎo)致的阻抗調(diào)整編碼JZN<0:6>或者JZP<0:6>變化，通過分類MOS以不改變進行了轉(zhuǎn)換速率控制的MOSFET(S1～3)的尺寸比，可將轉(zhuǎn)換速率保持為一定。
在該實施例中，在通常動作用小組S1中設(shè)置×8倍輸出MOSFET和驅(qū)動其的輸出預(yù)緩沖器PBF，在小組S3中設(shè)置×16倍輸出MOSFET和驅(qū)動其的輸出預(yù)緩沖器PBF，整體構(gòu)成為×24倍的輸出緩沖器。通過這樣，設(shè)定該實施例的輸出緩沖器的輸出阻抗的最大值。即，即使阻抗調(diào)整編碼JZN<0:6>或JZP<0:6>全部是零，上述經(jīng)常動作用的輸出緩沖器也動作，由此導(dǎo)致的最大輸出阻抗，能夠形成高電平/低電平的輸出信號。
圖9表示輸出緩沖器的構(gòu)成單位的一實施例的電路圖。構(gòu)成單位的輸出緩沖器，由與輸出MOSFET串聯(lián)連接的電阻元件R構(gòu)成，設(shè)定為，P溝道MOSFET(下面稱為PMOS)的導(dǎo)通電阻值∶電阻元件R的電阻值＝N溝道MOSFET(下面稱為NMOS)的導(dǎo)通電阻值∶電阻元件R的電阻值＝1∶1，與僅由PMOS和NMOS構(gòu)成輸出緩沖器的情況相比，提高了作為輸出緩沖器的輸出阻抗的線性。在僅由PMOS和NMOS構(gòu)成的情況下，帶有通過源極-漏極間電壓改變導(dǎo)通電阻值的電壓依賴性，但通過將上述電阻元件R串聯(lián)連接，可緩和之。
圖10是表示對圖9所示的輸出緩沖器的阻抗的輸出電壓特性進行電路模擬而分析的特性圖。從該特性圖可知，在圖9的電源電壓VDDQ是1.5V，輸出振幅是1.5V的情況下，在調(diào)整輸出阻抗使得為25Ω，輸出電壓是0.75V(＝0.5VDDQ)時，如輸出電壓變?yōu)?.3V，輸出阻抗僅變化-10～+10％，如輸出電壓變?yōu)?.2V，輸出阻抗僅變化-5～+22％。
圖11是表示對圖9所示的輸出緩沖器的阻抗的輸出電壓特性進行電路模擬而分析的其它特性圖。在該特性圖中，表示了根據(jù)電阻元件的有無的輸出緩沖器阻抗的輸出電壓特性比較(上拉側(cè))。在該特性圖中，表示了圖9的電源電壓VDDQ是1.5V，輸出振幅是1.5V的情況下，在調(diào)整輸出阻抗使得為50Ω，輸出電壓是0.75V(＝0.5×VDDQ)時，輸出阻抗的輸出電壓依賴性。由該圖可理解，由輸出MOSMOSFET和電阻元件構(gòu)成輸出緩沖器，與沒有電阻元件的情況相比，能夠提高輸出緩沖器的阻抗的線性。
圖12是表示圖8的實施例的每個阻抗編碼#的小組分割形成的阻抗分割比率的特性圖。在所述圖8的實施例中，將轉(zhuǎn)換速率調(diào)整用的緩沖器分割為小組時的尺寸比，在阻抗調(diào)整用分割的緩沖器(×16倍～64倍)間分割為基本相同的比率，所以，象該圖的特性圖所示那樣，即使為任意的阻抗編碼#，對于輸出緩沖器整體，順序?qū)ǖ木彌_器組(小組S1，S2，S3)的阻抗比保持基本相等。因此，即使改變輸出MOSFET的組合，也能夠?qū)⑥D(zhuǎn)換速率保持一定。為此，即使在溫度或者電壓等環(huán)境條件變化，用于將阻抗設(shè)為設(shè)定值的輸出MOSFET的組合變化的情況下，只要阻抗是一定就能夠?qū)⑥D(zhuǎn)換速率量保持為一定。
圖13是對圖8的實施例的阻抗編碼和輸出阻抗的關(guān)系進行電路模擬而分析的特性圖。由該特性圖可知道，即使裝置的特性散亂(圖中的最好的，最差的，典型的)，另外即使環(huán)境條件(溫度Tj，電壓Vddq)變化，通過調(diào)整阻抗編碼#，能夠?qū)⑤敵鲎杩乖O(shè)定在例如50Ω～23Ω這樣規(guī)格的范圍內(nèi)。
圖14表示了轉(zhuǎn)換速率和SRAM(靜態(tài)隨機存取存儲器)電源噪聲的關(guān)系，使用圖15的評價模型利用電路模擬分析的特性圖。圖14的橫軸表示圖15所示的評價模型的輸入到SRAM的輸出緩沖器的輸出數(shù)據(jù)的轉(zhuǎn)換速率(Slew Rate)，縱軸表示SRAM中的電源VSS導(dǎo)致的電源噪聲量(Vss noise)。由該特性圖可知，轉(zhuǎn)換速率的調(diào)整對于抑制噪聲的產(chǎn)生是非常有效的。即，通過減少轉(zhuǎn)換速率，換言之，通過緩和輸入到輸出緩沖器的輸出數(shù)據(jù)的上升，能夠減少電源噪聲量(Vss noise)。
圖16表示輸出緩沖器單元的一實施例的構(gòu)成圖。該圖(a)表示布局構(gòu)造，該圖(b)表示與其對應(yīng)的等價電路。在該實施例中，輸出管腳(PAD)基本構(gòu)成為，順序配置ESD(靜電破壞)保護二極管(P+二極管、n+二極管)、電阻元件、NMOS、PMOS，通過一條直線連接的布局。通過將該基本構(gòu)成的輸出緩沖器，在與上述直線布線垂直的方向平行排列上述阻抗調(diào)整及轉(zhuǎn)換速率調(diào)整所必須的個數(shù)，配置成條狀，從而能夠構(gòu)成一個輸出緩沖器。
圖17表示本發(fā)明的輸出緩沖器的一實施例的布局圖。在該實施例中，通過利用二進制的阻抗編碼來選擇等比分割的輸出緩沖器單元(R/2、R、2R、4R)，來控制阻抗。另外，構(gòu)成為，阻抗小的條單位(R/2，R)，MOSFET的尺寸(W)變大，電阻尺寸變小。另一方面，阻抗大的條單位(2R，4R)，MOS尺寸變小，電阻尺寸變大。
即，MOSFET的導(dǎo)通電阻值與柵極尺寸(W)成反比，電阻元件的電阻值與布局尺寸成比例，所以，通過將輸出緩沖器的導(dǎo)通電阻值與電阻元件的電阻值的比率設(shè)為相同，調(diào)整單元中的布局的形狀，可形成如果改變單元高度(上述布線方向的長度)就改變阻抗的布局。因此，即使將條單位單元的高度通過各個阻抗分割單元變?yōu)橄嗤?，也能夠得到這種效果，由于沒有形成無益的空間，實現(xiàn)了高集成化。
圖18表示本發(fā)明適用的半導(dǎo)體存儲器的一實施例的方框圖。在該圖中，XADR是行地址信號，YADR是列地址信號，DIN是數(shù)據(jù)輸入信號，CTRL是存儲器控制信號，DOUT是數(shù)據(jù)輸出信號。另外，XDEC是行地址編碼器，XDR是對與行地址對應(yīng)的字線施加選擇脈沖電壓的字線驅(qū)動器，MCA是多個存儲單元配置成矩陣狀的存儲器單元陣列。另外，YDEC是列地址解碼器，YSW是選擇與列地址對應(yīng)的位線對的列選擇電路，DIO是數(shù)據(jù)輸入輸出電路，基于存儲器控制信號CTRL，向選擇單元寫入數(shù)據(jù)輸入信號DIN，或者，放大選擇單元的信息，輸出數(shù)據(jù)輸出信號DOUT。上述的輸出緩沖器包含在數(shù)據(jù)輸入輸出電路DIO中。
圖19是表示圖18的半導(dǎo)體存儲器的數(shù)據(jù)輸入輸出電路DIO中的一個實施例的方框圖。在該圖中，DIN是數(shù)據(jù)輸入信號(輸入端子)，DOUT是數(shù)據(jù)輸出信號(輸出端子)。另外，DIB是輸入緩沖器，DQB是所述輸出緩沖器，DQPB是所述輸出預(yù)緩沖器。
RTE是用于調(diào)整接收數(shù)據(jù)輸入信號的端子的輸入阻抗的電阻，在該實施例中，阻抗控制電路IMCNTT基于與端子ZT連接的電阻RT的電阻值，調(diào)整RTE的電阻值。RQE是用于調(diào)整發(fā)送數(shù)據(jù)輸出信號的輸出端子OUT的輸出阻抗的電阻，例如，在所述實施例中，相當(dāng)于輸出緩沖器DQB的阻抗。在該實施例中，阻抗控制電路IMCNTQ基于與端子ZQ連接的電阻RQ的電阻值，調(diào)整RQE的電阻值。
RPE是用于調(diào)整數(shù)據(jù)輸出信號轉(zhuǎn)換速率的電阻，例如在上述實施例中，相當(dāng)于輸出預(yù)緩沖器的阻抗。在該實施例中，利用JTAG(聯(lián)合測試行動組織提出的IEEE規(guī)格1149.1)的轉(zhuǎn)換速率控制電路JTRCNT基于JTAG輸入信號(TCK，TMS，TDI)來調(diào)整RPE的電阻值。內(nèi)部電路INCKT由形成讀出數(shù)據(jù)的讀取放大器(高度放大器)，和接收寫入的數(shù)據(jù)的寫入放大器或者控制它們的控制電路等構(gòu)成。
該實施例的半導(dǎo)體存儲器內(nèi)置終端電阻RTE，其通過上述外部電阻RQ來設(shè)定輸出緩沖器DQB的輸出阻抗，對輸入端子設(shè)定與外部電阻RT對應(yīng)的電阻值。為此，在包含該半導(dǎo)體存儲器和在安裝基板上通過傳送線路連接的處理器等的系統(tǒng)中，通過連接具有與上述傳送線路的特性阻抗相對應(yīng)的電阻值的上述外部電阻RQ、RT，能夠?qū)⑤敵鼍彌_器的輸出阻抗與上述傳送線路匹配，匹配與輸入端子DIN連接的終端電阻RTE和傳送線路的特性阻抗。
因此，通過上述處理器從半導(dǎo)體存儲器中讀取進行動作時，在通過與輸出端子DOUT連接的傳送線路，讀取的信號傳送到處理器等中的時候，假設(shè)在處理器等輸入電路中沒有連接終端電阻的系統(tǒng)中所產(chǎn)生的反射噪聲，能夠通過上述輸出緩沖器的輸出阻抗RQE來吸收，在反射噪聲沒有傳送到處理器側(cè)，所以能夠高速讀取。即使在處理器等輸入電路中設(shè)置終端電阻的情況下，該阻抗匹配不完全時所產(chǎn)生的噪聲能夠通過上述輸出緩沖器的輸出阻抗RQE吸收，所以能夠進行高速穩(wěn)定的數(shù)據(jù)傳送。
在通過上述處理器等進行向半導(dǎo)體存儲器進行寫入動作的時候，與輸入端子DIN連接的終端電阻RTE與傳送線路的特性阻抗匹配，所以，能夠進行高速的寫入動作。即，在系統(tǒng)中，不對外部端子連接外加的終端電阻，能夠進行高速的數(shù)據(jù)傳送，可實現(xiàn)使用更方便的半導(dǎo)體存儲器。而且，后面詳細地說明在上述半導(dǎo)體集成電路裝置中內(nèi)置的終端電阻RTE和其阻抗控制電路IMCNTT。
圖20是表示本發(fā)明適用的半導(dǎo)體存儲器的其它實施例的方框圖。在該實施例中，與所述圖18的實施例相同，XADR是行地址信號，YADR是列地址信號，CTRL是存儲器控制信號，DQ是數(shù)據(jù)輸入信號。在實施例與所述圖18的實施例不同，在圖18的實施例中，數(shù)據(jù)輸入端子DIN與數(shù)據(jù)輸出端子DOUT是分離的，與此相對，在該實施例中，兩端子作為數(shù)據(jù)輸入輸出端子DQ是共用的。
另外，在該實施例中，XDEC是行地址解碼器，XDR是對與行地址對應(yīng)的字線施加選擇的脈沖電壓的字線驅(qū)動器，MCA是多個存儲器單元配置成矩陣狀的存儲器單元陣列。另外，YDEC是列地址解碼器，YSW是選擇與列地址對應(yīng)的位線對的列選擇電路，DIO是數(shù)據(jù)輸入輸出電路，其基于存儲器控制信號CTRL，向選擇單元寫入數(shù)據(jù)輸入信號DQ，或者，放大選擇單元的信息，輸出數(shù)據(jù)輸出信號DQ。上述的輸出緩沖器包含在數(shù)據(jù)輸入輸出電路DIO中。
圖21是表示圖20的半導(dǎo)體存儲器的數(shù)據(jù)輸入輸出電路DIO中的本發(fā)明部分的一個實施例的方框圖。在該實施例中，DQ是數(shù)據(jù)輸入信號(端子)。另外，DIB是數(shù)據(jù)輸入緩沖器，DQB是數(shù)據(jù)輸出緩沖器，DQPB是數(shù)據(jù)輸出預(yù)緩沖器。
與所述圖19的實施例相同，RTE是用于調(diào)整發(fā)送接收數(shù)據(jù)輸入輸出信號的端子的輸入阻抗的電阻，在本例中，阻抗控制電路IMCNTT基于與端子ZT連接的電阻RT的電阻值，調(diào)整RTE的電阻值。RQE是用于調(diào)整發(fā)送接收數(shù)據(jù)輸入輸出信號的端子的輸出阻抗的電阻，例如，在所述實施例中，相當(dāng)于輸出緩沖器的阻抗。在本例中，阻抗控制電路IMCNTQ基于與端子ZQ連接的電阻RQ的電阻值，調(diào)整RQE的電阻值。
RPE是用于調(diào)整數(shù)據(jù)輸出信號轉(zhuǎn)換速率的電阻，例如在上述實施例中，相當(dāng)于輸出預(yù)緩沖器的阻抗。在本例中，利用JTAG的轉(zhuǎn)換速率控制電路JTRCNT基于JTAG輸入信號(TCK，TMS，TDI)來調(diào)整RPE的電阻值。在該實施例中，在通過上述處理器等對半導(dǎo)體存儲器進行讀出動作或者寫入動作時，也與前述相同，在系統(tǒng)中，不對外部端子連接外加的終端電阻，能夠進行高速的數(shù)據(jù)傳送，可實現(xiàn)使用更方便的半導(dǎo)體存儲器。
圖22是表示圖20的半導(dǎo)體存儲器的數(shù)據(jù)輸入輸出電路DIO中的本發(fā)明部分的其它實施例的方框圖。在該實施例中，與前述相同，DQ是數(shù)據(jù)輸入信號。另外，DIB是數(shù)據(jù)輸入緩沖器，DQB是數(shù)據(jù)輸出緩沖器，DQPB是數(shù)據(jù)輸出預(yù)緩沖器。
與所述圖21的實施例相同，RTE是用于調(diào)整發(fā)送接收數(shù)據(jù)輸入輸出信號的端子的輸入阻抗的電阻，在本例中，阻抗控制電路IMCNTT基于與端子ZT連接的電阻RT的電阻值，調(diào)整RTE的電阻值。RQE是用于調(diào)整發(fā)送接收數(shù)據(jù)輸入輸出信號的端子的輸出阻抗的電阻，例如，在所述例中，相當(dāng)于輸出緩沖器的阻抗。在本例中，阻抗控制電路IMCNTQ基于與端子ZQ連接的電阻RQ的電阻值，調(diào)整RQE的電阻值。
在該實施例中，還增加電阻RC，使得通過阻抗控制電路IMCNTQ來控制。該電阻RC在數(shù)據(jù)輸入時和數(shù)據(jù)輸出時動作，為此，能夠同時用于輸入阻抗和輸出阻抗的調(diào)整。如果這樣的共用，具有能夠降低輸入輸出電路的布局面積的效果。
另外，與前述一樣，RPE是用于調(diào)整數(shù)據(jù)輸出信號轉(zhuǎn)換速率的電阻，例如在上述例子中，相當(dāng)于輸出預(yù)緩沖器的阻抗。在本例中，利用JTAG的轉(zhuǎn)換速率控制電路JTRCNT基于JTAG輸入信號(TCK，TMS，TDI)來調(diào)整RPE的電阻值。
圖23是表示輸出預(yù)緩沖器電路的其它一個實施例的電路圖。在該實施例中，為所述圖2的輸出預(yù)緩沖器的變形例。在該實施例中，D是數(shù)據(jù)輸入端子，OUT是輸出端子，與輸出緩沖器連接。另外，IC是阻抗調(diào)整編碼輸入端子，SR<0>、SR<1>、SR<2>是轉(zhuǎn)換速率調(diào)整編碼輸入端子。
該實施例的輸出預(yù)緩沖器，通過阻抗調(diào)整編碼IC來切換選擇或者非選擇。為此，在圖7中，根據(jù)ICn0、ICn1，能夠選擇作為動作的輸出預(yù)緩沖器組的300～302的預(yù)緩沖器組或者310～312、320～322的預(yù)緩沖器組，作為其結(jié)果，能夠選擇作為動作的輸出緩沖器組的輸出MOSFET100～102的緩沖器組或者輸出MOSFET110～112、120～122的緩沖器組。
另外，利用轉(zhuǎn)換速率調(diào)整編碼SR<0:2>選擇PMOS40～42/NMOS50～52形成的CMOS開關(guān)中導(dǎo)通的PMOS/NMOS的組合，從C0～C1中選擇與PMOS43的漏極節(jié)點連接的電容的組合。通過這樣，改變PMOS43的漏極節(jié)點的時間常數(shù)。即，如果電容值變大，輸出端子OUT的上升變遲，由此驅(qū)動的輸出MOSFET的轉(zhuǎn)換速率變小。
圖24是表示輸出預(yù)緩沖器電路的其它一個實施例的電路圖。在該實施例中，為所述圖3的輸出預(yù)緩沖器的變形例。在該實施例中，D是數(shù)據(jù)輸入端子，OUT是輸出端子，與輸出緩沖器連接。另外，IC是阻抗調(diào)整編碼輸入端子，SR<0>、SR<1>、SR<2>是轉(zhuǎn)換速率調(diào)整編碼輸入端子。
該實施例的輸出預(yù)緩沖器，通過阻抗調(diào)整編碼IC來切換選擇或者非選擇。為此，在圖7中，根據(jù)ICp0、ICp1，能夠選擇作為動作的輸出預(yù)緩沖器組的400～402的預(yù)緩沖器組或者410～412、420～422的預(yù)緩沖器組，作為其結(jié)果，能夠選擇作為動作的輸出緩沖器組的輸出MOSFET200～202的緩沖器組或者輸出MOSFET210～212、220～222的緩沖器組。
另外，利用轉(zhuǎn)換速率調(diào)整編碼SR<0:2>選擇PMOS40～42/NMOS50～52形成的CMOS開關(guān)中導(dǎo)通的PMOS/NMOS的組合，從C0～C1中選擇與NMOS53的漏極節(jié)點連接的電容的組合。通過這樣，改變NMOS53的漏極節(jié)點的時間常數(shù)。即，如果電容值變大，輸出端子OUT的上升變遲，由此驅(qū)動的輸出MOSFET的轉(zhuǎn)換速率變小。
圖25是表示本發(fā)明適用的半導(dǎo)體存儲器的一實施例的芯片布局圖。在該圖中，MUL0～MUL7、MUR0～MUR7、MLL0～MLL7、MLR0～MLR7是將存儲器單元配置成陣列狀的單元陣列，MWD是主字驅(qū)動器。另外，CK/ADR/CNTL是時鐘信號、地址信號、存儲器控制信號等的輸入電路，DI/DQ是數(shù)據(jù)輸入輸出電路，I/O是模式切換信號、測試信號、DC信號等的輸入輸出電路。
該實施例的半導(dǎo)體存儲器，表示了中夾焊盤方式，為此CK/ADR/CNTL電路、DI/DQ電路和I/O電路位于芯片的中央。另外，REG/PDEG是預(yù)解碼器等，DLLC是時鐘同步電路，JTAG/TAP是測試電路，VG是內(nèi)部電源電壓發(fā)生電路。Fuse是熔絲電路，用于存儲器缺陷救濟等。VREF產(chǎn)生用于取得輸入信號的參考電壓等。所述輸出緩沖器配置在DI/DQ部。
圖26是表示本發(fā)明適用的半導(dǎo)體集成電路裝置的其它一實施例的方框圖。在該圖中，CPU表示中央運算裝置，MEM表示存儲器，I/O表示輸入輸出電路。上述輸出緩沖器用于I/O部。這樣，如果將中央運算裝置CPU和存儲器MEM和使用本發(fā)明的輸入輸出電路I/O形成在同一半導(dǎo)體基板上，對于CPU的處理，由于能夠一邊存儲器MEM和輸入輸出電路I/O高速地進行數(shù)據(jù)交換，一邊進行運算，所以，具有能夠提高整體的處理性能的效果。
圖27是表示本發(fā)明的半導(dǎo)體集成電路裝置的帶有輸入終端電阻的輸入輸出電路的一個實施例的布局圖。圖28表示將圖27方框化的布局圖。圖29表示圖27的等價電路圖，圖30表示為容易理解圖29進行了變形的電路圖。
在圖27中，從信號焊盤10開始，通過連接布線9、91、92，順序連接ESD保護元件(7d，8d)、電阻元件6d、N溝道MOSFET5d、P溝道MOSFET4d、電阻元件3d、N溝道MOSFET2d、P溝道MOSFET1d、差動輸入電路400。處于輸出電路區(qū)域110的是MOSFET4d、5d，電阻元件6d構(gòu)成輸出緩沖器，處于終端電阻電路區(qū)域120中的是PMOS晶體管1d，NMOS晶體管2d和電阻元件3d構(gòu)成輸入終端電阻。在各個MOSFET、ESD保護元件的上層，電源布線21～26沿著該圖的橫方向布線，如圖29和圖30所示那樣，由源極、或正極/負極端子通過接觸直接連接元件。
在由戴維南型終端(CTT中央抽頭終端)構(gòu)成終端電阻的情況下，使用2組單位電路，一個在上拉側(cè)(連接VDD)，另一個在下拉側(cè)(連接VSS)，成為一組輸入終端電阻。輸入終端電阻的布局和輸出緩沖器的布局為布局間距D相等間距配置，而且分別配置各個MOSFET、電阻。
這樣，通過將構(gòu)成單位電路的元件形成為一個直線上的配置，與輸入終端電阻的需要、不需要相對應(yīng)，如連接、切斷從輸出緩沖器的漏極延伸的PAD布線，不需要多余的迂回布線。另外，能夠?qū)⑤敵鼍彌_器所使用的電阻元件6d與終端電阻共用，能夠降低總的布局面積，降低寄生電容。
此外，由于元件直接與電源布線連接，特別是ESD保護元件中ESD浪涌電流通過的寄生電阻(從焊盤開始的電源線)低，能夠形成沒有產(chǎn)生電流集中位置的布局。另外，通過個別配置，能夠分別對輸出、輸入終端獨立設(shè)計MOSFET尺寸、電阻元件尺寸。向差動輸入電路連接的信號，從輸入終端電阻的漏極端(連接布線92)獲得，但如果是與輸入PAD連接的布線，也可以是其它位置。例如，可以從布線9或者91，或者相鄰的終端電路來獲得。
圖29或圖30的電路動作如下。數(shù)據(jù)輸入時輸出MOSFET4u、5u、4d、5d為關(guān)閉狀態(tài)，MOSFET1u、2u、1d、2d為導(dǎo)通狀態(tài)，作為輸入終端電阻來動作。在數(shù)據(jù)輸出時，相反地，MOSFET4u、5u、4d、5d與應(yīng)該輸出數(shù)據(jù)的高電平/低電平相對應(yīng)，為導(dǎo)通狀態(tài)，MOSFET1u、2u、1d、2d為關(guān)閉狀態(tài)，作為輸出緩沖器來動作。
圖31是表示本發(fā)明的半導(dǎo)體集成電路裝置中所形成的帶有終端電阻的輸入輸出電路的一個實施例的具體布局圖。圖32是表示圖31的A-A’的一個實施例的元件截面圖，圖33是表示圖31的B-B’的一個實施例的元件截面圖。而且，圖34是表示圖31所示的輸入輸出電路的等價電路圖。
在圖31中，是將用于進行終端電阻、輸出緩沖器各個阻抗調(diào)整的圖27的基本單位進行組合的布局。阻抗調(diào)整是通過將輸入終端或者輸出緩沖器等比分割，設(shè)定為導(dǎo)通狀態(tài)的MOSFET的總柵極尺寸來進行的。作為一個例子，在圖31或圖34的實施例中，將終端電阻上拉側(cè)40u的阻抗設(shè)為R1，將41u設(shè)為R2，將42u設(shè)為R3，將43u+44u設(shè)為R4，將R1～R4的比設(shè)為8∶4∶2∶1，并聯(lián)連接。
通過這樣，通過適當(dāng)選擇成為導(dǎo)通狀態(tài)的MOSFET列，能夠進行從R1、R1/2、R1/3到R1/15共15種阻抗調(diào)整。如果對每2倍設(shè)置成比例的阻抗，換言之，通過為2進制的電阻比，能夠?qū)1～R4的選擇利用4位二進制編碼來控制。對于下拉側(cè)或者輸出緩沖器也可以利用同樣的原理來調(diào)整。
在圖31中，將終端電阻42u的N溝道MOSFET、P溝道MOSFET的尺寸設(shè)為Wn、Wp，電阻元件的尺寸設(shè)為S，41u設(shè)為Wn/2、Wp/2、2*S，40u設(shè)為Wn/4、Wp/4、4*S，所以，通過匹配MOSFET的減少部分和電阻元件的增加部分，能夠形成不改變整個列的高度的布局。
在圖32和圖33的截面圖中，由N型擴散電阻構(gòu)成電阻元件3d、6d、3u、6u，但是也可以由多晶硅或者高電阻金屬布線等的電阻體來代替。另外，作為閉鎖等的對策，可設(shè)置用于從P型襯底分離N溝道MOSFET的n型3重阱，或在MOSFET的周圍設(shè)置阱供電，但對應(yīng)于需要這些也可以省略。另外，在圖34中，終端用MOSFET1u、2u、1d、2d可以由任一個構(gòu)成，也可以將MOSFET3u、6u和MOSFET3d、6d集成一個來配置。
ESD保護元件7u、8u、7d、8d的放電能力依賴于二極管的周邊長度，周邊長度越長其放電電流就越大。為此，盡管為了在相同的ESD耐壓下減少元件面積將其分成各個列的方法是有效的，但如果能夠?qū)⒃娣e設(shè)計在ESD允許電壓和元件面積限制范圍之間，也可以將一個或者幾個元件集成在緊鄰焊盤10的后面。另外，圖31的實施例的列的組合數(shù)是10列，但也可以組合設(shè)計所需要的任意個數(shù)。
圖35是表示本發(fā)明的半導(dǎo)體集成電路裝置的帶有輸入終端電阻的輸入電路的一個實施例的布局圖。圖36表示將圖35方框化的布局圖。圖37表示圖35的等價電路圖，圖38表示為了容易理解圖37進行了變形的電路圖。
圖35的實施例是輸入專用電路的輸入終端電路的布局例子。即，該實施例是對所述圖27的實施例，除去輸出電路區(qū)域110，與連接保護元件和終端電路區(qū)域120的電阻元件的構(gòu)成是相等的。為此，由于從所述圖27到圖34的所述說明中，除了輸出緩沖器的說明部分，保護元件和終端電路是相同的，所以省略了重復(fù)說明。因此，對于截面構(gòu)造，除了上述輸出緩沖器的說明部分，能夠構(gòu)成為與所述圖32和圖33相同。
圖39表示了終端電阻的阻抗調(diào)整電路的一實施例的方框圖。在二進制阻抗編碼生成電路200中，在LSI控制管腳201和地面(電路的接地電位VSS)之間連接的電阻元件202的電阻值和LSI中的終端復(fù)制電路304的導(dǎo)通電阻值相等，換言之，阻抗控制管腳201的電壓，由將參照電壓形成為VDD/2使得為電源電壓VDD的1/2的比較器301、上拉編碼計數(shù)器電路307、和通過它們控制的上拉復(fù)制電路304，構(gòu)成反饋線路，產(chǎn)生上拉終端用阻抗調(diào)整編碼212。即，通過上述反饋線路，對于上述阻抗控制管腳201的電壓，可設(shè)定上述上拉編碼計數(shù)器電路的計數(shù)值，使得最接近VDD的1/2。
下拉終端用阻抗調(diào)整編碼213也利用同樣的方法來生成。即，通過與上述上拉復(fù)制電路304相同構(gòu)成的上拉復(fù)制電路305和下拉復(fù)制電路306構(gòu)成電源電壓VDD的分壓電路，該分壓點309的電壓為電源電壓VDD的1/2，由將參照電壓形成為VDD/2的比較器308、下拉編碼計數(shù)器電路310、和由它們控制的下拉復(fù)制電路306構(gòu)成反饋線路，生成下拉終端用阻抗調(diào)整編碼213。
上述這樣的比較器301的參考電壓為電源電壓VDD的1/2。這是在下拉側(cè)阻抗編碼生成時，代替外加的電阻202，使用上拉復(fù)制電路304的復(fù)制的復(fù)制電路305形成的，具有能夠簡化電路構(gòu)成的優(yōu)點。
下面，將生成的阻抗編碼在編碼移位電路208、210移位任意的位數(shù)。移位量由控制信號207、209來設(shè)定。由于存在MOSFET導(dǎo)通電阻的非線性，使輸入電位偏離VDD/2而導(dǎo)致終端電阻值具有高偏差這樣的問題，所以通過由例如2位移位器形成的編碼移位器來進行修正，解決了這個問題。
由編碼移位電路208形成的終端上拉用阻抗編碼214暫時送到由控制時鐘動作的鎖存電路204中，再通過鎖存電路204傳送到構(gòu)成終端電阻塊的上拉側(cè)終端電阻402的P溝道MOSFET的柵極，該P溝道MOSFET的電阻值形成為具有×1～×32這樣的二進制權(quán)重。同樣的，由編碼移位電路210形成的終端下拉用阻抗編碼215暫時送到由控制時鐘動作的鎖存電路205中，再通過鎖存電路205傳送到構(gòu)成終端電阻塊的下拉側(cè)終端電阻403的N溝道MOSFET的柵極，該N溝道MOSFET的電阻值形成為×1～×32這樣的二進制權(quán)重。
在該實施例中，與所述輸出緩沖器的阻抗調(diào)整的情況相同，由于MOSFET的導(dǎo)通電阻值具有源極-漏極電壓依賴性，所以對用于改善其直線性的各個MOSFET串聯(lián)連接電阻元件。上述×1～×32這樣的帶有二進制權(quán)重的電阻值，包含了上述電阻元件。
圖40表示用于說明圖39的實施例的電阻元件和由編碼移位器的有無導(dǎo)致的終端電阻誤差的電流-電壓特性圖。該電流-電壓特性是由電路模擬求出的結(jié)果。在沒有修正的情況下，可看見所述MOSFET的非線性特性的影響，根據(jù)輸入電位偏離VDD/2，可判斷電流流動變得微不足道。另外，在終端電阻不使用電阻元件而僅由MOSFET構(gòu)成的情況下，根據(jù)輸入電位偏離VDD/2，開始看見N溝道MOSFET、P溝道MOSFET的各個特性，終端的誤差變大，另外，可判斷，終端電路的等價偏置電壓是距VDD/2的偏差。
圖41表示本發(fā)明的半導(dǎo)體存儲器芯片中的終端電阻的阻抗調(diào)整電路的一個實施例的整體方框圖。該圖的包含終端電路的各個電路方框，表示與實際的半導(dǎo)體芯片中幾何學(xué)的配置相匹配。
該實施例的半導(dǎo)體存儲器的芯片平面圖中，在長方形半導(dǎo)體芯片的長度方向的中央部，配置輸入輸出電路I/O、控制電路，配置夾著它們那樣的存儲器單元陣列232和234。相當(dāng)于對在放大表示的上述中央部設(shè)置的各個輸入終端電路分配阻抗編碼，為了抑制輸入管腳間的終端阻抗值的離散，需要在終端電路間形成同步，切換編碼(更新)。
在終端電路的芯片內(nèi)配置覆蓋廣闊范圍的情況下，即，在阻抗編碼信號的分配延遲，配置在與阻抗編碼信號生成周期相比較大的廣闊范圍中的情況下，存在這種情況，對應(yīng)于距上述編碼生成電路200的距離，例如在最近的輸入終端221和最遠的輸入終端222，可看見與上述分配延遲對應(yīng)的最新編碼和舊編碼混合的阻抗值離散。作為這種情況的對策，雖然可在阻抗編碼信號生成的周期中對所有終端阻抗進行更新，但由于存在編碼生成電路的配置位置的制約或者分配前終端電路在芯片內(nèi)配置位置的制約等，存在比阻抗調(diào)整優(yōu)先的設(shè)計要求中更困難的情況。
作為這些情況的對策，在該實施例中，在將阻抗編碼分配給終端電路時，在終端電路的附近多個重復(fù)地分散配置編碼保存用的鎖存器，通過等歪斜控制時鐘形成同步，在遠端/近端的終端電路之間形成相同的阻抗編碼。即，最近端終端電路221和最遠端終端電路223，通過等歪斜控制時鐘同步，輸入上述阻抗編碼，能夠防止上述阻抗值離散。
圖42表示本發(fā)明的半導(dǎo)體存儲器芯片中終端電阻的阻抗調(diào)整電路的其它一個實施例的整體方框圖。該實施例是圖41的變形例，不同之處在于，輸入輸出電路配置在芯片的周邊區(qū)域，存儲器單元陣列配置在中央。這樣的存儲器芯片中，在終端電路附近設(shè)置鎖存器。利用控制時鐘同步，任意周期中管腳間的阻抗編碼相同。而且，關(guān)于上述編碼#移位器、編碼保持鎖存器的分散配置，阻抗調(diào)整編碼可由芯片內(nèi)部的生成電路生成，也可使用直接或者間接來自外部管腳的調(diào)整編碼。
圖43表示本發(fā)明的終端電阻塊的一個實施例的電路圖。該實施例的終端電阻形成為，包含MOSFET和與其連接的電阻元件，電阻值具有二進制權(quán)重。即，與由編碼#0(LSB)、編碼#1、編碼#2、編碼#3、編碼#4、編碼#5(MSB)構(gòu)成的6位二進制編碼對應(yīng)，電阻值為8Rp、8Rn、4Rp、4Rn、2Rp、2Rn、Rp、Rn、Rp/2、Rn/2、Rp/4、Rn/4。上述的編碼#0～編碼#5分別輸入到鎖存電路，輸入到該鎖存電路的編碼傳送到P溝道MOSFET和N溝道MOSFET的柵極。
圖44表示本發(fā)明的終端電阻塊的其它一個實施例的電路圖。該實施例的終端電阻分為下面的部分與二進制編碼對應(yīng)具有MOSFET和與其連接的電阻元件的電阻值具有二進制權(quán)重8Rp、8Rn～2Rp、2Rn的部分；和利用解碼器將二進制編碼解碼，與溫度計符號相對應(yīng)具有相同電阻值Rp、Rn的部分。
所述6位二進制編碼構(gòu)成的編碼#0～編碼#5中，作為下位編碼的編碼#0～編碼#2構(gòu)成的3位，與所述圖43的實施例相同，傳送到具有二進制權(quán)重8Rp、8Rn、4Rp、4Rn、2Rp、2Rn的對應(yīng)的MOSFET的柵極。與此相對，作為上位編碼的編碼#3～編碼#5構(gòu)成的3位，傳送到解碼器。解碼器將上述2進制符號變換成溫度計符號。
上述解碼器，在編碼#3～#5是000時，輸出編碼out#3～out#9是0000000，在編碼#3～#5增加+1為001時，輸出編碼out#3～out#9是0000001，在編碼#3～#5再增加+1為010時，輸出編碼out#3～out#9是0000011，在編碼#3～#5再增加+1為011時，輸出編碼out#3～out#9是0000111。這樣2進制的上述編碼#3～#5每增加+1，為導(dǎo)通狀態(tài)的MOSFET的個數(shù)平均增加1個，形成這樣的溫度計符號。
這樣分割的終端電路中，阻抗小的位置再進行等分分割。即，將在所述圖39中分配的二進制編碼214、215對應(yīng)于分割數(shù)來解碼。這里，6位二進制編碼中，將上位3位7分割，利用所述溫度計符號，對應(yīng)于編碼#，變?yōu)槊總€電路切換的方式。通過這樣，切換阻抗最小的位置在變更前是R/32，能夠變大為直到R/8這樣4倍的阻抗，象后面所述的那樣，能夠減小編碼轉(zhuǎn)移狀態(tài)的阻抗變化量。通過這樣的上位編碼分割，能夠一下子減小更新的晶體管的尺寸的總和，降低處于更新的轉(zhuǎn)移狀態(tài)的阻抗變化的質(zhì)量差別。
圖45表示為了將上述終端電阻電路過渡阻抗的變化定量化而通過下面的模擬進行評價的模型電路。SRAM PKG Ball 506是SRAM輸入管腳，通過封裝中布線505連接上拉終端電阻501、下拉終端電阻502和輸入電路504。在上述封裝中的布線505中，管腳電容503外加寄生電容。通過傳送線520從CPU PAD511寫入的數(shù)據(jù)或者地址信號和控制信號傳送到SRAM。上述傳送線520，設(shè)定為特性阻抗Z＝55Ω。
圖46表示所述圖43所示的使用終端電路的情況的由模擬形成的噪聲波形。這里，以從阻抗編碼#(011111)向編碼#(100000)的更新為例子。這樣的編碼轉(zhuǎn)移時，編碼#(111111)或者編碼#(000000)的狀態(tài)暫時發(fā)生，終端電路的MOSFET全部是導(dǎo)通或者關(guān)閉，在SRAM輸入管腳和CPU PAD觀測到噪聲。利用模擬得到的噪聲量對于227mV和電源電壓1.6V是不能忽視的量，具有使得輸入波形失真，使得SRAM誤動作的危險性。因此，需要研究這樣的電路，其在使用圖43所示的終端電路的情況下，不產(chǎn)生上述這樣的暫時的編碼#(111111)或者編碼#(000000)的狀態(tài)。
圖47表示使用所述圖44所示的終端電路的情況下由模擬形成的噪聲波形。與前述相同，以從阻抗編碼#(011111)向編碼#(100000)的更新為例子。這種編碼轉(zhuǎn)移時，即使編碼#(111111)或者編碼(000000)的狀態(tài)暫時發(fā)生，通過上述解碼器的作用，為換算成編碼#的編碼#(100111)或者#(011000)，終端電路的MOSFET全部是導(dǎo)通或者關(guān)閉的狀態(tài)沒有發(fā)生。結(jié)果可知，輸入管腳的噪聲量能夠降低到26mV。
按照該實施例的半導(dǎo)體集成電路裝置，從輸入管腳開始，順序配置ESD保護元件、電阻、MOSFET，通過一個布線連接的布局作為基本單位，將阻抗調(diào)整所需要的個數(shù)并聯(lián)配置，布局成條狀，構(gòu)成一個終端電阻，從而能夠高集成化。關(guān)于輸入輸出普通管腳，輸出緩沖器也同樣形成條狀的布局，為匹配終端電阻布局的柵極長度方向的間距的布局，從而能夠高度集成化。
輸入終端電阻、輸出緩沖器，是對應(yīng)于阻抗調(diào)整范圍、調(diào)整精度而分割的電路構(gòu)成。分割方法是例如等比分割(1，2，4，8...)，通過二進制編碼切換它們來調(diào)整阻抗。一個分割單元中，上拉側(cè)終端由PMOS和電阻元件形成，下拉側(cè)由NMOS和電阻元件形成，通過加大對導(dǎo)通電阻的電阻比，例如為1∶3等，能確保終端電阻的直線性。
在所述實施例中，作為條狀布局，匹配輸出緩沖器和終端電阻的基本單位的間距，從而不需要用于布線連接的迂回布線，具有布局面積的降低和管腳電容的降低的效果。另外，通過組合電阻元件和MOSFET的構(gòu)成，用于通過電阻元件修正MOSFET的導(dǎo)通電阻的非線性的源極/漏極間電壓下降，能夠降低熱載流子可靠性的惡化，同時終端阻抗能夠不一定依賴于輸入電位。
本發(fā)明的半導(dǎo)體集成電路裝置中，在芯片中設(shè)置終端電路，輸出緩沖器的輸出阻抗與傳送線路的特性阻抗相匹配。為此，在將本發(fā)明的半導(dǎo)體集成電路裝置裝載到系統(tǒng)中的情況下，進行信號傳送的相對半導(dǎo)體集成電路裝置的輸入端子即使沒有終端電阻，由于再反射的噪聲能夠由上述輸出阻抗來吸收，所以能夠以高頻率來進行數(shù)據(jù)傳送?；蛘撸词乖谶M行信號傳送的相對方的輸出阻抗與傳送線路的特性阻抗不匹配的情況下，也不產(chǎn)生由上述終端電路導(dǎo)致的反射噪聲，所以能夠以高頻率進行數(shù)據(jù)傳送。這樣，在本發(fā)明的半導(dǎo)體集成電路裝置中，在構(gòu)成系統(tǒng)的安裝基板上不連接終端電阻等，能夠進行高速的數(shù)據(jù)傳送，從而能夠?qū)崿F(xiàn)使用更方便的電子裝置的小型化。
上面基于實施例具體地說明了由發(fā)明者形成的發(fā)明，但本發(fā)明不限于所述實施例，在不脫離其宗旨的范圍內(nèi)能夠進行各種變化。例如，終端電阻的上拉和下拉的各個電阻間可以帶有差分(偏移)。通過這樣，在電源施加時差動時鐘管腳打開的情況下，能夠防止輸入管腳的噪聲導(dǎo)致的誤動作。也可以具有關(guān)閉整個終端電阻電路的模式。通過這樣，在低頻動作、老化動作時等情況下能夠抑制消耗電力增加。本發(fā)明能夠廣泛利用在其它半導(dǎo)體存儲器、各種半導(dǎo)體集成電路裝置中。
如果對由本申請中所公開的發(fā)明中代表內(nèi)容得到的效果進行簡單的說明，如下所述。使用由將輸出電路形成并聯(lián)形式的多個構(gòu)成的輸出MOSFET，通過第一控制部件，選擇上述多個輸出MOSFET中為導(dǎo)通狀態(tài)的個數(shù)，進行輸出阻抗的調(diào)整，通過第二控制部件，進行上述為導(dǎo)通狀態(tài)的上述輸出MOSFET的驅(qū)動信號的調(diào)整，由此進行轉(zhuǎn)換速率的調(diào)整，從而阻抗調(diào)整和轉(zhuǎn)換速率調(diào)整能夠相互獨立設(shè)定，能夠簡化調(diào)整電路的構(gòu)成。
對于接收從外部端子供給的輸入信號的輸入電路，設(shè)置具有MOSFET的終端電路，該MOSFET由與上述外部端子連接、形成并聯(lián)形式的多個構(gòu)成，通過第三控制部件，調(diào)整上述多個MOSFET中為導(dǎo)通狀態(tài)的個數(shù)，進行終端電阻的電阻值的調(diào)整，通過這樣，能夠簡單地構(gòu)成與信號傳送線路匹配的終端電路。
對于由形成并聯(lián)形式的多個構(gòu)成的輸出MOSFET的輸出節(jié)點與外部端子連接的輸出電路，通過第一控制部件選擇上述多個輸出MOSFET中為導(dǎo)通狀態(tài)的個數(shù)，進行輸出阻抗的調(diào)整，通過第二控制部件，進行上述為導(dǎo)通狀態(tài)的上述輸出MOSFET的驅(qū)動信號的調(diào)整，來進行轉(zhuǎn)換速率的調(diào)整，對于接收從上述外部端子供給的輸入信號的輸入電路，將具有由形成并聯(lián)形式的多個構(gòu)成的MOSFET的終端電路，通過開關(guān)電路與上述外部端子連接，通過第三控制部件調(diào)整上述多個MOSFET中為導(dǎo)通狀態(tài)的個數(shù)，從而進行終端電阻的電阻值的調(diào)整，通過這樣，在構(gòu)成系統(tǒng)的安裝基板上不連接終端電阻等，能夠進行高速的數(shù)據(jù)傳送，從而能夠?qū)崿F(xiàn)使用方便的電子裝置的小型化。
權(quán)利要求
1.一種半導(dǎo)體集成電路裝置，其特征在于，包括具有并聯(lián)形式的多個輸出MOSFET的輸出電路；第一控制部件，選擇上述多個輸出MOSFET中成為導(dǎo)通狀態(tài)的個數(shù)，進行輸出阻抗的調(diào)整；第二控制部件，通過調(diào)整上述成為導(dǎo)通狀態(tài)的上述輸出MOSFET的驅(qū)動信號，進行轉(zhuǎn)換速率的調(diào)整。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征在于，上述連接成并聯(lián)形式的輸出MOSFET分成多個組，上述多個組的輸出MOSFET的每個分成多個小組，上述第一控制部件形成上述多個組的選擇信號，上述第二控制部件進行上述多個小組的輸出MOSFET的驅(qū)動定時調(diào)整，對應(yīng)于應(yīng)該輸出的數(shù)據(jù)，通過上述第一控制部件選擇的1個組或多個組構(gòu)成的多個輸出MOSFET與通過上述第二控制部件形成的驅(qū)動定時相對應(yīng)地成為導(dǎo)通狀態(tài)。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路裝置，其特征在于，通過上述第一控制部件調(diào)整的輸出阻抗，設(shè)定為與用于傳送通過輸出MOSFET傳送的信號的傳送線路的特性阻抗相匹配。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路裝置，其特征在于，與上述多個輸出MOSFET的每一個對應(yīng)設(shè)置的、用于驅(qū)動各輸出MOSFET的輸出預(yù)緩沖器，上述輸出預(yù)緩沖器由上述應(yīng)該輸出的數(shù)據(jù)和第一控制部件形成的選擇信號來活性化，根據(jù)上述第二控制部件形成的控制信號傳送到上述輸出MOSFET中的驅(qū)動信號的上升時間相互變化。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路裝置，其特征在于，在各上述輸出MOSFET中，電阻元件連接成串聯(lián)形式。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體集成電路裝置，其特征在于，上述電阻元件的電阻值與上述導(dǎo)通狀態(tài)時的輸出MOSFET的電阻值基本相等，或者電阻元件的電阻值更大。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體集成電路裝置，其特征在于，在上述多個組中，構(gòu)成上述小組的輸出MOSFET的阻抗比成為基本相等的電路構(gòu)成，從而轉(zhuǎn)換速率的調(diào)整不受輸出阻抗的調(diào)整結(jié)果的影響。
8.根據(jù)權(quán)利要求6所述的半導(dǎo)體集成電路裝置，其特征在于，上述輸出MOSFET包括形成具有與電源電壓側(cè)對應(yīng)的電平的輸出信號的第一導(dǎo)電型的第一MOSFET；形成具有與電路的接地電位側(cè)對應(yīng)的電平的輸出信號的第二導(dǎo)電型的第二MOSFET，上述第一MOSFET和第二MOSFET的每一個中都設(shè)置有上述輸出預(yù)緩沖器。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體集成電路裝置，其特征在于，上述第一MOSFET和第二MOSFET以及電阻元件被布局為可由直線狀的一條布線進行連接的基本構(gòu)成，多個由上述第一MOSFET和第二MOSFET以及電阻元件構(gòu)成的基本構(gòu)成，在與上述布線正交的方向上平行排列多個以構(gòu)成條狀。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體集成電路裝置，其特征在于，在多個上述平行配置的基本構(gòu)成的布局中，阻抗小的條單位中MOSFET的尺寸在上述布線的延長方向上形成較大且電阻尺寸在上述布線的延長方向上形成較小，阻抗大的條單位中MOSFET的尺寸在上述布線的延長方向上形成較小且電阻尺寸在上述布線的延長方向上形成較大，上述多個基本構(gòu)成的條單位的長度差小。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體集成電路裝置，其特征在于，上述條單位還包括與上述直線狀的布線對應(yīng)連接的防止靜電破壞用二極管。
12.根據(jù)權(quán)利要求6所述的半導(dǎo)體集成電路裝置，其特征在于，上述第一控制部件包括與外部端子連接的電阻元件，且將上述輸出MOSFET的選擇信號形成為使得輸出阻抗最接近于與上述外部端子連接的電阻元件的電阻值。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體集成電路裝置，其特征在于，上述輸出電路分成多個組并分散配置在半導(dǎo)體襯底上，上述第一控制部件在半導(dǎo)體襯底上設(shè)置一個，通過上述第一控制部件形成的選擇信號傳送到在上述每個組中設(shè)置的鎖存電路中，鎖存電路使上述選擇信號對應(yīng)于時鐘脈沖進行選擇信號的取入，將取入的選擇信號傳送到對應(yīng)的輸出電路中。
14.一種半導(dǎo)體集成電路裝置，其特征在于，具有接收從外部端子供給的輸入信號的輸入電路；具有與上述外部端子連接的并聯(lián)形式的多個MOSFET的終端電路；第三控制部件，調(diào)整上述多個MOSFET中成為導(dǎo)通狀態(tài)的個數(shù)，進行終端電阻的電阻值的調(diào)整。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體集成電路裝置，其特征在于，上述MOSFET具有設(shè)置在電源電壓側(cè)的第一導(dǎo)電型的第三MOSFET；設(shè)置在電路的接地電位側(cè)的第二導(dǎo)電型的第四MOSFET。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體集成電路裝置，其特征在于，上述第三MOSFET和第四MOSFET被布局為可由直線狀的一條布線連接的基本構(gòu)成，多個由上述第三MOSFET和第四MOSFET構(gòu)成的基本構(gòu)成，在與上述布線正交的方向上平行排列多個以構(gòu)成條狀。
17.根據(jù)權(quán)利要求16所述的半導(dǎo)體集成電路裝置，其特征在于，上述條單位還包括與上述直線狀布線對應(yīng)連接的防止靜電破壞用的二極管。
18.根據(jù)權(quán)利要求16所述的半導(dǎo)體集成電路裝置，其特征在于，上述第三控制部件包括與外部端子連接的電阻元件，且將上述多個第三MOSFET和第四MOSFET的選擇信號形成為使得電阻值最接近于與上述外部端子連接的電阻元件的電阻值。
19.根據(jù)權(quán)利要求18所述的半導(dǎo)體集成電路裝置，其特征在于，上述第三MOSFET和第四MOSFET的每一個都由導(dǎo)通電阻值具有二進制權(quán)重的多個MOSFET構(gòu)成，且由上述第三控制部件形成的二進制編碼的選擇信號選擇地設(shè)為導(dǎo)通狀態(tài)。
20.根據(jù)權(quán)利要求19所述的半導(dǎo)體集成電路裝置，其特征在于，上述第三MOSFET和第四MOSFET的每一個都具有導(dǎo)通電阻值具有上述二進制的下位比特權(quán)重的第一多個MOSFET；和分配給上述二進制的上位比特且各具有相同導(dǎo)通電阻值的第二多個MOSFET，通過上述第三控制部件形成的二進制編碼的選擇信號中的下位比特，用于選擇多個上述第三MOSFET和第四MOSFET中的上述第一多個MOSFET的對應(yīng)部分，與上位比特對應(yīng)的部分供給解碼電路以用于選擇上述第二多個MOSFET中對應(yīng)的個數(shù)。
21.根據(jù)權(quán)利要求19所述的半導(dǎo)體集成電路裝置，其特征在于，上述第三控制部件具有與上述外部端子連接的電阻元件；第一電路，形成使上述第三MOSFET的第一復(fù)制電路形成的電源電壓的分壓輸出與電源電壓的中點電壓最接近那樣的第一復(fù)制電路的二進制控制信號；由上述第一電路形成的二進制控制信號所控制的、與上述第三MOSFET對應(yīng)的第二復(fù)制電路；第二電路，形成使上述第四MOSFET的第三復(fù)制電路形成的電源電壓的分壓輸出與電源電壓的中點電壓最接近那樣的第三復(fù)制電路的二進制控制信號，上述第一電路的上述二進制控制信號作為上述第三MOSFET的選擇信號來傳送，上述第二電路的上述二進制控制信號作為上述第四MOSFET的選擇信號來傳送。
22.根據(jù)權(quán)利要求21所述的半導(dǎo)體集成電路裝置，其特征在于，上述第一電路的上述二進制控制信號和上述第二電路的上述二進制控制信號分別傳送到移位電路，修正后的選擇信號分別傳送到上述第三MOSFET和第四MOSFET。
23.一種半導(dǎo)體集成電路裝置，其特征在于，具有包括并聯(lián)形式的多個輸出MOSFET且其輸出節(jié)點與外部端子連接的輸出電路；第一控制部件，選擇上述多個輸出MOSFET中成為導(dǎo)通狀態(tài)的個數(shù)，進行輸出阻抗的調(diào)整；第二控制部件，通過成為上述導(dǎo)通狀態(tài)的上述輸出MOSFET的驅(qū)動信號的調(diào)整來進行轉(zhuǎn)換速率的調(diào)整；接收從上述外部端子供給的輸入信號的輸入電路；包括并聯(lián)形式的多個MOSFET的終端電路；第三控制部件，調(diào)整上述多個MOSFET中成為導(dǎo)通狀態(tài)的個數(shù)，進行終端電阻的電阻值的調(diào)整。
24.根據(jù)權(quán)利要求23所述的半導(dǎo)體集成電路裝置，其特征在于，上述第三控制部件，在上述輸出電路成為動作狀態(tài)時，將由其控制的多個MOSFET全部設(shè)為關(guān)閉狀態(tài)。
25.根據(jù)權(quán)利要求24所述的半導(dǎo)體集成電路裝置，其特征在于，上述輸出MOSFET包括形成與電源電壓側(cè)對應(yīng)的電平的輸出信號的第一導(dǎo)電型的第一MOSFET；和形成與電路的接地電位側(cè)對應(yīng)的電平的輸出信號的第二導(dǎo)電型的第二MOSFET，在各MOSFET中電阻元件連接成串聯(lián)形式，構(gòu)成上述終端電路的MOSFET包括設(shè)置在電源電壓側(cè)的第一導(dǎo)電型的第三MOSFET；和設(shè)置在電路的接地電位側(cè)的第二導(dǎo)電型的第四MOSFET。
26.根據(jù)權(quán)利要求25所述的半導(dǎo)體集成電路裝置，其特征在于，上述第一MOSFET、第二MOSFET、電阻元件以及上述第三MOSFET和第四MOSFET被布局為可由直線狀的一條布線連接的基本構(gòu)成，多個由上述第一MOSFET、第二MOSFET、電阻元件以及上述第三MOSFET和第四MOSFET構(gòu)成的基本構(gòu)成，在與上述布線正交的方向上平行排列多個以構(gòu)成條狀。
27.根據(jù)權(quán)利要求26所述的半導(dǎo)體集成電路裝置，其特征在于，上述第一控制部件包括與第一外部端子連接的第一電阻元件，且將上述多個第一MOSFET和第二MOSFET的選擇信號形成為使得輸出阻抗最接近于與上述第一外部端子連接的第一電阻元件的電阻值，上述第三控制部件包括與第二外部端子連接的第二電阻元件，且將上述多個第三MOSFET和第四MOSFET的選擇信號形成為使得電阻值最接近于與上述第二外部端子連接的第二電阻元件的電阻值。
全文摘要
本發(fā)明提供一種半導(dǎo)體集成電路裝置，其能夠相互獨立設(shè)定阻抗調(diào)整和轉(zhuǎn)換速率調(diào)整，簡化調(diào)整電路的構(gòu)成。使用將輸出電路形成并聯(lián)形式的多個輸出MOSFET，通過第一控制部件選擇上述多個輸出MOSFET中導(dǎo)通狀態(tài)的個數(shù)，進行輸出阻抗的調(diào)整，通過第二控制部件來進行成為上述導(dǎo)通狀態(tài)的上述輸出MOSFET的驅(qū)動信號的調(diào)整，由此進行轉(zhuǎn)換速率的調(diào)整。
文檔編號H03K19/00GK1540756SQ20041003500
公開日2004年10月27日 申請日期2004年4月23日 優(yōu)先權(quán)日2003年4月23日
發(fā)明者林厚宏, 根岸剛己, 豐島博, 己 申請人:株式會社瑞薩科技