專利名稱：延遲調整電路、集成電路裝置以及延遲調整方法
技術領域：
本發(fā)明涉及延遲調整電路、集成電路裝置以及延遲調整方法。
背景技術：
在集成電路裝置(IC)中，為了使保持時間等信號的AC特性包含在技術規(guī)格書中規(guī)定的允許范圍內，通常使用延遲電路。但是，延遲電路中的信號延遲時間，會因為包括該延遲電路的IC制造批次、工作電壓或溫度條件等的變動而不同。為此，使用這些延遲電路設定信號的AC特性時，存在著AC特性項目中，不得不將考慮了其散差的數值記載在IC規(guī)格明細中的問題。
專利文獻1日本專利特開平7-130183號公報發(fā)明內容鑒于以上技術缺陷，本發(fā)明目的在于提供一種可將延遲信號的延遲時間調整到最佳的延遲信號調整電路、包括該延遲調整電路的集成電路裝置以及利用了該延遲調整電路的延遲調整方法。
本發(fā)明涉及一種延遲調整電路，包括延遲電路，其具有多個延遲單元，輸入輸入信號，而輸出輸入信號的延遲信號；比較電路，將在所述延遲電路輸入的測試用輸入信號脈沖的脈沖寬度時間，和從所述延遲電路的所述多個延遲部分之間的多個分接頭(tap)中第M～N(M、N為整數，N＞M)分接頭中輸出的第M～N延遲信號的第M～N延遲時間比較的比較結果數據，存儲在比較結果寄存器中；以及調整電路，調整所述延遲電路中的延遲信號的延遲時間。
根據本發(fā)明，對測試用輸入信號的脈沖寬度時間和延遲電路的第M～N延遲信號的第M～N延遲時間進行了比較，并將該比較結果存儲在比較結果寄存器中。通過調整電路調整在延遲電路上的延遲時間，從而測試器等從比較結果寄存器中讀出比較結果數據，并根據讀出的比較結果數據，設定調整電路的延遲時間的調整幅度，這樣可實現(xiàn)延遲時間的最佳調整。
另外，在本發(fā)明中，所述比較電路包括第1～第(N-M+1)邏輯電路和由第1～第(N-M+1)觸發(fā)器電路構成的所述比較結果寄存器。在所述第1～第(N-M+1)邏輯電路的第一輸入，也可以輸入所述測試用輸入信號；在所述第1～第(N-M+1)邏輯電路的第二輸入，可輸入所述第M～第N延遲信號；所述第1～第(N-M+1)邏輯電路的輸出可以輸入在所述第1～第(N-M+1)觸發(fā)器電路的時鐘端。
另外，在本發(fā)明中，所述比較電路包括由第1～第(N-M+1)觸發(fā)器電路構成的所述比較結果寄存器。在所述第1～第(N-M+1)觸發(fā)器電路的數據端，可輸入所述第M～第N延遲信號；而所述第1～第(N-M+1)觸發(fā)器電路的時鐘端，則可輸入所述測試用輸入信號。
由此，可以將測試用輸入信號的脈沖寬度時間和第M～第N延遲信號的比較結果數據自動地讀入第1～第(N-M+1)觸發(fā)器電路。
另外，在本發(fā)明中，所述調整電路包括用于調整延遲時間的第一選擇電路，其輸入了所述延遲電路的多個分接頭(分支tap)中第K～第L(K、L為整數，L＞K)的分接頭中輸出的第K～第L延遲信號，并選擇輸出所述第K～第L延遲信號中的某一個延遲信號。所述第一選擇電路的輸出，可輸入給第(L+1)延遲單元，而所述延遲電路的第(L+1)分接頭連接在該輸出。
由此，第K～第L的分接頭輸出的第K～第L延遲信號的任意一個被旁路，以使變成由第(L+1)延遲單元輸入，從而實現(xiàn)在延遲電路中的延遲時間的調整。
另外，在本發(fā)明中，所述調整電路包括延遲時間的典型值(typical)設定用第二選擇電路，其輸入了所述延遲電路的多個分接頭中第I～第J(I、J為整數，J＞I)的分接頭中輸出的第I～第J延遲信號，選擇輸出所述第I～第J延遲信號中的任意一個延遲信號。所述第二選擇電路的輸出，可輸入給第(J+1)延遲單元，而所述延遲電路的第(J+1)分接頭可以連接在該輸出上。
由此，第I～第J的分接頭輸出的第I～第J延遲信號的某一個被旁路，變成由第(J+1)延遲單元輸入，從而可實現(xiàn)延遲電路中的延遲時間的調整。
另外，在本發(fā)明中包括生成定電壓的定電壓生成電路，所述延遲電路可以將由所述定電壓生成電路生成的恒定電壓作為工作電壓而工作。
這樣做，可以使延遲電路中的延遲時間不受電源電壓的變化影響，從而減少延遲時間的變化因素。
另外，在本發(fā)明中包括輸出用于調整延遲信號的延遲時間的調整數據的初始狀態(tài)設定電路，所述調整電路可根據所述初始狀態(tài)設定電路輸出的所述調整數據，來調整延遲信號的延遲時間。
由此，可根據設定為初始狀態(tài)的調整數據，調整延遲電路的延遲時間。
另外，在本發(fā)明中，所述初始狀態(tài)設定電路包括鎖存電路，用于將熔絲組件或非易失性組件的設定狀態(tài)作為所述調整數據而讀出并存儲；以及閂鎖時鐘生成電路，生成用于將熔絲組件或非易失性組件的設定狀態(tài)讀入所述鎖存電路的閂鎖時鐘。所述閂鎖時鐘生成電路，在向所述延遲電路輸入輸入信號之前，生成所述閂鎖時鐘向所述鎖存電路輸出；所述鎖存電路，在根據生成的所述閂鎖時鐘向所述延遲電路輸入輸入信號之前，可以讀出熔絲組件或非易失性組件的設定狀態(tài)。
由此，由于能夠僅在向延遲電路輸入輸入信號之前，將熔絲組件或非易失性組件的設定狀態(tài)讀入鎖存電路，因此可實現(xiàn)低功耗化。
另外，本發(fā)明涉及一種集成電路裝置，包括第一I/O單元，輸入輸入信號；第二I/O單元，輸出輸出信號；延遲調整電路，經由所述第一I/O單元輸入了輸入信號，而輸出調整了延遲時間后的延遲信號的某一個；輸出控制信號生成電路，根據來自所述延遲調整電路的延遲信號生成經由所述第二I/O單元輸出的輸出信號的輸出控制信號。
根據本發(fā)明，根據通過延遲調整電路將其延遲時間調整為最佳的延遲信號，生成經由第二I/O單元輸出的輸出信號的輸出控制信號。由此，可滿足對經由第二I/O單元輸出的輸出信號的AC特性等的嚴格要求。
另外，在本發(fā)明中，所述輸出控制信號生成電路根據所述延遲信號，也可生成所述第二I/O單元的輸出使能信號。
另外，本發(fā)明涉及一種利用上述某一個延遲調整電路的延遲時間調整方法，該方法是將具有給定脈沖寬度時間的所述測試用輸入信號輸入至所述延遲電路；從所述比較結果寄存器讀出所述測試用輸入信號的所述脈沖寬度時間和所述第M～第N延遲時間進行比較的比較結果數據，并根據被讀出的所述比較結果數據設定用于調整延遲信號延遲時間的調整數據。
根據本發(fā)明可實現(xiàn)延遲時間的最佳調整，因為根據測試用輸入信號的脈沖寬度時間和第M～N延遲時間的比較結果，設定了調整數據，而調整電路基于該調整數據調整延遲時間。
在本發(fā)明中還可以在設定所述調整數據，并調整了所述延遲時間后，將具有給定脈沖寬度時間的脈沖的測試用輸入信號再次輸入至所述延遲電路；從所述比較結果寄存器讀出再次輸入的所述測試用輸入信號的所述脈沖寬度時間與所述第M～第N延遲時間的比較結果，從而確認調整后的延遲時間。
由此可切實并容易地確認是否正確執(zhí)行了延遲調整。


圖1為關于AC特性規(guī)格的示意圖；圖2為本實施例的延遲調整電路的構成例；圖3為用于說明本實施例工作的時序波形例；圖4為延遲電路、比較電路的第一構成例；圖5為延遲電路、比較電路的第二構成例；圖6為用于說明第二構成例工作原理的時序波形例；
圖7為調整電路的詳細例；圖8為調整電路的詳細例；圖9為延遲調整電路的變形例；圖10為集成電路裝置的構成例；圖11為輸出用I/O單元的構成例；圖12為集成電路裝置的各種信號的時序波形例；圖13為初始狀態(tài)設定電路的構成例；圖14為用于說明初始狀態(tài)設定電路的工作原理的時序波形例；圖15(A)(B)為本實施例的延遲調整方法的示意圖；圖16為表示本實施例的延遲調整方法的流程圖；具體實施方式
下面，參照附圖對本發(fā)明的優(yōu)選實施例進行詳細說明。此外，以下說明的實施例，并非是對權利要求所記載的本發(fā)明內容的不當限定。另外，以下說明的結構的并非全部是本發(fā)明的必要構成要件。
1、AC特性的調整在集成電路裝置(IC)的技術規(guī)格書中包括規(guī)定了信號的AC特性的項目。例如，圖1的XRD(“X”意味著邏輯負)為讀信號，DATA為設定XRD有效(圖1中為L電平)而讀出的數據。即，集成電路裝置(液晶驅動器等)的外部裝置(CPU等)，在從集成電路裝置讀出DATA時，激活如圖1所示的讀信號XRD。集成電路裝置在XRD變?yōu)橛行Ш?，從I/O單元輸出DATA。另外，外部裝置與XRD的例如上升沿同步鎖存DATA。此時，若DATA的保持時間THL過短時，外部裝置的DATA鎖存將失敗。為此，該保持時間THL項目作為信號AC特性被記載在規(guī)格中。
設使用集成電路裝置的用戶的作為規(guī)格所要求的保持時間THL的典型值、最小值、最大值，分別為例如60ns、40ns、80ns(ns為納秒)。然后，假定為了滿足該規(guī)格，而設置了具有多個延遲單元(延遲元件)的延遲電路，利用由該延遲電路生成的延遲信號設定了典型值為60ns的保持時間THL。此時，在延遲電路的信號延遲時間，將因為IC制造批次或電源電壓或溫度條件的不同而變化。若分別將隨IC制造批次、電源電壓、溫度條件變化而產生的變化系數設定為0.72～1.32、0.85～1.15、0.95～1.07，則總變化系數為0.6～1.6。從而在典型值為60ns時，保持時間THL將分散在36ns～96ns范圍內，從而無法滿足所述技術規(guī)格40ns～80ns的要求，這樣，為了滿足此規(guī)格，需要能夠將延遲時間調整到最佳的延遲調整電路。
2、延遲調整電路的構成圖2示出了本實施例的延遲調整電路(延遲檢測電路、延遲自檢電路)的構成例。本實施例的延遲調整電路包括延遲電路10、比較電路20、調整電路40。此外，本實施例的延遲調整電路并不限定于圖2的結構，也可省略這些電路模塊中的一部分或者改變各電路模塊的連接形式或改變各電路模塊的結構、功能。例如，在本實施例中，也可以是省略了圖2的調整電路40的延遲檢測電路的結構。或者也可以是將延遲電路10和比較電路20以不同于圖2的連接形式連接的結構。
延遲電路10，包括多個延遲單元DI～DJ、DK～DL、DM～DN。在此，I、J、K、L、M、N是滿足J＞I、L＞K、N＞M條件的整數。延遲電路10的各延遲單元是由例如反相電路(緩沖電路)等延遲組件構成。延遲電路10輸入了輸入信號IS，并輸出通過延遲單元DI～DN將IS延遲的延遲信號DS。另外，從延遲電路10的多個延遲單元之間的第M～第N分接頭PM～PN輸出第M～第N延遲信號DSM～DSN。此外，圖2中，延遲電路10只具有一個延遲總線(串聯(lián)連接在延遲單元而形成的總線)，但是也可以具有多個延遲總線。也可以由這些多個延遲總線的多個分接頭PM～PN輸出延遲信號DSM～DSN。
如圖3的A1所示，作為輸入信號IS，輸入具有給定脈沖寬度時間TP(例如為50ns)的脈沖的測試用輸入信號。如A2所示，從延遲電路10的分接頭PM～PN輸出比輸入信號IS僅延遲了第M～第N延遲時間TDM～TDN的第M～第N延遲信號DSM～DSN。即，延遲信號DSM～DSN僅從輸入信號IS的下降沿(廣義上為第一沿)延遲了延遲時間TDM～TDN后，從高電平(廣義上為第一電平)變成低電平(廣義上為第二電平)。另外，從輸入信號IS的上升沿(廣義上為第二沿)僅延遲了延遲時間TDM～TDN，從低電平變化為高電平。此外，在圖3中，測試用輸入信號IS或延遲信號DSM～DSN，為低電平脈沖信號，但是也可以高電平脈沖信號。
比較電路20包括比較結果寄存器30。比較電路20將測試用輸入信號IS的脈沖寬度時間TP和延遲電路10的延遲信號的延遲時間的比較結果數據(延遲檢測數據、延遲表值)，存儲在比較結果寄存器30中。具體講，是將脈沖寬度時間TP和輸出給延遲電路10的分接頭PM～PN的延遲信號DSM～DSN的延遲時間TDM～TDN的比較結果存儲在比較結果寄存器30中。以圖3為例，通過比較電路20的比較處理，延遲信號DSM～DSM+2的延遲時間TDM～TDM+2被判定為比脈沖寬度時間TP還短。另一方面，延遲信號DSM+3～DSN的延遲時間TDM+3～TDN被判定為比脈沖寬度時間TP還長。從而存儲在比較結果寄存器30中的比較結果數據，顯示為延遲信號DSM+2的延遲時間TDM+2或者延遲信號DSM+3的延遲時間TDM+3，與脈沖寬度時間TP幾乎一致。
調整電路40，根據例如調整數據ADT等，調整延遲電路10的延遲信號的延遲時間。例如，當根據存儲在比較結果寄存器30上的比較結果數據，判定延遲電路10的延遲信號的延遲時間短時，通過調整電路40進行延長延遲時間的調整。而另一方面，當根據存儲在比較結果寄存器30上的比較結果數據，判定延遲電路10的延遲信號的延遲時間長時，則通過調整電路40進行縮短延遲時間的調整。
更具體而言，當測試包括延遲調整電路的集成電路裝置時，測試器讀出比較結果寄存器30的比較結果數據，從而判定延遲時間長或短。當延遲時間短時，測試器設定用于延長延遲時間的調整數據ADT，然后，調整電路40根據該被設定的調整數據ADT進行使延遲時間變長的調整處理。另一方面，當延遲時間長時，測試器設定用于縮短延遲時間的調整數據ADT，調整電路40根據該設定的調整數據ADT進行調整處理而使延遲時間變短。此時的調整數據ADT，可利用后述的熔絲組件或者非易失性存儲組件(EEPROM等可重復擦寫的非易失性存儲組件)進行設定，即，可通過將由鋁或多晶硅形成的熔絲組件斷開或從非易失性存儲組件讀出數據來設定調整數據ADT。
作為延遲信號的延遲調整方法，有通過測試器將輸入信號輸入給集成電路裝置，并由測試器檢測作為其輸入信號的延遲信號的輸出信號的延遲時間，根據該檢測結果調整延遲時間的方法。但是，測試時，附加在輸出用I/O單元的輸出端子的寄生電容(測試器的IC基片上的布線電容等)非常大，而構成輸出用I/O單元的CMOS晶體管不具備可對如此大的寄生電容進行充放電的驅動能力。這樣，輸出用I/O單元輸出的輸出信號的波形變得遲鈍，從而使得測試器無法檢測輸出信號的正確的延遲時間。
另一方面，測試器則具有足夠高的驅動能力，而構成輸入用I/O單元的CMOS晶體管的柵極電容與該驅動能力相比相當的低。因此，在輸入用I/O單元中，在其輸入端子外加的寄生電容與輸出用I/O單元時不同，將不會對信號延遲等產生很大程度的不良影響。
著眼于這一點，在本實施例中采用了如圖2所示結構的延遲調整電路。即，通過測試器輸入如圖3的A1所示的測試用輸入信號時，測試器的驅動能力非常高，因此輸入信號IS的波形幾乎不會變得遲鈍，因此，可通過測試器輸入具有正確脈沖寬度時間TP的測試用輸入信號IS。通過采用圖2的比較電路20，對該輸入信號IS的正確脈沖寬度時間TP和延遲信號DSM～DSN的延遲時間TDM～TDN進行比較，可正確測定延遲電路10的延遲時間。通過根據該檢測結果(比較結果數據)設定的調整數據ADT，只要調整電路40調整延遲電路10的延遲時間，即可得到以幾乎與正確脈沖寬度時間TP相等的延遲時間進行延遲的信號。還有，根據得到的延遲信號，只要調整圖1的保持時間THL等的AC特性，即可滿足AC特性規(guī)格中用戶的嚴格要求。
3、延遲電路、比較電路的構成例圖4示出了延遲電路10、比較電路20的第一構成例。
包括延遲電路10的延遲單元DI～DN，由例如串聯(lián)連接的兩段反相器電路構成。此外，也可以利用反相器電路之外的延遲組件來構成各延遲單元DI～DN。
比較電路20包括第1～第(N-M+1)邏輯電路LG1～LGN-M+1。圖4中的各邏輯電路LG1～LGN-M+1是由NOR電路構成。此外，也可以由例如NAND電路等其它結構電路構成各邏輯電路LG1～LGN-M+1。另外，包括比較電路20的比較結果寄存器30，可以由第1～第(N-M+1)觸發(fā)器電路DF1～DFN-M+1構成。
在邏輯電路LG1～LGN-M+1的第一輸入，輸入脈沖寬度時間TP的測試用輸入信號IS(包括IS的緩沖信號或反相信號)。在邏輯電路LG1～LGN-M+1的第二輸入，輸入延遲電路10的分接頭PM～PN的延遲信號DSM～DSN(包括DSM～DSN的緩沖信號或反相信號)。邏輯電路LG1～LGN-M+1的輸出(包括LG1～LGN-M+1的輸出緩沖信號或反相信號)作為時鐘CK1～CKN-M+1輸入給觸發(fā)器電路DF1～DFN-M+1的時鐘端。而觸發(fā)器電路DF1～DFN-M+1的輸出端，則輸出比較結果數據RD1～RDN-M+1。
此外，觸發(fā)器電路DF1～DFN-M+1的數據端連接在VDD(廣義上為第一電源電壓)，復位端上則連接復位信號RES。通過激活該復位信號RES，在觸發(fā)器電路DF1～DFN-M+1上保持初始值為“0”的數據(初始值數據)。
邏輯電路LG1～LGN-M+1，比較輸入信號IS和延遲信號DSM～DSN，在這些信號都為低電平(第二電平)的期間內，CK1～CKN-M+1為有效(高電平)。另外，因為高電平的VDD連接在觸發(fā)器電路DF1～DFN-M+1的數據端上，因此，當CK1～CKN-M+1為有效時，在其上升沿(第二沿)將“1”數據讀出并保持在觸發(fā)器電路中。
例如，在如圖3中如A3、A4、A5所示，時鐘CK1、CK2、CK3變?yōu)橛行А亩跁r鐘CK1、CK2、CK3的上升沿將“1”數據讀出并保持在觸發(fā)器電路DF1～DF3中。另一方面，在圖3中，時鐘CK4～CKN-M+1沒有變?yōu)橛行?，因此，輸入了這些時鐘CK4～CKN-M+1的觸發(fā)器電路DF4～DFN-M+1，并始終保持由復位信號RES設定的“0”數據。
通過以上設置，由觸發(fā)器電路DF1～DF3輸出的比較結果數據RD1～RD3變?yōu)椤?”，而由觸發(fā)器電路DF4～DFN-M+1輸出的比較結果數據RD4～RDN-M+1變?yōu)椤?”。從而測試器通過讀出該比較結果數據RD1～RDN-M+1，可得到延遲時間TDM+2或TDM+3與脈沖寬度時間TP相一致的檢測結果。通過根據該檢測結果設定調整數據ADT，可將延遲電路10輸出的延遲信號DS的延遲時間設定為正確時間。例如，可以使延遲信號DS的延遲時間與延遲脈沖寬度TP一致等。
圖5示出了延遲電路10、比較電路20的第二構成例。與圖4的第一構成例的不同點在于，圖5中的比較電路20不包括邏輯電路LG1～LGN-M+1。此外，本實施例的延遲電路、比較電路并不限定于圖4、圖5的結構，可以省略圖4、圖5電路的一部分或者追加其它電路部分或者改變電路間的連接形式。
由第1～第(N-M+1)觸發(fā)器電路DF1～DFN-M+1構成包括比較電路20的比較結果寄存器30。
在觸發(fā)器電路DF1～DFN-M+1的數據端上，輸入延遲電路10的分接頭PM～PN的延遲信號DSM～DSN(包括DSM～DSN的緩沖信號或者反相信號)。另外，在觸發(fā)器電路DF1～DFN-M+1的時鐘端上，輸入測試用輸入信號IS(包括IS的緩沖信號或者反相信號)。從觸發(fā)器電路DF1～DFN-M+1的輸出端，輸出比較結果數據RD1～RDN-M+1。
圖6示出了用于說明圖5的第二構成例的工作原理的時序波形圖。
首先，在初始階段通過激活復位信號RES，在觸發(fā)器電路DF1～DFN-M+1上保持“0”數據。
其次，在圖6的E1所示的測試用輸入信號IS的上升沿(廣義上為第二沿)，觸發(fā)器電路DF1～DFN-M+1保持對應于延遲信號DSM～DSN的數據。例如，如在圖6中E2～E4所示，在將延遲信號DSM～DSM+2輸入給數據端的觸發(fā)器電路DF1～DF3，保持“1”數據。另一方面，如圖6的E5～E7所示，在將延遲信號DSM+3～DSN輸入給數據端的觸發(fā)器電路DF4～DFN-M+1，保持“0”數據。
通過如上從觸發(fā)器電路DF1～DF3輸出的比較結果數據RD1～RD3變?yōu)椤?”，從觸發(fā)器電路DF4～DFN-M+1輸出的比較結果數據RD4～RDN-M+1變?yōu)椤?”。從而測試器通過讀出該比較結果數據RD1～RDN-M+1，可得到延遲時間TMD+2或者TMD+3與脈沖寬度時間TP一致的檢測結果。
4、詳細的調整電路下面，參照附圖8對調整電路40的詳細例進行說明。此外，本實施例的調整電路40并非限定圖7、圖8的結構，可以采用該電路的一部分或者追加其它電路部分或者改變電路間的連接形式。
如圖7所述的調整電路40，可包括延遲時間調整用第一選擇電路42。該選擇電路42用于調整由集成電路裝置(IC)的制造批次的工藝變化等引起的延遲時間的偏差的電路。在該選擇電路42上，輸入延遲電路10的第K～第L分接頭PK～PL輸出的第K～第L延遲信號DSK～DSL。選擇電路42根據例如延遲時間調整用調整數據ADT，從延遲信號DSK～DSL中選擇某一個延遲信號作為SQ1輸出。
在延遲單元DL的臨近延遲單元DL+1上，并沒輸入用于輸出延遲單元DL的延遲信號DSL，而代替他的是在延遲單元DL+1上，輸入選擇電路42的輸出SQ1。另外，延遲單元DL+1的輸出連接第(L+1)的分接頭PL+1；而分接頭PL+1則連接延遲單元DL+2的輸入。
根據如圖7所示的結構，可通過選擇電路42的選擇處理，旁路任意的延遲單元，由此調整延遲電路10的延遲時間。
例如在默認狀態(tài)下，選擇電路42選擇的是來自對應于分接頭PK～PL中的正中心的分接頭的典型值的分接頭的延遲信號。當根據比較結果寄存器30的比較結果數據檢測的延遲時間，由于制造批次的工藝變化等引起的散差，而被判定為比典型值長時，需要縮短延遲電路10的延遲時間，為此測試器在縮短延遲時間的數據上設定ADT(Automatic Data Translator自動數據變換)。并且當例如在使延遲時間最小的數據上設定ADT時，選擇電路42選擇分接頭PK的延遲信號DSK。從而延遲單元DK+1～DL全部被旁路，由此，將延遲電路10的延遲時間調整為最小。從而可吸收因制造批次的工藝變化引起的延遲時間的分散。
另一方面，當由比較結果數據檢測的延遲時間，由于制造批次的工藝變化等引起的偏差被判定為比典型值短時，有必要延長延遲電路10的延遲時間。為此，測試器對數據設定延遲時間變長的ADT。當例如對延遲時間最大的數據設定ADT時，選擇電路42選擇分接頭PL的延遲信號DSL，以使延遲單元DK+1～DL不被旁路，由此，將延遲電路10的延遲時間調整為最大。從而可吸收因制造批次的工藝變化引起的延遲時間的分散。
此外，在圖2和圖7中，分別設置延遲時間的檢測用分接頭PM～PN和延遲時間的調整用分接頭PK～PL，但是也可以共享這些分接頭PM～PN和PK～PL，而設置相同的分接頭。即，在本實施例中可以是N＞M＞L＞K，也可以是N＝L、M＝K。
如圖8所示的調整電路40可包括延遲時間典型值設定用第二選擇電路44。該選擇電路44是用于調整延遲時間的典型值的電路，所述延遲時間的典型值由每個集成電路裝置的種類所決定。在該選擇電路44上輸入延遲電路10的第I～第J分接頭PI～PJ輸出的第1～第J延遲信號DSI～DSJ。選擇電路44從延遲信號DSI～DSJ中選擇某一個延遲信號作為SQ2輸出。
在延遲單元DJ的相臨的延遲單元DJ+1上，并沒輸入延遲單元DJ輸出的延遲信號DSJ。而取而代之的是在延遲單元DJ+1上輸入選擇電路44的輸出SQ2。另外，延遲單元DJ+1的輸出連接在第(J+1)的分接頭PJ+1；而分接頭PJ+1則連接延遲單元DJ+2的輸入。
根據如圖8的構成，可調整延遲電路10的典型值的延遲時間。即延遲電路的延遲時間的典型值可通過電路仿真求得。但是，電路仿真的布線寄生電容和實際的集成電路布線寄生電容通常是不同的。因此，即使通過利用現(xiàn)有的電路庫的電路仿真設定了延遲時間的典型值，也往往存在實際制造的集成電路裝置所包含的延遲電路的延遲時間與設定的典型值不一致的情況。此時，如果利用圖8的選擇電路44在每個機種上設定延遲時間的典型值，即可使圖7的選擇電路42的延遲時間的調整范圍的中心附近形成典型值。由此，可使因圖7的選擇電路42的調整范圍最大，從而可實現(xiàn)更適合的延遲時間的調整。
例如，設在電路仿真結束后制造的測試樣本的延遲時間的典型值為允許范圍內的最大值。此時，使選擇電路44選擇延遲單元DI的延遲信號DSI。這樣，延遲單元DI+1～DJ全部被旁路，由此延遲電路10的延遲時間變?yōu)樽钚?。從而，可以實現(xiàn)使延遲時間的調整范圍的中心為典型值的設定。
另一方面，設測試樣本的延遲時間的典型值為允許范圍內的最大值。此時，選擇電路44選擇延遲單元DJ的延遲信號DSJ。這樣，因為延遲單元DI+1～DJ不被旁路，所以延遲電路10的延遲時間變?yōu)樽畲?。從而，可使實現(xiàn)使延遲時間的調整范圍的中心設定為典型值。
此外，圖7的選擇電路42(選擇器)可由根據調整數據ADT選擇延遲信號DSK～DSL的某一個的邏輯電路構成。另一方面，在圖8的選擇電路44中，被選擇的延遲信號固定在集成電路裝置的每個機種上。因此，該選擇電路44不一定必需包含邏輯電路，可以由掩模圖案決定的布線圖案(固定布線圖案)構成。但是，也可以讓圖8的選擇電路44中也包括用于選擇處理的邏輯電路，根據調整數據選擇延遲信號。在這種情況下，例如集成電路裝置的通電時，可從非易失性存儲組件讀出每個機種固定的調整數據，并根據該調整數據，選擇電路44選擇延遲信號。
5.變形例圖9示出了延遲調整電路的變形例。圖9的結構與圖2的不同之處在于圖9中設置了定電壓生成電路50。
定電壓生成電路50根據電源電壓(VDD、VSS)生成并輸出定電壓VR。更具體而言，例如可通過對VDD的調節(jié)來生成定電壓VR。生成的定電壓VR提供給延遲電路10、比較電路20、以及調整電路40，這些電路以定電壓VR為工作電源電壓。
根據這樣設置，即使VDD的電壓水平變化，延遲電路10也通?？筛鶕欢ǖ亩妷篤R而工作。從而，延遲電路10的延遲單元DI～DN的延遲時間不受VDD的電壓變化影響，因此因電源電壓造成的變化系數0.85～1.15可忽略不計。這樣，只要根據例如通過圖9所示的延遲調整電路調整后的延遲信號，調整圖1的保持時間THL等AC特性，即可滿足用戶的關于AC特性規(guī)格的更嚴格要求。
此外，在圖9中，將定電壓VR作為電源電壓提供給延遲電路10、比較電路20、和調整電路40的全部。但是在本實施例中，只要至少給延遲電路10提供定電壓VR即可。例如只向延遲電路10提供定電壓VR時，可在延遲電路10和比較電路20之間、延遲電路10和調整電路40之間設置進行VR、VDD之間的電壓電平轉換的電平位移等即可。
6、集成電路裝置圖10示出了本實施例的集成電路裝置60的構成例。此外，本實施例的集成電路裝置60并不局限于圖10的結構，可以省略圖10電路模塊的一部分或者追加其它電路模塊或者改變電路模塊間的連接形式。
集成電路裝置60包括輸入讀信號XRD(廣義上為輸入信號IS)的第一I/O單元70。該I/O單元70是輸入用的I/O單元。另外，集成電路裝置60包括輸出數據信號DATA(廣義上為輸出信號)的第二I/O單元80(每8位的單元)。該I/O單元80是輸出輸入兩用的I/O單元。
集成電路裝置60包括圖2、圖9中說明的延遲調整電路90。該延遲調整電路90通過I/O單元70輸入讀信號XRD(IS)，輸出延遲時間被調整后的延遲信號DS。
集成電路裝置60包括初始值設定電路100(熔絲電路)。該初始值設定電路100是輸出用于調整延遲電路10的延遲信號的延遲時間的調整數據ADT的電路。該初始值設定電路100可包括熔絲組件(或者非易失性存儲組件)、讀出并存儲熔絲組件(非易失性存儲組件)的設定裝置的鎖存電路、以及生成向該鎖存電路提供的閂鎖時鐘的閂鎖時鐘生成電路等。延遲調整電路90根據該初始值設定電路100的調整數據ADT調整延遲信號DS的延遲時間。更具體地講，讀出圖2的比較結果寄存器30的比較結果數據的測試器，根據延遲時間檢測結果執(zhí)行初始值設定電路100的熔絲組件的斷開處理(或者向非易失性存儲組件的數據寫入處理)。初始值設定電路100向延遲調整電路90輸出由斷開處理后的熔絲組件的設定狀態(tài)(向非易失性存儲組件寫入的數據)決定的調整數據ADT。由此，可將延遲調整電路90的延遲信號DS的延遲時間，設定為響應檢測結果的最佳時間。
集成電路裝置60包括輸出控制信號生成電路110。該輸出控制信號生成電路110，根據延遲調整電路90的延遲信號DS生成通過I/O單元80輸出的DATA的輸出控制信號OE、LT。在此，OE為I/O單元80的輸出使能信號，LT為鎖存電路130的閂鎖時鐘。
集成電路裝置60包括RAM 120(廣義上為存儲器)和鎖存電路130。從RAM 120讀出的例如8位的RDATA，根據閂鎖時鐘LT被鎖存在鎖存電路130。作為鎖存電路130的輸出的例如8位的DATA，通過I/O單元80向外部輸出。
圖11示出了I/O單元80的具體例。當輸出使能信號OE為低電平時，NAND1、NOR1的輸出各自固定在高電平、低電平。從而晶體管PTR、NTR全部被關閉，而連接在I/O單元80的焊接點82的節(jié)點N1變?yōu)楦咦杩埂?br> 另一方面，當輸出使能信號OE為高電平時，NAND1、NOR1為導通狀態(tài)。從而當DATA為高電平時晶體管PTR被導通，連接在焊接點82的節(jié)點N1變?yōu)楦唠娖?。另一方面，當DATA為低電平時，晶體管NTR被導通，節(jié)點N1變?yōu)榈碗娖健?br> 圖12示出了信號XRD、DS、LT、OE、DATA的時序波形例。如圖12的B1所示，延遲信號DS為將讀信號XRD只延遲了延遲時間TD的信號。延遲調整電路90根據調整數據ADT來調整該延遲時間TD。
閂鎖時鐘LT是由輸出控制信號生成電路110根據讀信號XRD或延遲信號DS等生成。例如，通過求得讀信號XRD和延遲信號DS的邏輯與，可生成閂鎖時鐘LT。鎖存電路130，如圖12的B2、B3所示，在閂鎖時鐘LT的上升沿從RAM 120鎖存RDATA并輸出DATA。
輸出使能信號OE也是由輸出控制信號生成電路110根據讀信號XRD或延遲信號DS等生成的。例如當讀信號XRD為有效(低電平)時，如圖12的B4所示輸出使能信號OE也變?yōu)橛行?高電平)。另一方面，當延遲信號DS為非有效(高電平)時，如B5所示輸出使能信號OE也為非有效(低電平)。
如上，通過輸出控制信號生成電路110生成閂鎖時鐘LT或輸出使能信號OE，可恰當地設定圖12的B6所示的保持時間THL。另外，從圖12可以知道，該保持時間THL的長度由延遲信號DS的延遲時間TD決定。根據本實施例的方法，延遲調整電路90可輸出以幾乎不受工藝變化影響的正確長度的延遲時間TD延遲的信號DS。由此，保持時間THL的長度也幾乎不受工藝變化的影響。其結果，也可滿足用戶對保持時間THL的AC特性規(guī)格的嚴格要求。
7、初始狀態(tài)設定電路圖13示出了圖10的初始狀態(tài)設定電力100(熔絲電路)的構成例。此外，本實施例的初始狀態(tài)設定電路并不限定于圖13的結構，也可以省略圖13電路的一部分或者追加其它電路部分或者改變電路間的連接形式。例如，也可以是省略測試電路(保持測試用信號的觸發(fā)電路、選擇期)等的結構。另外，熔絲組件的位數不限定于3位，也可是2位、4位或4位以上。另外，替代熔絲組件，也可以使用非易失性存儲組件(EEPROM等可重復寫入數據的非易失性存儲組件)。
初始狀態(tài)設定電路100包括熔絲組件FE1、FE2、FE3(或者非易失性存儲組件)；鎖存電路301、302、303；保持測試用信號的觸發(fā)電路311、312、313；選擇器321、322、323；選擇信號生成電路330；以及閂鎖時鐘生成電路340。此外，也可以是省略其中一部分的結構。
熔絲組件FE1、FE2、FE3的一端連接VDD(第一電源電壓)。從而當熔絲組件FE1～FE3為非切斷狀態(tài)時，熔絲組件FE1～FE3的另一端的電壓水平幾乎為VDD。另外，在熔絲組件FE1、FE2、FE3的另一端連接了鎖存電路301、302、303。
鎖存電路301～303將熔絲組件FE1～FE3(或者非易失性存儲組件)的設定狀態(tài)(切段狀態(tài)、非切斷狀態(tài))作為調整數據(ADT1～ADT3)讀出并存儲。具體而言，鎖存電路301～303，讀出對應于熔絲組件FE1～FE3另一端電壓水平的數據(邏輯電平)，并輸出鎖存數據LD1～LD3。當例如熔絲組件FE1為非切斷狀態(tài)時，熔絲組件FE1的另一端電壓電平幾乎為VDD。從而鎖存電路301，保持“1”數據，并作為鎖存數據LD1輸出“0”。另一方面，當熔絲組件FE1為切斷狀態(tài)時，熔絲組件FE1的另一端為打開狀態(tài)。從而鎖存電路301保持閂鎖時鐘LCLK為有效而設定的“0”數據，并作為鎖存數據LD1輸出“1”。對于鎖存電路302、303也是同樣。
但是，熔絲組件FE1～FE3一旦被切斷就無法復原。因此，在圖13中的初始狀態(tài)設定電路100中，利用測試用信號TI1～TI3，可做出與熔絲組件FE1～FE3被切斷的狀態(tài)等價的狀態(tài)。由此，可提前確認通過熔絲組件FE1～FE3的設定形成的狀態(tài)是否在允許范圍之內。為此，觸發(fā)電路311～313在測試模式設定信號XTMODE的下降沿，保持測試用信號TI1～TI3，并將保持的TI1～TI3作為測試用鎖存數據TLD1～TLD3輸出。另外，在測試模式時，選擇器321～323根據選擇信號SEL選擇測試用鎖存數據TLD1～TLD3，并作為調整數據ADT1～ADT3輸出。
選擇信號生成電路330生成選擇信號SEL，并向選擇器321～323輸出。具體地，選擇信號生成電路330包括RS觸發(fā)器。該RS觸發(fā)器將測試模式設定信號XTMODE的反相信號作為設定信號，將閂鎖時鐘LCLK作為復位信號，生成選擇信號SEL。具體而言，當作為測試模式設定信號XTMODE輸入了低電平脈沖時，選擇信號SEL變?yōu)楦唠娖?；選擇器321～323選擇測試用鎖存數據TLD1～TLD3的一方。另一方面，當作為閂鎖時鐘LCLK輸入高電平脈沖時，選擇信號SEL變?yōu)榈碗娖剑贿x擇器321～323選擇由熔絲組件FE1～FE3設定的鎖存數據LD1～LD3的一方。
閂鎖時鐘生成電路340生成閂鎖時鐘LCLK，用于將熔絲組件FE1～FE3(或者非易失性存儲組件)的設定狀態(tài)讀入鎖存電路301～303。例如，在圖14的信號時序波形例中，若作為信號RCOM輸入如C1所示的高電平脈沖時，則如C2所示，以其脈沖下降沿為基準，生成具有相當于反相電路的3段延遲時間的脈沖寬度的閂鎖時鐘LCLK。于是，通過生成的閂鎖時鐘LCLK脈沖，鎖存電路301～303讀取熔絲組件FE1～FE3的設定狀態(tài)，并輸出與FE1～FE3的設定狀態(tài)對應的鎖存數據LD1～LD3。另外，選擇信號SEL通過閂鎖時鐘LCLK脈沖復位為低電平，從而選擇器321～323選擇鎖存電路301～303的鎖存數據LD1～LD3，并作為調整數據ADT1～ADT3輸出。由此，對應于熔絲組件FE1～FE3的設定狀態(tài)的調整數據ADT1～ADT3將從初始狀態(tài)設定電路100輸出。
當產生靜電等外部噪聲時，鎖存電路301～303的保持內容(FE1～FE3的設定狀態(tài))將發(fā)生變化。因此，希望周期性地進行將熔絲組件FE1～FE3的設定狀態(tài)讀入在鎖存電路301～303的處理。更具體講，當集成電路裝置為液晶驅動器時，將幀信號或顯示導通信號等輸入閂鎖時鐘生成電路340。周期性地生成閂鎖時鐘LCLK脈沖，并向鎖存電路301～303周期性地讀入(周期性地刷新)熔絲組件FE1～FE3的設定狀態(tài)。
但是，若進行這些周期性的讀入處理(周期地刷新)，則在非切斷狀態(tài)的熔絲組件連接的鎖存電路等中，將有穿透電流流動，從而妨礙省電。另一方面，初始狀態(tài)設定電路100輸出的調整數據ADT1～ADT3，在圖7的讀信號XRD(輸入信號IS)激活之前設定即可。
因此在本實施例中，閂鎖時鐘生成電路340在向延遲電路10輸入讀信號XRD(輸入信號IS)之前，生成閂鎖時鐘并輸出給鎖存301～303。鎖存301～303根據該閂鎖時鐘，在向延遲電路10輸入讀信號XRD(輸入信號IS)之前，先讀取熔絲組件(或者非易失性存儲組件)的設定狀態(tài)。更具體講，在讀信號XRD激活(低電平)之前，將如圖14的C1所示的信號RCOM(當發(fā)生與讀相關的工作時變?yōu)橛行У男盘?輸入給閂鎖時鐘生成電路340。在讀信號XRD激活(低電平)之前，閂鎖時鐘生成電路340生成閂鎖時鐘LCLK并輸出給鎖存電路301～303，鎖存電路301～303讀入熔絲組件FE1～FE3的設定狀態(tài)作為調整數據。
由此，只有發(fā)生讀信號XRD輸入時，進行向鎖存電路301～303的熔絲組件FE1～FE3的設定狀態(tài)的讀取處理(刷新處理)。從而，與通過周期信號進行的讀入處理時相比，具有可實現(xiàn)設備的低功耗的優(yōu)點。
8、延遲調整方法下面，對本實施例的延遲調整方法進行詳細說明。圖15(A)為圖2的延遲單元的示意圖。
例如，用于設定圖15(A)的F1所示的典型值的延遲單元，相當于圖2的延遲單元DI～DJ。而F2所示的固定值用延遲單元相當于在延遲單元DJ和DK之間的延遲單元。而F3所示的延遲時間調整用延遲單元相當于延遲單元DK～DL。另外，F(xiàn)4所示的延遲時間檢測用延遲單元相當于延遲單元DM～DN。
在本實施例中，利用F4所示的延遲時間檢測用延遲單元(DM～DN)檢測延遲電路10的延遲時間。根據檢測的延遲時間(比較結果數據)設定調整數據。利用F3所示的延遲時間調整用延遲單元(DK～DL)，調整延遲電路10的延遲時間。另外，利用F1所示的典型值設定用延遲單元(DI～DJ)來設定集成電路裝置的不同機種所具有的不同的延遲時間典型值。
圖15(B)給出了用延遲時間檢測用的延遲單元(DM～DN)測定的數據與熔絲組件FE4～FE1的設定狀態(tài)的關系圖。圖15(B)的“0”，意味著保持熔絲組件FE4～FE1處于非切斷狀態(tài)不變，“1”意味著使熔絲組件FE4～FE1處于切斷狀態(tài)。此外，圖15(B)和圖13不同，是熔絲組件為4位時的一個例子。
例如F4所示的延遲時間檢測用延遲單元(DM～DN)檢測的數據為“0”，延遲時間為典型值時，使全部熔絲組件FE1～FE4保持非切斷狀態(tài)不變。而檢測數據為“-8”，延遲時間短時，僅使熔絲組件FE4處于切斷狀態(tài)。另一方面，檢測數據為“7”，延遲時間長時，使熔絲組件FE3、FE2、FE1處于切斷狀態(tài)。根據如此設定的熔絲組件FE1～FE4，圖13的輸出值設定電力100輸出調整數據。而且根據該調整數據，調整電路40通過進行利用延遲時間調整用的延遲單元(DK～DL)的調整處理，可獲得幾乎不受工藝變動影響的延遲時間。
圖16為本實施例的延遲調整方法的流程圖。
首先，將集成電路裝置設定為測試模式(步驟S1)。在XRD端上(延遲電路)輸入給定脈沖寬度時間(例如50ns)的測試用輸入信號(步驟S2)。之后解除測試模式(步驟S3)。
其次，從比較結果寄存器讀出比較結果數據(延遲表值、延遲檢測數據)(步驟S4)。根據讀出的比較結果數據切斷熔絲組件(或者向EEPROM寫入數據)，設定延遲時間的調整數據(步驟S5)。
其次，設定測試模式(步驟6)，向XRD端(延遲電路)再次寫入給定脈沖寬度時間(例如50ns)的測試用輸入信號。之后解除測試用模式(步驟S8)。
然后，從比較結果寄存器讀出比較結果數據，確認(步驟S9)延遲時間是否在設定時間的允許范圍內(+/-1ns)。
例如，作為對熔絲組件是否正確切斷的確認方法，可以考慮在圖16的步驟S5設定調整數據后，通過測試器對圖10的輸出用I/O單元80的輸出信號延遲值進行測試的方法來確認。
但是，如前所述，測試時附加在輸出用I/O單元80的輸出端上的寄生電容非常大的一方，其輸出用I/O單元80的驅動能力較低。從而導致輸出用I/O單元80的輸出信號的波形遲鈍，使得無法檢測正確的延遲時間。
因此，在本實施例中，在圖16所示的步驟S5中設定了調整數據后，如步驟S7所示，再次輸入給定脈沖寬度時間的測試用輸入信號。如步驟S9所示，讀出比較結果數據，從而確認延遲時間是否在設定時間的允許范圍之內。
由此，僅以讀出比較結果數據，可切實確認所切斷的熔絲組件是否有誤。從而與在延遲時間調整后由測試器檢測延遲時間的方法相比，可節(jié)省測試器的時間，同時可提高測試器的可靠性。
此外，本發(fā)明并不限定于上述的實施例，可在本發(fā)明的要旨范圍內作種種的變形實施。
例如，作為技術規(guī)格書或者附圖中所述的廣義或同義用語所引用的用語，也可以在技術規(guī)格書或者附圖中其它所述中替換為廣義或同義用語。
另外，延遲調整電路、延遲電路、比較電路、比較結果寄存器、集成電路裝置等結構，并不限定于圖2～圖10等詳細說明的結構，而可以做種種的變形實施。
以上所述僅為本發(fā)明的優(yōu)選實施例而已，并不用于限制本發(fā)明，對于本領域的技術人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發(fā)明的權利要求范圍之內。
符號說明DI～DN 延遲單元IS輸入信號DS、DSM～DSN延遲信號PI～PN 分接頭LG1～LGN-M+1邏輯電路DF1～DFN-M+1觸發(fā)電路FE1～FE3熔絲組件10延遲電路 20比較電路30比較結果寄存器40調整電路42、44選擇電路 50定電壓發(fā)生電路70、80I/O單元 90延遲調整電路100初始值設定電路 110輸出控制信號生成電路120RAM 130鎖存電路301～303鎖存電路311～313觸發(fā)電路321～323選擇器 330選擇信號生成電路340閂鎖時鐘生成電路
權利要求
1.一種延遲調整電路，其特征在于，包括延遲電路，其具有多個延遲單元，被輸入輸入信號，而輸出輸入信號的延遲信號；比較電路，將在所述延遲電路輸入的測試用輸入信號脈沖的脈沖寬度時間，與所述延遲電路的所述多個延遲單元之間的多個分接頭中的第M～第N(M、N為整數，N＞M)分接頭所輸出的第M～第N延遲信號的第M～第N的延遲時間的比較結果，存儲到比較結果寄存器中；以及調整電路，用于調整所述延遲電路中的延遲信號的延遲時間。
2.根據權利要求1所述的延遲調整電路，其特征在于，所述比較電路包括第1～第(N-M+1)邏輯電路，以及由第1～第(N-M+1)觸發(fā)器電路構成的所述比較結果寄存器；在所述第1～第(N-M+1)邏輯電路的第一輸入，輸入所述測試用輸入信號；在所述第1～第(N-M+1)邏輯電路的第二輸入，輸入所述第M～第N延遲信號；所述第1～第(N-M+1)邏輯電路的輸出，輸入至所述第1～第(N-M+1)觸發(fā)器電路的時鐘端。
3.根據權利要求1所述的延遲調整電路，其特征在于所述比較電路包括由第1～第(N-M+1)觸發(fā)器電路構成的所述比較結果寄存器；在所述第1～第(N-M+1)觸發(fā)器電路的數據端，輸入所述第M～N的延遲信號，在所述第1～第(N-M+1)觸發(fā)器電路的時鐘端輸入所述測試用輸入信號。
4.根據權利要求1所述的延遲調整電路，其特征在于所述調整電路包括用于調整延遲時間的第一選擇電路，所述第一選擇電路輸入所述延遲電路的多個分接頭中第K～第L(K、L為整數，L＞K)分接頭所輸出的第K～第L延遲信號，從所述第K～第L延遲信號中選擇任意一個延遲信號輸出；所述第一選擇電路的輸出，輸入到其輸出連接所述延遲電路的第(L+1)分接頭的第(L+1)延遲單元中。
5.根據權利要求1所述的延遲調整電路，其特征在于所述調整電路，包括延遲時間典型值設定用第二選擇電路，其輸入從所述延遲電路的多個分接頭中第I～第J(I、J為整數，J＞I)分接頭輸出的第I～第J延遲信號，選擇所述第I～第J延遲信號中的任意一個延遲信號輸出；所述第二選擇電路的輸出，輸入至其輸出連接所述延遲電路的第(J+1)分接頭的第(J+1)延遲單元。
6.根據權利要求1所述的延遲調整電路，其特征在于包括生成定電壓的定電壓生成電路；所述延遲電路，將在所述定電壓生成電路生成的定電壓作為工作電源電壓。
7.根據權利要求1所述的延遲調整電路，其特征在于包括初始狀態(tài)設定電路，輸出用于調整延遲信號的延遲時間的調整數據；所述調整電路根據來自所述初始狀態(tài)設定電路的所述調整數據，調整延遲信號的延遲時間。
8.根據權利要求7所述的延遲調整電路，其特征在于所述初始狀態(tài)設定電路包括鎖存電路，將熔絲組件或者非易失性存儲組件的設定狀態(tài)作為所述調整數據而讀出并存儲；閂鎖時鐘生成電路，生成鎖存器時鐘，用于將所述熔絲組件或者非易失性存儲組件的設定狀態(tài)讀入所述存儲電路；所述閂鎖時鐘生成電路在向所述延遲電路輸入輸入信號之前，生成所述鎖存器時鐘并輸出到所述鎖存器電路；所述鎖存電路根據已生成的所述鎖存器時鐘，在向所述延遲電路輸入輸入信號之前，先讀取所述熔絲組件或者非易失性存儲組件的設定狀態(tài)。
9.一種集成電路裝置，其特征在于包括輸入輸入信號的第一I/O單元；輸出輸出信號的第二I/O單元；權利要求1至8中任一所述的延遲調整電路，其通過所述第一I/O單元被輸入輸入信號，輸出調整了延遲時間后所得的延遲信號；以及輸出控制信號生成電路，根據所述延遲調整電路輸出的延遲信號，生成通過所述第二I/O單元輸出的輸出信號的輸出控制信號。
10.根據權利要求9所述的集成電路裝置，其特征在于所述輸出控制信號生成電路根據所述延遲信號，生成所述第二I/O單元的輸出使能信號。
11.一種延遲調整方法，是采用了權利要求1至8中任一所述的延遲調整電路的延遲時間調整方法，其特征在于將具有給定的脈沖寬度時間的脈沖的所述測試用輸入信號，輸入至所述延遲電路；從所述比較結果寄存器讀出將所述測試用輸入信號的所述脈沖寬度時間和所述第M～N的延遲時間進行比較后的比較結果數據；根據讀出的所述比較結果數據，設定用于調整延遲信號延遲時間的調整數據。
12.根據權利要求11所述的延遲調整方法，其特征在于在設定了所述調整數據，并調整所述延遲時間后，將具有給定脈沖寬度時間的脈沖的所述測試用輸入信號，再次輸入到所述延遲電路；從所述比較結果寄存器讀出再次輸入的所述測試用輸入信號的所述脈沖寬度時間和所述第M～N的延遲時間比較后的比較結果，確認調整后的延遲時間。
全文摘要
本發(fā)明提供一種可將延遲信號的延遲時間調整為最佳的延遲調整電路、集成電路裝置、延遲調整方法。延遲電路(10)包括多個延遲單元DI～DN，被輸入了輸入信號IS并輸出延遲信號。比較電路(20)將輸入給延遲電路(10)的測試用輸入信號IS脈沖的脈沖寬度時間和延遲電路(10)的分接頭PM～PN輸出的延遲信號PM～PN的延遲時間的比較結果，存儲在比較結果寄存器(30)。調整電路(40)，調整延遲電路(10)的延遲信號的延遲時間。根據從比較結果寄存器(30)讀出的比較結果數據，設定了延遲時間的調整數據ADT。在延遲時間被調整后再次輸入測試用輸入信號，從比較結果寄存器再次讀出比較結果數據，確認調整后的延遲時間。
文檔編號H03L7/06GK1630190SQ20041010138
公開日2005年6月22日 申請日期2004年12月17日 優(yōu)先權日2003年12月17日
發(fā)明者田村剛 申請人:精工愛普生株式會社