專利名稱：數(shù)字延時(shí)鎖相環(huán)器件、控制方法和控制程序的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及能夠?qū)斎霑r(shí)鐘信號(hào)提供延時(shí)以便均等地劃分其時(shí)鐘周期的數(shù)字DLL(延時(shí)鎖相環(huán))器件、數(shù)字DLL控制方法和數(shù)字DLL控制程序。
背景技術(shù)：
首先，作為DLL器件的示例，參考用于DDR(Double Data Rate，雙數(shù)據(jù)速率)存儲(chǔ)器、DDR2存儲(chǔ)器等等的存儲(chǔ)器接口。圖5是示出了DDR存儲(chǔ)器接口中DQS(讀數(shù)據(jù)選通)信號(hào)和DQ(讀數(shù)據(jù))信號(hào)時(shí)序的一個(gè)示例的時(shí)序圖。DQS信號(hào)具有時(shí)鐘周期T。從DDR存儲(chǔ)器傳輸至ASIC的DQS信號(hào)和DQ信號(hào)的相位在變化點(diǎn)互相對(duì)齊，且DQ信號(hào)以T/2的間隔變化。因此，對(duì)DQS信號(hào)提供T/4的延時(shí)是必要的以便DQ信號(hào)能準(zhǔn)確地讀取數(shù)據(jù)。從而，DLL(延時(shí)鎖相環(huán))器件被用來(lái)獲得這樣的延時(shí)以便以精確的方式均等地劃分任意時(shí)鐘周期T。
其次，參考已知DLL器件的配置。這里，將描述當(dāng)假定時(shí)鐘周期為T且時(shí)鐘周期被均等劃分的數(shù)目為N時(shí)的能夠獲得T/N倍數(shù)的延時(shí)的DLL器件。作為示例，將描述用于上述DDR存儲(chǔ)器接口的劃分?jǐn)?shù)目N為4的DLL器件。
圖6是示出了這樣的已知DLL器件配置的一個(gè)示例的方框圖。DLL器件具有四個(gè)串聯(lián)的可變延時(shí)部件1a、1b、1c、1d，相位比較部件2和延時(shí)控制部件3?？勺冄訒r(shí)部件1a到1d分別輸出T/4延時(shí)的第一輸出時(shí)鐘信號(hào)、2T/4延時(shí)的第二輸出時(shí)鐘信號(hào)、3T/4延時(shí)的第三輸出時(shí)鐘信號(hào)和4T/4延時(shí)的第四輸出時(shí)鐘信號(hào)。
下面將解釋該已知DLL器件的操作。每個(gè)可變延時(shí)部件1a、1b、1c、1d具有約T/4的延時(shí)量，并且能夠根據(jù)來(lái)自延時(shí)控制部件3的控制信號(hào)調(diào)整它們的延時(shí)量。相位比較部件2將從外部提供至第一可變延時(shí)部件1a的輸入時(shí)鐘信號(hào)的相位與從末尾可變延時(shí)部件1d輸出的第四輸出時(shí)鐘信號(hào)的相位相比較，并產(chǎn)生結(jié)果輸出到延時(shí)控制部件3作為相位差信息。延時(shí)控制部件3基于相位差信息確定每個(gè)可變延時(shí)部件1a、1b、1c、1d的延時(shí)量，并輸出代表確定為所有可變延時(shí)部件1a、1b、1c、1d的延時(shí)量的控制信號(hào)，使得一次可以調(diào)整可變延時(shí)部件1a、1b、1c、1d的延時(shí)量。
通常，DLL器件有模擬和數(shù)字兩種類型。在模擬DLL器件中，從延時(shí)控制部件3到可變延時(shí)部件1a、1b、1c、1d的控制信號(hào)是模擬量，因此可以無(wú)級(jí)地調(diào)整每個(gè)可變延時(shí)部件的延時(shí)量，但是由于控制信號(hào)中微小的或輕微的變化導(dǎo)致延時(shí)量的相應(yīng)變化，因此延時(shí)量易受噪聲影響。另一方面，在數(shù)字DLL器件中，可變延時(shí)部件1a、1b、1c、1d每個(gè)都由以可變方式互相串聯(lián)的多個(gè)單位延時(shí)緩沖器組成，從而使得總的延時(shí)量由調(diào)整真實(shí)或有效地互連的單位延時(shí)緩沖器的級(jí)數(shù)來(lái)控制。從而，只能獲得離散的延時(shí)量，但是控制信號(hào)是數(shù)字量，因而對(duì)噪聲有很強(qiáng)的抵抗能力。因此，數(shù)字DLL器件通常用作用于存儲(chǔ)器接口的DLL器件。
圖7是示出了這樣的已知數(shù)字DLL器件配置的一個(gè)示例的方框圖。該數(shù)字DLL器件具有四個(gè)串聯(lián)的可變延時(shí)部件11a、11b、11c、11d，相位比較部件12和延時(shí)控制部件13。每個(gè)可變延時(shí)部件11a、11b、11c、11d由多個(gè)單位延時(shí)緩沖器組成，所述多個(gè)單位延時(shí)緩沖器以這樣的方式彼此串聯(lián)使得被電氣地或有效地彼此連接的單位延時(shí)緩沖器的級(jí)數(shù)由來(lái)自延時(shí)控制部件13的控制信號(hào)改變。在圖7的可變延時(shí)部件11a、11b、11c、11d中，那些電氣地或有效地彼此連接的單位延時(shí)緩沖器15由黑色方框表示，而那些沒(méi)有電氣地或有效地彼此連接的單位延時(shí)緩沖器15a由白色方框表示。
相位比較部件12輸出+1、0和-1中的任一個(gè)作為相位差信息。具體地，當(dāng)來(lái)自末尾可變延時(shí)部件11d的第四輸出時(shí)鐘信號(hào)的相位超前于被提供給第一可變延時(shí)部件11a的輸入時(shí)鐘信號(hào)的相位時(shí)，相位差信息被設(shè)為+1；當(dāng)輸入時(shí)鐘信號(hào)的相位與第四輸出時(shí)鐘信號(hào)的相位互相重合時(shí)，相位差信息被設(shè)為0；并且當(dāng)?shù)谒妮敵鰰r(shí)鐘信號(hào)的輸出相位落后于輸入時(shí)鐘信號(hào)的相位時(shí)，相位差信息被設(shè)為-1。
延時(shí)控制部件13根據(jù)來(lái)自相位比較部件12的相位差信息確定每個(gè)可變延時(shí)部件11a、11b、11c、11d中單位延時(shí)緩沖器的級(jí)數(shù)，并將結(jié)果作為控制信號(hào)輸出到所有的可變延時(shí)部件11a、11b、11c、11d。具體地，當(dāng)相位差信息為+1時(shí)，對(duì)所有可變延時(shí)部件中的每一個(gè)，將單位延時(shí)緩沖器的級(jí)數(shù)增加1；當(dāng)相位差信息為0時(shí)，對(duì)所有可變延時(shí)部件中的每一個(gè)，單位延時(shí)緩沖器的級(jí)數(shù)不變；當(dāng)相位差信息為-1時(shí)，對(duì)所有可變延時(shí)部件中的每一個(gè)，將單位延時(shí)緩沖器的級(jí)數(shù)減1。
這里注意，在例如使用0.13μm CMOS工藝的情況下，實(shí)際的數(shù)字DLL器件中每個(gè)單位延時(shí)緩沖器的延時(shí)量大約為30-80ps(皮秒)，盡管這個(gè)值根據(jù)電源電壓和操作溫度的變化而變化。
這里注意，已知下面的專利文獻(xiàn)與本發(fā)明有關(guān)。
日本專利申請(qǐng)?jiān)缙诠_No.H11-86545(第4頁(yè)到第9頁(yè)以及圖1)日本專利申請(qǐng)?jiān)缙诠_No.H11-88153日本專利申請(qǐng)?jiān)缙诠_No.2003-133948日本專利申請(qǐng)?jiān)缙诠_No.2001-285266然而，在上述已知的數(shù)字DLL器件中，為了將時(shí)鐘周期T劃分為均等的部分，同一個(gè)控制信號(hào)被從延時(shí)控制部件13輸出到所有的可變延時(shí)部件11a、11b、11c、11d。在如上述示例數(shù)字DLL器件獲得T/4的倍數(shù)的延時(shí)的情況下，每個(gè)單位延時(shí)緩沖器延時(shí)量的四倍成為整個(gè)數(shù)字DLL器件調(diào)整量的單位。作為具體示例，考慮每個(gè)單位延時(shí)緩沖器的延時(shí)量為75ps的情況。在這種情況下，整個(gè)數(shù)字DLL器件延時(shí)量的調(diào)整量的最小單位成為300ps。
此外，假定這種情況下采用的數(shù)字DLL器件具有400Mbps的數(shù)據(jù)速率，即，整個(gè)數(shù)字DLL器件具有以時(shí)鐘周期T形式表示的5000ps的目標(biāo)延時(shí)量。此時(shí)，如果在整個(gè)數(shù)字DLL器件中使用的75ps單位延時(shí)緩沖器的數(shù)目為5000/75＝66.7，則將獲得目標(biāo)延時(shí)量T。
然而，現(xiàn)實(shí)中，整個(gè)數(shù)字DLL器件中單位延時(shí)緩沖器的級(jí)數(shù)總是可被4整除的自然數(shù)。因此，當(dāng)在延時(shí)控制部件13開始控制操作后經(jīng)過(guò)足夠時(shí)間，整個(gè)數(shù)字DLL器件中單位延時(shí)緩沖器的級(jí)數(shù)在64和68之間遷移。此時(shí)，用于第一輸出時(shí)鐘信號(hào)的單位延時(shí)緩沖器的級(jí)數(shù)在64/4＝16和68/4＝17之間遷移，所以第一輸出時(shí)鐘信號(hào)的延時(shí)量在75ps×16＝1200ps和75ps×16＝1200ps之間遷移。將第一輸出時(shí)鐘信號(hào)的延時(shí)量與目標(biāo)延時(shí)量T/4＝1250ps相比較，最大誤差為50ps。另外，第四輸出時(shí)鐘信號(hào)的延時(shí)量在75ps×64＝4800ps和75ps×68＝5100ps之間遷移，因而最大誤差為200ps。

發(fā)明內(nèi)容
考慮到以上問(wèn)題，公開了本發(fā)明以解決以上所涉及的問(wèn)題，并且本發(fā)明的目標(biāo)是提供能夠在末尾的輸出時(shí)鐘信號(hào)中減少關(guān)于目標(biāo)延時(shí)量誤差的數(shù)字DLL器件、數(shù)字DLL控制方法和數(shù)字DLL控制程序。
為了解決以上問(wèn)題，在本發(fā)明的一個(gè)方面，提供了一種數(shù)字DLL器件，所述數(shù)字DLL器件包括數(shù)字DLL器件，所述數(shù)字DLL器件對(duì)輸入時(shí)鐘信號(hào)提供延時(shí)以便將時(shí)鐘周期T均等地劃分為N份(N為整數(shù))；N個(gè)可變延時(shí)部件，所述N個(gè)可變延時(shí)部件中每一個(gè)由彼此串聯(lián)的任意數(shù)目的單位延時(shí)緩沖器組成；相位比較部件，所述相位比較部件將輸入時(shí)鐘信號(hào)的相位與輸出信號(hào)的相位進(jìn)行比較并輸出比較結(jié)果，所述輸出信號(hào)是輸入信號(hào)在經(jīng)過(guò)所有的可變延時(shí)部件后被延時(shí)的結(jié)果；以及延時(shí)控制部件，所述延時(shí)控制部件基于相位比較結(jié)果，計(jì)算所需要的單位延時(shí)緩沖器的總數(shù)，并將這樣計(jì)算的單位延時(shí)緩沖器的總數(shù)分別分配到各個(gè)可變延時(shí)部件。
在本發(fā)明的另一個(gè)方面，提供了一種數(shù)字DLL器件，所述數(shù)字DLL器件包括數(shù)字DLL器件，所述數(shù)字DLL器件對(duì)輸入時(shí)鐘信號(hào)提供延時(shí)以便將時(shí)鐘周期T均等地劃分為N份(N為整數(shù))；N個(gè)第一可變延時(shí)部件，所述N個(gè)第一可變延時(shí)部件中每一個(gè)由彼此串聯(lián)的任意數(shù)目的單位延時(shí)緩沖器組成；N個(gè)第二可變延時(shí)部件，所述N個(gè)第二可變延時(shí)部件中每一個(gè)連接到第一可變延時(shí)部件的最后一級(jí)，所述第二可變延時(shí)部件中每一個(gè)由彼此串聯(lián)的任意數(shù)目的單位延時(shí)緩沖器組成；相位比較部件，所述相位比較部件將輸入時(shí)鐘信號(hào)的相位與輸出信號(hào)的相位進(jìn)行比較并輸出比較結(jié)果，所述輸出信號(hào)是輸入信號(hào)在經(jīng)過(guò)所有的第一可變延時(shí)部件和第二可變延時(shí)部件后被延時(shí)的結(jié)果；以及延時(shí)控制部件，所述延時(shí)控制部件基于相位比較結(jié)果，計(jì)算所需要的單位延時(shí)緩沖器的總數(shù)S，將S被N除的商Q設(shè)為每個(gè)第一可變延時(shí)部件中單位延時(shí)緩沖器的數(shù)目，將S被N除的余數(shù)R設(shè)為第二可變延時(shí)部件中單位延時(shí)緩沖器的總數(shù)，并將R分別分配到第二可變延時(shí)部件。
優(yōu)選地，在根據(jù)本發(fā)明的數(shù)字DLL器件中，當(dāng)N是2的M階冪時(shí)(M為整數(shù))，延時(shí)控制部件以二進(jìn)制數(shù)表示S，基于由S的低位M個(gè)比特表示的R控制第二可變延時(shí)部件，并基于由S的余下的高位比特表示的Q控制第一可變延時(shí)部件。
在本發(fā)明的另一個(gè)方面，提供了一種用于對(duì)輸入時(shí)鐘信號(hào)提供延時(shí)以便將時(shí)鐘周期T均等地劃分為N份(N為整數(shù))的數(shù)字DLL控制方法，所述方法包括N個(gè)可變延時(shí)步驟，所述N個(gè)可變延時(shí)步驟中每一個(gè)由彼此串聯(lián)的任意數(shù)目的單位延時(shí)緩沖組成；相位比較步驟，所述相位比較步驟將輸入時(shí)鐘信號(hào)的相位與輸出信號(hào)的相位進(jìn)行比較并輸出比較結(jié)果，所述輸出信號(hào)是輸入信號(hào)在經(jīng)過(guò)所有的可變延時(shí)步驟后被延時(shí)的結(jié)果；以及延時(shí)控制步驟，所述延時(shí)控制步驟基于相位比較結(jié)果，計(jì)算所需要的單位延時(shí)緩沖的總數(shù)，并將計(jì)算的單位延時(shí)緩沖的總數(shù)分別分配到各個(gè)可變延時(shí)步驟。
在本發(fā)明的另一個(gè)方面，提供了一種用于對(duì)輸入時(shí)鐘信號(hào)提供延時(shí)以便將時(shí)鐘周期T均等地劃分為N份(N為整數(shù))的數(shù)字DLL控制方法，所述方法包括N個(gè)第一可變延時(shí)步驟，所述N個(gè)第一可變延時(shí)步驟中每一個(gè)由彼此串聯(lián)的任意數(shù)目的單位延時(shí)緩沖組成；N個(gè)第二可變延時(shí)步驟，所述N個(gè)第二可變延時(shí)步驟中每一個(gè)連接到第一可變延時(shí)步驟的最后一級(jí)，所述第二可變延時(shí)步驟中每一個(gè)由彼此串聯(lián)的任意數(shù)目的單位延時(shí)緩沖組成；相位比較步驟，所述相位比較步驟將輸入時(shí)鐘信號(hào)的相位與輸出信號(hào)的相位進(jìn)行比較并輸出比較結(jié)果，所述輸出信號(hào)是輸入信號(hào)在經(jīng)過(guò)所有的第一可變延時(shí)步驟和第二可變延時(shí)步驟后被延時(shí)的結(jié)果；以及延時(shí)控制步驟，所述延時(shí)控制步驟基于相位比較結(jié)果，計(jì)算所需要的單位延時(shí)緩沖的總數(shù)S，將S被N除的商Q設(shè)為每個(gè)第一可變延時(shí)步驟中單位延時(shí)緩沖的數(shù)目，將S被N除的余數(shù)R設(shè)為第二可變延時(shí)步驟中單位延時(shí)緩沖的總數(shù)，并將R分別分配到第二可變延時(shí)步驟。
在本發(fā)明的另一個(gè)方面，提供了一種用于使計(jì)算機(jī)執(zhí)行用于對(duì)輸入時(shí)鐘信號(hào)提供延時(shí)以便將時(shí)鐘周期T均等地劃分為N份(N為整數(shù))的數(shù)字DLL控制方法的數(shù)字DLL控制程序，所述數(shù)字DLL控制程序用來(lái)使計(jì)算機(jī)執(zhí)行包括以下步驟的步驟N個(gè)可變延時(shí)步驟，所述N個(gè)可變延時(shí)步驟中每一個(gè)由彼此串聯(lián)的任意數(shù)目的單位延時(shí)緩沖組成；相位比較步驟，所述相位比較步驟將輸入時(shí)鐘信號(hào)的相位與輸出信號(hào)的相位進(jìn)行比較并輸出比較結(jié)果，所述輸出信號(hào)是輸入信號(hào)在經(jīng)過(guò)所有的可變延時(shí)步驟后被延時(shí)的結(jié)果；以及延時(shí)控制步驟，所述延時(shí)控制步驟基于相位比較結(jié)果，計(jì)算所需要的單位延時(shí)緩沖的總數(shù)，并將這樣計(jì)算的單位延時(shí)緩沖的總數(shù)分別分配到各個(gè)可變延時(shí)步驟。
在本發(fā)明的另一個(gè)方面，提供了一種用于使計(jì)算機(jī)執(zhí)行用于對(duì)輸入時(shí)鐘信號(hào)提供延時(shí)以便將時(shí)鐘周期T均等地劃分為N份(N為整數(shù))的數(shù)字DLL控制方法的數(shù)字DLL控制程序，所述數(shù)字DLL控制程序用來(lái)使計(jì)算機(jī)執(zhí)行包括以下步驟的步驟N個(gè)第一可變延時(shí)步驟，所述N個(gè)第一可變延時(shí)步驟中每一個(gè)由彼此串聯(lián)的任意數(shù)目的單位延時(shí)緩沖組成；N個(gè)第二可變延時(shí)步驟，所述N個(gè)第二可變延時(shí)步驟中每一個(gè)連接到第一可變延時(shí)步驟的最后一級(jí)，所述第二可變延時(shí)步驟中每一個(gè)由彼此串聯(lián)的任意數(shù)目的單位延時(shí)緩沖組成；相位比較步驟，所述相位比較步驟將輸入時(shí)鐘信號(hào)的相位與輸出信號(hào)的相位進(jìn)行比較并輸出比較結(jié)果，所述輸出信號(hào)是輸入信號(hào)在經(jīng)過(guò)所有的第一可變延時(shí)步驟和第二可變延時(shí)步驟后被延時(shí)的結(jié)果；以及延時(shí)控制步驟，所述延時(shí)控制步驟基于相位比較結(jié)果，計(jì)算所需要的單位延時(shí)緩沖的總數(shù)S，將S被N除的商Q設(shè)為每個(gè)第一可變延時(shí)步驟中單位延時(shí)緩沖的數(shù)目，將S被N除的余數(shù)R設(shè)為第二可變延時(shí)步驟中單位延時(shí)緩沖的總數(shù)，并將R分別分配到第二可變延時(shí)步驟。這里注意，該程序可被存儲(chǔ)在計(jì)算機(jī)可讀介質(zhì)中，所述計(jì)算機(jī)可讀介質(zhì)包括例如CD-ROM、軟盤、DVD光盤、磁光盤、IC卡等等的便攜式存儲(chǔ)介質(zhì)，或者在其中包含計(jì)算機(jī)程序的數(shù)據(jù)庫(kù)，或另一計(jì)算機(jī)及其數(shù)據(jù)庫(kù)，或者在通信線路上的傳輸介質(zhì)。
根據(jù)本發(fā)明，通過(guò)使用簡(jiǎn)便的控制方法來(lái)提高數(shù)字DLL器件中延時(shí)量的精確性而僅帶來(lái)電路尺寸有限的增大是可能的。
結(jié)合附圖，從下面本發(fā)明優(yōu)選實(shí)施例的具體實(shí)施方式
中，本發(fā)明以上和其他的目標(biāo)、特征和優(yōu)點(diǎn)對(duì)本領(lǐng)域的技術(shù)人員將更容易變得清楚。


圖1是示出了根據(jù)本發(fā)明第一實(shí)施例的數(shù)字DLL器件配置的一個(gè)示例的方框圖。
圖2示出了用于將單位延時(shí)緩沖器的數(shù)目分配到第二可變延時(shí)部件的表的一個(gè)示例。
圖3是示出了所產(chǎn)生的控制信號(hào)的一個(gè)示例的視圖。
圖4是示出了根據(jù)本發(fā)明第二實(shí)施例的數(shù)字DLL器件配置的一個(gè)示例的方框圖。
圖5是示出了DDR存儲(chǔ)器接口中DQS信號(hào)和DQ信號(hào)的時(shí)序的一個(gè)示例的時(shí)序圖。
圖6是示出了已知的DLL器件配置的一個(gè)示例的方框圖。
圖7是示出了已知的數(shù)字DLL器件配置的一個(gè)示例的方框圖。
具體實(shí)施例方式
在下文中，將參考附圖詳細(xì)描述本發(fā)明的優(yōu)選實(shí)施例。在本發(fā)明的實(shí)施例中，與上述已知的數(shù)字DLL器件相類似，將參考能夠獲得T/N倍數(shù)延時(shí)的數(shù)字DLL器件，其中假定時(shí)鐘周期為T且時(shí)鐘周期被等分的數(shù)目為N。作為示例，在下面的描述中給定N為4。
實(shí)施例1首先，參考根據(jù)本發(fā)明第一實(shí)施例的數(shù)字DLL器件的構(gòu)造。圖1是示出了根據(jù)第一實(shí)施例的數(shù)字DLL器件的構(gòu)造的一個(gè)示例的方框圖。在圖1中，與圖7中相同的符號(hào)指代與圖7中所示相同的或?qū)?yīng)的部分，因此這里省略其解釋。在該第一實(shí)施例中，提供了延時(shí)控制部件23來(lái)代替圖7中的延時(shí)控制部件13。另外，提供了第一可變延時(shí)部件21a和第二可變延時(shí)部件22a來(lái)代替第一可變延時(shí)部件11a；提供了第一可變延時(shí)部件21b和第二可變延時(shí)部件22b來(lái)代替第一可變延時(shí)部件11b；提供了第一可變延時(shí)部件21c和第二可變延時(shí)部件22c來(lái)代替第一可變延時(shí)部件11c；并且提供了第一可變延時(shí)部件21d和第二可變延時(shí)部件22d來(lái)代替第一可變延時(shí)部件11d。
第一可變延時(shí)部件21a、21b、21c、21d和第二可變延時(shí)部件22a、22b、22c、22d每個(gè)由至少一個(gè)單位延時(shí)緩沖器組成，并且如果每個(gè)可變延時(shí)部件有兩個(gè)或更多個(gè)單位延時(shí)緩沖器，則它們以這樣的方式互相串聯(lián)，使得彼此電氣地連接的單位延時(shí)緩沖器的級(jí)數(shù)根據(jù)來(lái)自延時(shí)控制部件23的控制信號(hào)改變。在圖1的第一可變延時(shí)部件21a、21b、21c、21d和第二可變延時(shí)部件22a、22b、22c、22d中，那些電氣地彼此連接的單位延時(shí)緩沖器15由黑色方框表示，而那些沒(méi)有電氣地彼此連接的單位延時(shí)緩沖器由白色方框表示。
下面將描述根據(jù)本實(shí)施例的數(shù)字DLL器件的操作。延時(shí)控制部件23根據(jù)來(lái)自相位比較部件12的相位差信息，通過(guò)將相位差值與整個(gè)數(shù)字DLL器件的單位延時(shí)緩沖器的當(dāng)前級(jí)數(shù)的總和S相加來(lái)確定新的總和S。換句話說(shuō)，當(dāng)相位差信息或值為+1時(shí)，S加1；當(dāng)相位差信息或值為0時(shí)，S不變；當(dāng)相位差信息或值為-1時(shí)，S減1。
然后，延時(shí)控制部件23根據(jù)S確定每個(gè)第一可變延時(shí)部件的單位延時(shí)緩沖器的級(jí)數(shù)Q和第二可變延時(shí)部件的單位延時(shí)緩沖器的級(jí)數(shù)總和R，其中，Q是S被N除的商，而R是S被N除的余數(shù)，即，S＝Q×N+R。
然后，通過(guò)參考將在后面描述的表，延時(shí)控制部件23將單位延時(shí)緩沖器的級(jí)數(shù)分別分配到第二可變延時(shí)部件22a、22b、22c、22d，分配的方式使得單位延時(shí)緩沖器的級(jí)數(shù)總和為R。圖2示出了用于將單位延時(shí)緩沖器的數(shù)目分別分配到第二可變延時(shí)部件的該表的一個(gè)示例。在這個(gè)示例中，單位延時(shí)緩沖器的級(jí)數(shù)E1、E2、E3、E4被根據(jù)R分別分配到第二可變延時(shí)部件22a、22b、22c、22d，即，以下式進(jìn)行分配E1+E2+E3+E4＝R。
隨后，延時(shí)控制部件23將單位延時(shí)緩沖器的級(jí)數(shù)Q作為控制信號(hào)輸出到所有的第一可變延時(shí)部件21a、21b、21c、21d，還將單位延時(shí)緩沖器的級(jí)數(shù)E1、E2、E3、E4作為控制信號(hào)分別輸出到第二可變延時(shí)部件22a、22b、22c、22d。第一可變延時(shí)部件21a、21b、21c、21d和第二可變延時(shí)部件22a、22b、22c、22d根據(jù)控制信號(hào)分別動(dòng)作來(lái)改變它們的單位延時(shí)緩沖器的級(jí)數(shù)。
其次，將在下面描述延時(shí)量的具體示例。這里，考慮整個(gè)數(shù)字DLL器件的目標(biāo)延時(shí)量T為5000ps，且每個(gè)單位延時(shí)緩沖器的延時(shí)量為75ps的情況，如上述已知的數(shù)字DLL器件的示例。
在這種情況下，如果在整個(gè)數(shù)字DLL器件中使用的75ps單位延時(shí)緩沖器的數(shù)目為5000/75＝66.7，則將獲得目標(biāo)延時(shí)量T。在該第一實(shí)施例中，可以以一個(gè)緩沖器的單位控制整個(gè)數(shù)字DLL器件中單位延時(shí)緩沖器的級(jí)數(shù)S。作為結(jié)果，當(dāng)在延時(shí)控制部件23開始控制后經(jīng)過(guò)足夠時(shí)間，S將在66(16×4+2)和67(16×4+3)之間遷移。此時(shí)，第一可變延時(shí)部件其中之一的單位延時(shí)緩沖器的級(jí)數(shù)Q與第二可變延時(shí)部件中單位延時(shí)緩沖器的級(jí)數(shù)總和R的和在18{即，Q＝16和R＝2(E1＝1，E2＝0，E3＝1，E4＝0)}和19{即，Q＝16和R＝3(E1＝1，E2＝1，E3＝1，E4＝0)}之間遷移。然而，用于第一輸出時(shí)鐘信號(hào)的單位延時(shí)緩沖器的級(jí)數(shù)以這樣的方式變得穩(wěn)定，所述方式使得對(duì)于第一可變延時(shí)部件21a Q為16，對(duì)于第二可變延時(shí)部件22a E1為1。因此，第一輸出時(shí)鐘信號(hào)的延時(shí)量穩(wěn)定地成為75ps×(16+1)＝1275ps。將第一輸出時(shí)鐘信號(hào)的延時(shí)量與目標(biāo)延時(shí)量T/4＝1250ps相比較，誤差被穩(wěn)定地抑制在25ps。另外，第四輸出時(shí)鐘信號(hào)的延時(shí)量在75ps×66＝4950ps和75ps×67＝5025ps之間遷移，因而誤差最大為50ps。
現(xiàn)在，將詳細(xì)參考控制信號(hào)的產(chǎn)生。具體地，將對(duì)M為整數(shù)，N為2的M階冪的情況進(jìn)行描述。當(dāng)S的值由二進(jìn)制數(shù)表示時(shí)，低位的M比特代表R，且通過(guò)使用這個(gè)值R并參考表來(lái)控制第二可變延時(shí)部件22a、22b、22c、22d。余下的高位比特代表Q，通過(guò)使用Q來(lái)控制第一可變延時(shí)部件21a、21b、21c、21d。
當(dāng)N＝4時(shí)，M為2，因此低位的兩個(gè)比特代表R而余下的高位比特代表Q。圖3是示出了產(chǎn)生控制信號(hào)的一個(gè)示例的視圖。圖3示出了S＝66的情況，其中，R表示二進(jìn)制數(shù)的10，也表示十進(jìn)制數(shù)的2。另外，Q表示二進(jìn)制數(shù)的10000，也表示十進(jìn)制數(shù)的16。因此，每個(gè)第一可變延時(shí)部件21a、21b、21c、21d中單位延時(shí)緩沖器的級(jí)數(shù)Q為16，而第二可變延時(shí)部件22a、22b、22c、22d中單位延時(shí)緩沖器的級(jí)數(shù)根據(jù)圖2的表成為如下值E1＝1，E2＝0，E3＝1，E4＝0。
實(shí)施例2本發(fā)明的第二實(shí)施例只具有可變延時(shí)部件31a、31b、31c、31d，所述可變延時(shí)部件31a、31b、31c、31d可以如上述第一實(shí)施例中第二可變延時(shí)部件22a、22b、22c、22d那樣，控制獨(dú)立單位緩沖器的級(jí)數(shù)。
首先，參考根據(jù)本發(fā)明第二實(shí)施例的數(shù)字DLL器件的構(gòu)造。圖4是示出了根據(jù)第二實(shí)施例的數(shù)字DLL器件的構(gòu)造的一個(gè)示例的方框圖。在圖4中，與圖7中相同的符號(hào)指代與圖7中所示相同的或?qū)?yīng)的部分，因此這里省略其解釋。在該第二實(shí)施例中，提供了延時(shí)控制部件33來(lái)代替圖7中的延時(shí)控制部件13。另外，提供了可變延時(shí)部件31a來(lái)代替第一可變延時(shí)部件11a；提供了可變延時(shí)部件31b來(lái)代替第一可變延時(shí)部件11b；提供了可變延時(shí)部件31c來(lái)代替第一可變延時(shí)部件11c；并且提供了可變延時(shí)部件31d來(lái)代替第一可變延時(shí)部件11d。
可變延時(shí)部件31a、31b、31c、31d每個(gè)由多個(gè)單位延時(shí)緩沖器組成，所述多個(gè)單位延時(shí)緩沖器以這樣的方式互相串聯(lián)，使得這些可變延時(shí)部件中彼此電氣地連接的單位延時(shí)緩沖器的級(jí)數(shù)分別根據(jù)來(lái)自延時(shí)控制部件33的相應(yīng)控制信號(hào)改變。在圖4的可變延時(shí)部件31a、31b、31c、31d中，那些電氣地或有效地彼此連接的單位延時(shí)緩沖器15由黑色方框表示，而那些沒(méi)有電氣地或有效地彼此連接的單位延時(shí)緩沖器15a由白色方框表示。
下面將描述根據(jù)該第二實(shí)施例的數(shù)字DLL器件的操作。延時(shí)控制部件33根據(jù)來(lái)自相位比較部件12的相位差信息，通過(guò)將相位差值與整個(gè)數(shù)字DLL器件的單位延時(shí)緩沖器的當(dāng)前級(jí)數(shù)的總和S相加來(lái)確定新的總和S。
然后，通過(guò)參考表，延時(shí)控制部件33根據(jù)S將單位延時(shí)緩沖器的級(jí)數(shù)F1、F2、F3、F4分別分配到可變延時(shí)部件31a、31b、31c、31d，分配的方式使得單位延時(shí)緩沖器的級(jí)數(shù)總和為S，即，F(xiàn)1+F2+F3十F4＝S。其后，延時(shí)控制部件33將單位延時(shí)緩沖器的級(jí)數(shù)F1、F2、F3、F4作為控制信號(hào)分別輸出到可變延時(shí)部件31a、31b、31c、31d?？勺冄訒r(shí)部件31a、31b、31c、31d根據(jù)來(lái)自延時(shí)控制部件33的控制信號(hào)來(lái)改變彼此電氣地連接的單位延時(shí)緩沖器的級(jí)數(shù)。
其次，將在下面描述延時(shí)量的具體示例。這里，考慮整個(gè)數(shù)字DLL器件的目標(biāo)延時(shí)量T為5000ps，且每個(gè)單位延時(shí)緩沖器的延時(shí)量為75ps的情況，如上述第一實(shí)施例中的具體示例。在該第二實(shí)施例中，可以以一個(gè)緩沖器的單位控制整個(gè)數(shù)字DLL器件中單位延時(shí)緩沖器的級(jí)數(shù)S。作為結(jié)果，當(dāng)在延時(shí)控制部件33開始控制后經(jīng)過(guò)足夠時(shí)間，S將在66和67之間遷移。此時(shí)，用于來(lái)自初始或第一可變延時(shí)部件31a的第一輸出時(shí)鐘信號(hào)的單位延時(shí)緩沖器的級(jí)數(shù)穩(wěn)定地成為17。因此，第一輸出時(shí)鐘信號(hào)的延時(shí)量穩(wěn)定地成為75ps×17＝1275ps，如第一實(shí)施例中的那樣。將第一輸出時(shí)鐘信號(hào)的延時(shí)量與目標(biāo)延時(shí)量T/4＝1250ps相比較，誤差被穩(wěn)定地抑制在25ps。另外，末尾或第四輸出時(shí)鐘信號(hào)的延時(shí)量在75ps×66＝4950ps和75ps×67＝5025ps之間遷移，因而誤差最大為50ps。
以上詳細(xì)描述的本發(fā)明可以由硬件單獨(dú)構(gòu)造，或者由計(jì)算機(jī)和軟件的組合構(gòu)造。在后一種情況下，使計(jì)算機(jī)執(zhí)行本發(fā)明的數(shù)字DLL方法的程序提供了本發(fā)明的數(shù)字DLL控制程序。
盡管已經(jīng)根據(jù)優(yōu)選實(shí)施例描述了本發(fā)明，但是那些本領(lǐng)域的技術(shù)人員將認(rèn)識(shí)到，可以在所附權(quán)利要求的精神和范圍內(nèi)對(duì)本發(fā)明的實(shí)現(xiàn)進(jìn)行修改。
權(quán)利要求
1.一種數(shù)字延時(shí)鎖相環(huán)器件，包括數(shù)字延時(shí)鎖相環(huán)器件，所述數(shù)字延時(shí)鎖相環(huán)器件對(duì)輸入時(shí)鐘信號(hào)提供延時(shí)以便將時(shí)鐘周期T均等地劃分為N份，其中N為整數(shù)；N個(gè)可變延時(shí)部件，所述N個(gè)可變延時(shí)部件中每一個(gè)由彼此串聯(lián)的任意數(shù)目的單位延時(shí)緩沖器組成；相位比較部件，所述相位比較部件將所述輸入時(shí)鐘信號(hào)的相位與輸出信號(hào)的相位進(jìn)行比較并輸出所述比較的結(jié)果，所述輸出信號(hào)是所述輸入信號(hào)在經(jīng)過(guò)所有的所述可變延時(shí)部件后被延時(shí)的結(jié)果；以及延時(shí)控制部件，所述延時(shí)控制部件基于所述相位比較結(jié)果，計(jì)算所需要的單位延時(shí)緩沖器的總數(shù)，并將這樣計(jì)算的所述單位延時(shí)緩沖器的總數(shù)分別分配到所述各個(gè)可變延時(shí)部件。
2.一種數(shù)字延時(shí)鎖相環(huán)器件，包括數(shù)字延時(shí)鎖相環(huán)器件，所述數(shù)字延時(shí)鎖相環(huán)器件對(duì)輸入時(shí)鐘信號(hào)提供延時(shí)以便將時(shí)鐘周期T均等地劃分為N份，其中N為整數(shù)；N個(gè)第一可變延時(shí)部件，所述N個(gè)第一可變延時(shí)部件中每一個(gè)由彼此串聯(lián)的任意數(shù)目的單位延時(shí)緩沖器組成；N個(gè)第二可變延時(shí)部件，所述N個(gè)第二可變延時(shí)部件中每一個(gè)連接到所述第一可變延時(shí)部件的最后一級(jí)，所述第二可變延時(shí)部件中每一個(gè)由彼此串聯(lián)的任意數(shù)目的單位延時(shí)緩沖器組成；相位比較部件，所述相位比較部件將所述輸入時(shí)鐘信號(hào)的相位與輸出信號(hào)的相位進(jìn)行比較并輸出所述比較的結(jié)果，所述輸出信號(hào)是所述輸入信號(hào)在經(jīng)過(guò)所有的所述第一可變延時(shí)部件和第二可變延時(shí)部件后被延時(shí)的結(jié)果；以及延時(shí)控制部件，所述延時(shí)控制部件基于所述相位比較結(jié)果，計(jì)算所需要的單位延時(shí)緩沖器的總數(shù)S，將S被N除的商Q設(shè)為每個(gè)所述第一可變延時(shí)部件中單位延時(shí)緩沖器的數(shù)目，將S被N除的余數(shù)R設(shè)為所述第二可變延時(shí)部件中單位延時(shí)緩沖器的總數(shù)，并將R分別分配到所述第二可變延時(shí)部件。
3.如權(quán)利要求2所述的數(shù)字延時(shí)鎖相環(huán)器件，其中，當(dāng)N是2的M階冪時(shí)，其中M為整數(shù)，所述延時(shí)控制部件以二進(jìn)制數(shù)表示S，基于由S的低位M個(gè)比特表示的R控制所述第二可變延時(shí)部件，并基于由S的余下的高位比特表示的Q控制所述第一可變延時(shí)部件。
4.一種用于對(duì)輸入時(shí)鐘信號(hào)提供延時(shí)以便將時(shí)鐘周期T均等地劃分為N份的數(shù)字延時(shí)鎖相環(huán)控制方法，其中N為整數(shù)所述方法包括N個(gè)可變延時(shí)步驟，所述N個(gè)可變延時(shí)步驟中每一個(gè)由彼此串聯(lián)的任意數(shù)目的單位延時(shí)緩沖組成；相位比較步驟，所述相位比較步驟將所述輸入時(shí)鐘信號(hào)的相位與輸出信號(hào)的相位進(jìn)行比較并輸出所述比較的結(jié)果，所述輸出信號(hào)是所述輸入信號(hào)在經(jīng)過(guò)所有的所述可變延時(shí)步驟后被延時(shí)的結(jié)果；以及延時(shí)控制步驟，所述延時(shí)控制步驟基于所述相位比較結(jié)果，計(jì)算所需要的單位延時(shí)緩沖的總數(shù)，并將計(jì)算的所述單位延時(shí)緩沖的總數(shù)分別分配到所述各個(gè)可變延時(shí)步驟。
5.一種用于對(duì)輸入時(shí)鐘信號(hào)提供延時(shí)以便將時(shí)鐘周期T均等地劃分為N份的數(shù)字延時(shí)鎖相環(huán)控制方法，其中N為整數(shù)所述方法包括N個(gè)第一可變延時(shí)步驟，所述N個(gè)第一可變延時(shí)步驟中每一個(gè)由彼此串聯(lián)的任意數(shù)目的單位延時(shí)緩沖組成；N個(gè)第二可變延時(shí)步驟，所述N個(gè)第二可變延時(shí)步驟中每一個(gè)連接到所述第一可變延時(shí)步驟的最后一級(jí)，所述第二可變延時(shí)步驟中每一個(gè)由彼此串聯(lián)的任意數(shù)目的單位延時(shí)緩沖組成；相位比較步驟，所述相位比較步驟將所述輸入時(shí)鐘信號(hào)的相位與輸出信號(hào)的相位進(jìn)行比較并輸出所述比較的結(jié)果，所述輸出信號(hào)是所述輸入信號(hào)在經(jīng)過(guò)所有的所述第一可變延時(shí)步驟和第二可變延時(shí)步驟后被延時(shí)的結(jié)果；以及延時(shí)控制步驟，所述延時(shí)控制步驟基于所述相位比較結(jié)果，計(jì)算所需要的單位延時(shí)緩沖的總數(shù)S，將S被N除的商Q設(shè)為每個(gè)所述第一可變延時(shí)步驟中單位延時(shí)緩沖的數(shù)目，將S被N除的余數(shù)R設(shè)為所述第二可變延時(shí)步驟中單位延時(shí)緩沖的總數(shù)，并將R分別分配到所述第二可變延時(shí)步驟。
6.一種用于使計(jì)算機(jī)執(zhí)行用于對(duì)輸入時(shí)鐘信號(hào)提供延時(shí)以便將時(shí)鐘周期T均等地劃分為N份的數(shù)字延時(shí)鎖相環(huán)控制方法的數(shù)字延時(shí)鎖相環(huán)控制程序，其中N為整數(shù)，所述數(shù)字延時(shí)鎖相環(huán)控制程序用來(lái)使所述計(jì)算機(jī)執(zhí)行以下步驟，所述步驟包括N個(gè)可變延時(shí)步驟，所述N個(gè)可變延時(shí)步驟中每一個(gè)由彼此串聯(lián)的任意數(shù)目的單位延時(shí)緩沖組成；相位比較步驟，所述相位比較步驟將所述輸入時(shí)鐘信號(hào)的相位與輸出信號(hào)的相位進(jìn)行比較并輸出所述比較的結(jié)果，所述輸出信號(hào)是所述輸入信號(hào)在經(jīng)過(guò)所有的所述可變延時(shí)步驟后被延時(shí)的結(jié)果；以及延時(shí)控制步驟，所述延時(shí)控制步驟基于所述相位比較結(jié)果，計(jì)算所需要的單位延時(shí)緩沖的總數(shù)，并將計(jì)算的所述單位延時(shí)緩沖的總數(shù)分別分配到所述各個(gè)可變延時(shí)步驟。
7.一種用于使計(jì)算機(jī)執(zhí)行用于對(duì)輸入時(shí)鐘信號(hào)提供延時(shí)以便將時(shí)鐘周期T均等地劃分為N份的數(shù)字延時(shí)鎖相環(huán)控制方法的數(shù)字延時(shí)鎖相環(huán)控制程序，其中N為整數(shù)，所述數(shù)字延時(shí)鎖相環(huán)控制程序用來(lái)使所述計(jì)算機(jī)執(zhí)行以下步驟，所述步驟包括N個(gè)第一可變延時(shí)步驟，所述N個(gè)第一可變延時(shí)步驟中每一個(gè)由彼此串聯(lián)的任意數(shù)目的單位延時(shí)緩沖組成；N個(gè)第二可變延時(shí)步驟，所述N個(gè)第二可變延時(shí)步驟中每一個(gè)連接到所述第一可變延時(shí)步驟的最后一級(jí)，所述第二可變延時(shí)步驟中每一個(gè)由彼此串聯(lián)的任意數(shù)目的單位延時(shí)緩沖組成；相位比較步驟，所述相位比較步驟將所述輸入時(shí)鐘信號(hào)的相位與輸出信號(hào)的相位進(jìn)行比較并輸出所述比較的結(jié)果，所述輸出信號(hào)是所述輸入信號(hào)在經(jīng)過(guò)所有的所述第一可變延時(shí)步驟和第二可變延時(shí)步驟后被延時(shí)的結(jié)果；以及延時(shí)控制步驟，所述延時(shí)控制步驟基于所述相位比較結(jié)果，計(jì)算所需要的單位延時(shí)緩沖的總數(shù)S，將S被N除的商Q設(shè)為每個(gè)所述第一可變延時(shí)步驟中單位延時(shí)緩沖的數(shù)目，將S被N除的余數(shù)R設(shè)為所述第二可變延時(shí)步驟中單位延時(shí)緩沖的總數(shù)，并將R分別分配到所述第二可變延時(shí)步驟。
全文摘要
本發(fā)明提供了一種可以減少關(guān)于目標(biāo)延時(shí)量的誤差的數(shù)字DLL器件。該器件對(duì)輸入時(shí)鐘信號(hào)提供延時(shí)以便將其時(shí)鐘周期T均等地劃分為N份，且包括第一可變延時(shí)部件和第二可變延時(shí)部件，所述第一可變延時(shí)部件和第二可變延時(shí)部件中每一個(gè)由彼此串聯(lián)的任意數(shù)目的單位延時(shí)緩沖器組成。相位比較部件將輸入時(shí)鐘信號(hào)的相位與輸出信號(hào)的相位進(jìn)行比較并輸出比較的結(jié)果，所述輸出信號(hào)是輸入信號(hào)在經(jīng)過(guò)所有的第一可變延時(shí)部件和第二可變延時(shí)部件后被延時(shí)的結(jié)果。延時(shí)控制部件基于相位比較結(jié)果，計(jì)算所需要的單位延時(shí)緩沖器的總數(shù)S，將S被N除的商Q設(shè)為每個(gè)第一可變延時(shí)部件中單位延時(shí)緩沖器的數(shù)目，并將S被N除的余數(shù)R分別分配到第二可變延時(shí)部件。
文檔編號(hào)H03L7/00GK1677863SQ20041010140
公開日2005年10月5日 申請(qǐng)日期2004年12月15日 優(yōu)先權(quán)日2004年3月29日
發(fā)明者德廣宣幸 申請(qǐng)人:富士通株式會(huì)社