專(zhuān)利名稱(chēng)：電壓控制振蕩器以及具有其的鎖相環(huán)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及一種電壓控制振蕩器以及具有其的鎖相環(huán)電路，更明確地，涉及一種利用一單位延遲單元中具有不同相位的兩個(gè)輸出端子的特性，通過(guò)將漏入一接地電壓端子的電荷用于一輸出驅(qū)動(dòng)操作來(lái)降低功率消耗的技術(shù)。
背景技術(shù)：
一般而言，電壓控制振蕩器是通過(guò)調(diào)整電壓來(lái)獲得所需輸出頻率的電路。
圖1是說(shuō)明傳統(tǒng)電壓控制振蕩器的單位延遲單元的電路圖。
該傳統(tǒng)電壓控制振蕩器的單位延遲單元包含PMOS晶體管PM1與PM2以及NMOS晶體管NM1至NM3。
該NMOS晶體管NM1與NM2分別通過(guò)差動(dòng)輸入電壓VIN與VINB來(lái)控制。當(dāng)輸入電壓VIN大于輸入電壓VINB時(shí)，該NMOS晶體管NM1導(dǎo)通并強(qiáng)于NMOS NM2。
在具有一差動(dòng)結(jié)構(gòu)的上述單位延遲單元中，因?yàn)閮蓚€(gè)輸出端子的輸出電壓VOUT與VOUTB僅根據(jù)功率電壓VDD而輸出，故功率消耗變大，并且當(dāng)功率電壓VDD的電平變低時(shí)，輸出電壓VOUT與VOUTB變?yōu)椴环€(wěn)定。
因此，在具有上述單位延遲單元的電壓控制振蕩器中，功率消耗變大，從而很容易因?yàn)楣β什蛔愣a(chǎn)生噪聲。

發(fā)明內(nèi)容
因此，本發(fā)明的一個(gè)目的是，即使當(dāng)功率電壓變低時(shí)，也通過(guò)使用漏入一差動(dòng)結(jié)構(gòu)式電壓控制振蕩器的單位延遲單元的兩個(gè)輸出端子的接地電壓端子的電荷而穩(wěn)定地驅(qū)動(dòng)每個(gè)輸出信號(hào)，來(lái)降低功率消耗并防止噪聲。
本發(fā)明的另一目的是提供具有上述電壓控制振蕩器的鎖相環(huán)電路。
在一實(shí)施例中，電壓控制振蕩器包括串聯(lián)連接的多個(gè)單位延遲單元。每個(gè)單位延遲單元包含一差動(dòng)放大單元與一輸出驅(qū)動(dòng)單元。該差動(dòng)放大單元比較具有不同相位的多個(gè)輸入電壓，并放大該比較結(jié)果。該輸出驅(qū)動(dòng)單元連接至該差動(dòng)放大單元的兩個(gè)輸出端子，并使用兩個(gè)輸出端子之一的電位驅(qū)動(dòng)另一輸出端子。
在一實(shí)施例中，一鎖相環(huán)電路包含一相位比較單元、一電荷泵與一電壓控制振蕩器。該相位比較單元比較輸入頻率與輸出頻率之間的相位差，以根據(jù)該相位差輸出一信號(hào)。該電荷泵從該相位比較單元接收輸出信號(hào)以泵浦電荷。包含多個(gè)單位延遲單元的該電壓控制振蕩器從該電荷泵接收輸出信號(hào)，以調(diào)整該頻率，并輸出所需的頻率。此處，其中該單位延遲單元包含差動(dòng)放大單元，用于比較具有不同相位的多個(gè)輸入電壓并放大該比較結(jié)果；以及輸出驅(qū)動(dòng)單元，其連接至差動(dòng)放大單元的兩個(gè)輸出端子，用于使用其中一個(gè)輸出端子的電位來(lái)驅(qū)動(dòng)另一輸出端子的輸出電壓。


在閱讀下面的詳細(xì)說(shuō)明并參考附圖后，本發(fā)明的其他方面與優(yōu)點(diǎn)將變得清楚，其中圖1是說(shuō)明傳統(tǒng)單位延遲單元的電路圖；圖2是說(shuō)明根據(jù)本發(fā)明一實(shí)施例的電壓控制振蕩器的圖；圖3是說(shuō)明圖2的單位延遲單元的電路圖；以及圖4是說(shuō)明具有圖2的電壓控制振蕩器的鎖相環(huán)電路的方塊圖。
圖中主要標(biāo)號(hào)說(shuō)明如下400電壓控制振蕩器40單位延遲單元41輸出驅(qū)動(dòng)單元100相位頻率檢測(cè)器200電荷泵300低通濾波器400電壓控制振蕩器500除法器600預(yù)定標(biāo)器
具體實(shí)施例方式
以下將參考附圖詳細(xì)說(shuō)明本發(fā)明。
圖2說(shuō)明根據(jù)本發(fā)明一具體實(shí)施例的電壓控制振蕩器的圖。
該電壓控制振蕩器400包括串聯(lián)連接的多個(gè)單位延遲單元40，其中最終單位延遲單元的輸出端子連接至第一單位延遲單元的輸入端子。此結(jié)構(gòu)是反饋結(jié)構(gòu)。此處，因?yàn)殡S著單位延遲單元40的數(shù)目變大，噪聲特性降級(jí)，故在圖2的具體實(shí)施例中包含4個(gè)單位延遲單元40。
圖3說(shuō)明圖2的單位延遲單元40的電路圖。
該單位延遲單元40包含形成一差動(dòng)放大結(jié)構(gòu)的PMOS晶體管PM3至PM8與NMOS晶體管NM4至NM6，以及一連接至該差動(dòng)放大結(jié)構(gòu)的兩個(gè)輸出端子的輸出驅(qū)動(dòng)單元41。
PMOS晶體管PM3至PM8與NMOS晶體管NM4至NM6比較具有不同相位的兩個(gè)輸入電壓VIN、VINB并放大該比較結(jié)果。
該P(yáng)MOS晶體管PM3至PM6降低功率電壓VDD，其用作一負(fù)載單元，用于將降低的功率電壓VDD施加于PMOS晶體管PM7與PM8的源極。該NMOS晶體管NM6通過(guò)一電壓控制信號(hào)VN來(lái)控制并具有一連接至該NMOS晶體管NM4與NM5的源極的漏極，以及一連接至接地電壓VSS端子的源極。
該NMOS晶體管NM4與該P(yáng)MOS晶體管PM7串聯(lián)連接于該P(yáng)MOS晶體管PM3至PM6的漏極與該NMOS晶體管NM6的漏極之間，并響應(yīng)于該輸入電壓VIN而決定一節(jié)點(diǎn)N1的電位。
該NMOS晶體管NM5與該P(yáng)MOS晶體管PM8串聯(lián)連接于該P(yáng)MOS晶體管PM3至PM6的漏極與該NMOS晶體管NM6的漏極之間，并響應(yīng)于該輸入電壓VINB而決定節(jié)點(diǎn)N2的電位。
輸出驅(qū)動(dòng)單元41包含NMOS晶體管NM7與NM8，其漏極與源極連接至該差動(dòng)放大結(jié)構(gòu)的兩個(gè)輸出端子。
當(dāng)響應(yīng)于該輸入電壓VIN而輸出輸出電壓VOUTB時(shí)，盡管功率電壓VDD的電平變低，但NMOS晶體管NM7將節(jié)點(diǎn)N1中的電荷流入節(jié)點(diǎn)N2，以保持輸出電壓VOUTB。同時(shí)，盡管功率電壓VDD的電平變低，但NMOS晶體管NM8(其由輸入電壓VINB來(lái)控制)將節(jié)點(diǎn)N2中的電荷流入節(jié)點(diǎn)N1，以保持輸出電壓VOUT的電平。
因此，根據(jù)本發(fā)明具體實(shí)施例的單位延遲單元40不僅使用功率電壓VDD而且使用兩個(gè)輸出端子中相反輸出端子的電荷來(lái)保持另一輸出端子的輸出驅(qū)動(dòng)功率，以使該單位延遲單元40提供穩(wěn)定的輸出電壓VOUT與VOUTB，盡管功率電壓VDD變低。
下文說(shuō)明單位延遲單元40的操作。
當(dāng)輸入該差動(dòng)放大結(jié)構(gòu)的一輸入端子的輸入電壓VIN相對(duì)大于該差動(dòng)放大結(jié)構(gòu)的另一輸入端子的輸入電壓VINB時(shí)，NMOS晶體管NM4導(dǎo)通并強(qiáng)于NMOS晶體管NM5，并且PMOS晶體管PM8導(dǎo)通并強(qiáng)于PMOS晶體管PM7。此處，NMOS晶體管NM7與NM8截止。
當(dāng)輸入電壓VIN從「高」轉(zhuǎn)到「低」時(shí)，輸出電壓VOUT則從「低」轉(zhuǎn)到「高」。結(jié)果，當(dāng)輸入電壓VINB從「低」轉(zhuǎn)到「高」時(shí)，NMOS晶體管NM8導(dǎo)通，故將輸出電壓VOUTB端子的節(jié)點(diǎn)N2的電荷提供至節(jié)點(diǎn)N1，以幫助輸出電壓VOUT的輸出驅(qū)動(dòng)操作。
因?yàn)閱挝谎舆t單元40的輸出電壓VOUT使用從相反輸出端子的節(jié)點(diǎn)N2提供的電荷，故可使用從功率電壓VDD線(xiàn)提供的少量電荷來(lái)驅(qū)動(dòng)輸出電壓VOUT，從而降低功率消耗。
另一方面，當(dāng)輸入電壓VIN相對(duì)小于輸入電壓VINB時(shí)，NMOS晶體管NM5導(dǎo)通并強(qiáng)于NMOS晶體管NM4，并且PMOS晶體管PM7導(dǎo)通并強(qiáng)于PMOS晶體管PM8。此處，NMOS晶體管NM7與NM8截止。
當(dāng)輸入電壓VIN從「低」轉(zhuǎn)到「高」時(shí)，NMOS晶體管NM7導(dǎo)通，故將節(jié)點(diǎn)N1的電荷提供給節(jié)點(diǎn)N2。因?yàn)槭褂脧墓?jié)點(diǎn)N1提供的電荷將輸出電壓VOUTB從「低」驅(qū)動(dòng)至「高」，故可使用從功率電壓VDD線(xiàn)提供的少量電荷將輸出電壓VOUTB從「低」驅(qū)動(dòng)至「高」，從而降低功率消耗。
因此，可通過(guò)多個(gè)經(jīng)改善的單位延遲單元來(lái)降低電壓控制振蕩器的功率消耗。
圖4是說(shuō)明具有圖2的電壓控制振蕩器的鎖相環(huán)電路的方塊圖。在具體實(shí)施例中，鎖相環(huán)電路(下文縮寫(xiě)為「PLL」)包含相位頻率檢測(cè)器100(下文縮寫(xiě)為「PFD」)、電荷泵200、低通濾波器300(下文縮寫(xiě)為「LPF」)、電壓控制振蕩器400(下文縮寫(xiě)為「VCO」)、除法器500與預(yù)定標(biāo)器(prescaler)600。
PFD 100比較輸入頻率信號(hào)fi與從VCO 400輸出的輸出頻率信號(hào)f0的相位差，并響應(yīng)于該比較結(jié)果而產(chǎn)生升高信號(hào)UP與降低信號(hào)DOWN。該電荷泵200從PFD 100接收該升高信號(hào)UP與該降低信號(hào)DOWN，并輸出控制信號(hào)用于控制該VCO 400。
LPF 300濾波從電荷泵200接收的信號(hào)。VCO 400控制從LPF 300所接收信號(hào)的電壓，以控制輸出頻率信號(hào)f0。除法器500與預(yù)定標(biāo)器600分割輸出頻率信號(hào)f0。
可將上述電壓控制振蕩器施加于抖動(dòng)移除電路與時(shí)鐘恢復(fù)電路以及PLL。
如上所述，根據(jù)本發(fā)明具體實(shí)施例的電壓控制振蕩器與具有其的鎖相環(huán)電路，通過(guò)使用另一輸出端子的電荷穩(wěn)定地驅(qū)動(dòng)輸出電壓而降低功率消耗并防止噪聲，盡管當(dāng)驅(qū)動(dòng)具有差動(dòng)放大結(jié)構(gòu)的單位延遲單元中的兩個(gè)輸出端子之一時(shí)，功率電壓電平變低。
雖然本發(fā)明容許各種修改與替代形式，但特定具體實(shí)施例已通過(guò)范例的方式顯示于附圖中并且詳細(xì)說(shuō)明于本文中。然而，應(yīng)了解，本發(fā)明不限于所揭示的特定形式。而是，本發(fā)明覆蓋屬于如權(quán)利要求所定義的本發(fā)明精神與范圍內(nèi)的所有修改、等效與替代。
權(quán)利要求
1.一種電壓控制振蕩器，其包括串聯(lián)連接的多個(gè)單位延遲單元，每個(gè)單位延遲單元包含一差動(dòng)放大單元，其用于比較具有不同相位的多個(gè)輸入電壓，并放大該比較結(jié)果；以及一輸出驅(qū)動(dòng)單元，其連接至該差動(dòng)放大單元的兩個(gè)輸出端子，用于以?xún)蓚€(gè)輸出端子之一的電位來(lái)驅(qū)動(dòng)另一輸出端子之一輸出電壓。
2.如權(quán)利要求1的電壓控制振蕩器，其中該輸出驅(qū)動(dòng)單元包含第一驅(qū)動(dòng)單元，其響應(yīng)于具有不同相位的該多個(gè)輸入電壓之一，而以?xún)蓚€(gè)輸出端子的第一輸出端子的電荷來(lái)驅(qū)動(dòng)兩個(gè)輸出端子的第二輸出端子的輸出電壓；以及第二驅(qū)動(dòng)單元，其響應(yīng)于具有不同相位的該多個(gè)輸入電壓的另一輸入電壓，而以該第二輸出端子的電荷來(lái)驅(qū)動(dòng)該第一輸出端子的輸出電壓。
3.如權(quán)利要求2的電壓控制振蕩器，其中該第一驅(qū)動(dòng)單元與該第二驅(qū)動(dòng)單元是NMOS晶體管。
4.如權(quán)利要求1的電壓控制振蕩器，其中該差動(dòng)放大單元包含第一與第二NMOS晶體管以及第一與第二PMOS晶體管，其接收該多個(gè)輸入電壓并響應(yīng)于該多個(gè)輸入電壓的差異而開(kāi)關(guān)；電流源單元，其連接于接地電壓端子與該第一與第二NMOS晶體管的源極之間，用于響應(yīng)于外部輸入的電壓控制信號(hào)，控制在該第一與第二NMOS晶體管中流動(dòng)的電流總量；以及負(fù)載單元，其連接于功率電壓端子與該第一與第二PMOS晶體管的源極之間。
5.如權(quán)利要求1的電壓控制振蕩器，其中該單位延遲單元由偶數(shù)個(gè)單元形成。
6.如權(quán)利要求1的電壓控制振蕩器，其中該電壓控制振蕩器是環(huán)型。
7.一種鎖相環(huán)電路，其包含一相位比較單元，其用于比較輸入頻率與輸出頻率之間的相位差，以根據(jù)該相位差輸出一信號(hào)；一電荷泵，其用于從該相位比較單元接收輸出信號(hào)以泵浦電荷；以及一電壓控制振蕩器，其包含多個(gè)單位延遲單元，其用于從該電荷泵接收輸出信號(hào)，以調(diào)整頻率，并輸出所需的頻率；并且其中該單位延遲單元包含一差動(dòng)放大單元，其用于比較具有不同相位的多個(gè)輸入電壓，并放大該比較結(jié)果；以及一輸出驅(qū)動(dòng)單元，其連接至該差動(dòng)放大單元的兩個(gè)輸出端子，用于以其中一個(gè)輸出端子的電位來(lái)驅(qū)動(dòng)另一輸出端子的輸出電壓。
8.如權(quán)利要求7的鎖相環(huán)電路，其中該輸出驅(qū)動(dòng)單元包含第一驅(qū)動(dòng)單元，其響應(yīng)于該多個(gè)輸入電壓之一，而以?xún)蓚€(gè)輸出端子的第一輸出端子的電荷來(lái)驅(qū)動(dòng)兩個(gè)輸出端子的第二輸出端子的輸出電壓；以及第二驅(qū)動(dòng)單元，其響應(yīng)于該多個(gè)輸入電壓的另一輸入電壓，而以該第二輸出端子的電荷來(lái)驅(qū)動(dòng)該第一輸出端子的輸出電壓。
9.如權(quán)利要求8的鎖相環(huán)電路，其中該第一驅(qū)動(dòng)單元與該第二驅(qū)動(dòng)單元是NMOS晶體管。
10.如權(quán)利要求7的鎖相環(huán)電路，其中該差動(dòng)放大單元包含第一與第二NMOS晶體管以及第一與第二PMOS晶體管，其接收該多個(gè)輸入電壓并響應(yīng)于該多個(gè)輸入電壓的差異而開(kāi)關(guān)；電流源單元，其連接于接地電壓端子與該第一與第二NMOS晶體管的源極之間，用于響應(yīng)于外部輸入的電壓控制信號(hào)，控制在該第一與第二NMOS晶體管中流動(dòng)的電流總量；以及負(fù)載單元，其連接于功率電壓端子與該第一與第二PMOS晶體管的源極之間。
11.如權(quán)利要求7的鎖相環(huán)電路，其中該單位延遲單元由偶數(shù)個(gè)單元形成。
12.如權(quán)利要求7的鎖相環(huán)電路，其中該電壓控制振蕩器是環(huán)型。
13.如權(quán)利要求7的鎖相環(huán)電路，其進(jìn)一步包含低頻濾波器，其用于濾波來(lái)自該電荷泵的輸出信號(hào)；以及預(yù)定標(biāo)器與除法器，其分割來(lái)自該電壓控制振蕩器的輸出頻率。
全文摘要
本發(fā)明揭示一種電壓控制振蕩器以及具有其的鎖相環(huán)電路，其利用一單位延遲單元中具有不同相位的兩個(gè)輸出端子的特性，通過(guò)將漏入一接地電壓端子的電荷用于一輸出驅(qū)動(dòng)操作來(lái)降低功率消耗。該電壓控制振蕩器包括多個(gè)串聯(lián)連接的單位延遲單元。每個(gè)單位延遲單元包含一差動(dòng)放大單元與一輸出驅(qū)動(dòng)單元。該差動(dòng)放大單元比較具有不同相位的多個(gè)輸入電壓并放大該比較結(jié)果。該輸出驅(qū)動(dòng)單元連接至該差動(dòng)放大單元的兩個(gè)輸出端子，并使用兩個(gè)輸出端子之一的電位驅(qū)動(dòng)另一輸出端子的輸出電壓。
文檔編號(hào)H03B28/00GK1638262SQ200410104928
公開(kāi)日2005年7月13日 申請(qǐng)日期2004年12月24日 優(yōu)先權(quán)日2004年1月2日
發(fā)明者金洪辰 申請(qǐng)人:海力士半導(dǎo)體有限公司