專利名稱：數(shù)模轉換器的制作方法
技術領域：
本實用新型涉及一種數(shù)模轉換器，其中將電阻器串安裝于半導體襯底上。
背景技術：
圖3是示出了電阻器串型的傳統(tǒng)數(shù)模轉換器的示例結構的電路圖。該數(shù)模轉換器接收作為六位數(shù)字信號的要轉換的數(shù)據(jù)(以下稱為“轉換數(shù)據(jù)”)，將該數(shù)字信號轉換為模擬信號，并輸出模擬信號。在圖3中，參考數(shù)字1和2分別表示3位解碼器。
通過異或電路3到5，將轉換數(shù)據(jù)的第0位D0(LSB)到第二位D2輸入到解碼器1的輸入端，同時將轉換數(shù)據(jù)的第三位D3到第五位D5(MSB)輸入到解碼器2的輸入端。
電壓選擇電路11到18具有相同的結構，即，每一個都包括由九個電阻器串聯(lián)連接構成的電阻器串以及九個FET(場效應晶體管)。在構成了電阻器串的九個電阻器的每一個電壓選擇電路11到18中，最上部的電阻器(圖3中頂部的電阻器)和最下部的電阻器(圖3中底部的電阻器)具有電阻R/2，同時其它電阻器具有電阻R。將八個FET的源極與這些電阻器各個的連接點相連，以及將這些FET的漏極共同地與第九個FET的源極相連。
將電壓選擇電路11到18的最下部FET的柵極與解碼器1的輸出端0相連，將第二最下部FET的柵極與解碼器1的輸出端1相連，...，以及將第八最下部FET的柵極與解碼器1的輸出端7相連。將電壓選擇電路11到18的最上部FET的柵極分別與解碼器2的輸出端0到7相連，并且將這些FET的漏極與輸出端子OUT相連。將低電壓VR(-)施加到電壓選擇電路11的最下部電阻器的端P0，并且將高電壓VR(+)施加到電壓選擇電路18的最下部電阻器的端P8。在被施加了低電壓VR(-)的電壓選擇電路11的端P0和被施加了高電壓VR(+)的電壓選擇電路18的端P8之間，電壓選擇電路11到18的電阻器串通過連接點P1、P2、P3、P4、P5、P6和P7相連，同時折回成梯形。
利用這種結構，根據(jù)轉換數(shù)據(jù)的第0位D0到第二位D2，解碼器1導通為電壓選擇電路11到18的每一個電阻器串設置的一個FET。例如，當用“010”(2)表示轉換數(shù)據(jù)的第0位D0到第二位D2的值時，各個電阻器串的第三最下部FET導通。此外，解碼器2選擇性地導通電壓選擇電路11到18之一的最上部的FET。例如，當用“100”(4)表示輸入轉換數(shù)據(jù)的第三位D3到第五位D5的值時，電壓選擇電路15的最上部的FET導通。因此，在此示例中，當轉換數(shù)據(jù)(數(shù)字數(shù)據(jù))是“100010”時，將電壓選擇電路15的電阻器串的第三最下部和第四最下部電阻器的連接點處的分壓點電壓作為要轉換的電壓輸出到輸出端子OUT。
當通過使用半導體集成電路將此數(shù)模轉換器安裝于半導體襯底上時，將多個電阻器串聯(lián)連接，并且選擇并輸出所分的電壓。因此，希望構成電阻器串的電阻器的電阻值不存在誤差。但是，在實際中，由于制造工藝的緣故，薄膜電阻的分布不是線性的，因此不能避免電阻誤差的出現(xiàn)。通常，根據(jù)電阻器在半導體襯底上的位置，誤差出現(xiàn)在電阻變化具有特定梯度的位置(單調(diào)增加或減小)。特別地，這種梯度影響到電阻器串的列方向。因此，與圖3所示的示例相同，設電壓選擇電路11的電阻器串的總電阻是8R，則電壓選擇電路12的電阻器串的總電阻是8R+Δ，電壓選擇電路13的電阻器串的總電阻是8R+2Δ，...，以及電壓選擇電路18的電阻器串的總電阻是8R+7Δ。在這種情況下，所有電阻器串的總電阻是64R+28Δ，且一個電阻器串的平均電阻是8R+3.5Δ。
因此，設電壓選擇電路11和12的連接點、電壓選擇電路12和13的連接點、...、以及電壓選擇電路17和18的連接點對應于P1、P2、...、以及P7，則相對于點P0的連接點P1、P2、...、以及P7處的電阻最好表示了如圖4所示的“理想值”。但是，如圖4所示，連接點P1到P7處的實際電阻是“電阻增加值”。在圖4中，當從“電阻增加值”中減去“理想值”時，獲得了圖4所示的差值，并且如圖4所示，將其圖形化地表示。如圖4的圖形清楚所示，對于圖3的數(shù)模轉換器，累積了由于具有特定梯度(單調(diào)增加或減小)的電阻誤差引起的影響，線性度(輸出的線性精度)具有由凸形(或凹形)表示的特性，并且在圖形的中心附近線性度誤差變得最大。
為了解決由于電阻誤差引起的數(shù)模轉換器的線性度誤差，專利文獻1到3所公開的技術是眾所周知的。根據(jù)這些文獻所述的技術，沿著相反方向設置了兩種類型的電阻器組，以補償電阻誤差的分布。但是，這些技術需要兩倍于常規(guī)使用的多個電阻器，并且當使用半導體集成電路準備D/A轉換器時，電路的尺寸是兩倍大。
根據(jù)專利文獻4公開的技術，將排列為矩陣的電阻器的行和列均分為兩部分，從而設置了四個電阻器組，并且抵消電阻誤差，將這些電阻器組連接為交叉形狀。但是，盡管理論上將這種電路的線性度誤差在中心附近減小到零，但是不能獲得其它的誤差抵消效果。
專利文獻1JP-A-11-145835專利文獻2日本專利No.2864877專利文獻3JP-A-61-26330專利文獻4日本專利No.2737927發(fā)明內(nèi)容為了解決這些缺點，本實用新型的一個目的是提供一種數(shù)模轉換器，能夠實現(xiàn)比傳統(tǒng)上更大程度的線性度誤差減小，而不會增大電路的尺寸。
為了解決前述目的，本實用新型的特征在于具有下列設置。
(1)一種形成于半導體襯底上的數(shù)模轉換器，包括多個電阻串，在被施加了低電壓的端子和被施加了高電壓的端子之間設置所述多個電阻串并且將其串聯(lián)連接，所述電阻串的每一個包括串聯(lián)連接的多個電阻，其中按照沿著從被施加了低電壓的端子近側到其遠側的方向遞增的順序，將要在奇數(shù)位置連接的電阻串布置于襯底上，以及按照沿著從所述端子的遠側到近側的方向遞增的順序，將要在偶數(shù)位置連接的電阻串排列于襯底上，其中，根據(jù)要轉換的輸入數(shù)據(jù)，選擇性地輸出構成了所述電阻串的電阻的連接點處的電壓。
(2)根據(jù)(1)所述的數(shù)模轉換器，其中交替地布置在奇數(shù)位置處的電阻器串和在偶數(shù)位置處的電阻器串。
(3)根據(jù)(1)所述的數(shù)模轉換器，其中分別并排地布置在奇數(shù)位置處的電阻器串和在偶數(shù)位置處的電阻器串。
(4)一種形成于半導體襯底上的數(shù)模轉換器，包括多個電阻串，在被施加了低電壓的端子和被施加了高電壓的端子之間設置所述多個電阻串并且將其串聯(lián)連接，所述電阻串的每一個包括串聯(lián)連接的多個電阻，其中按照沿著從被施加了低電壓的端子的近側到其遠側的方向遞增的順序，將要在奇數(shù)位置連接的電阻串布置于襯底上，以及按照沿著從所述端子的遠側到近側的方向遞增的順序，將要在偶數(shù)位置連接的電阻串布置于襯底上；解碼器，用于解碼要被轉換的輸入數(shù)據(jù)；以及選擇電路，用于響應所述解碼器的輸出，輸出構成了所述電阻串的電阻的連接點處的電壓。
(5)根據(jù)(4)所述的數(shù)模轉換器，其中交替地布置在奇數(shù)位置處的電阻器串和在偶數(shù)位置處的電阻器串。
(6)根據(jù)(4)所述的數(shù)模轉換器，其中分別并排地布置在奇數(shù)位置處的電阻器串和在偶數(shù)位置處的電阻器串。
(7)一種形成于半導體襯底上的數(shù)模轉換器，包括2n個電阻串，將所述2n個電阻串排列于半導體襯底上，以使其朝向一個方向，并且在被施加了低電壓的端子和被施加了高電壓的端子之間設置所述電阻串并使其串聯(lián)連接，所述電阻串的每一個包括串聯(lián)連接的多個電阻，其中，將至少兩個沒有彼此相鄰布置的電阻串直接彼此電連接，以及其中，根據(jù)要轉換的輸入數(shù)據(jù)，選擇性地輸出構成了所述電阻串的電阻的連接點處的電壓，其中，n是不小于2的整數(shù)。
(8)一種形成于半導體襯底上的數(shù)模轉換器，包括2n個電阻串，將所述2n個電阻串布置于半導體襯底上，并且在被施加了低電壓的端子和被施加了高電壓的端子之間設置所述電阻串并使其串聯(lián)連接，所述電阻串的每一個包括串聯(lián)連接的多個電阻，其中，將所述2n個電阻串彼此電連接，從而使所述2n個電阻串的連接點處中至少兩個連接點處的線性度誤差成為0。


圖1是示出了根據(jù)本實用新型第一實施例的數(shù)模轉換器的結構的框圖。
圖2是用于說明圖1所示數(shù)模轉換器的線性度誤差的圖。
圖3是示出了傳統(tǒng)數(shù)模轉換器的結構的框圖。
圖4是用于說明圖3所示數(shù)模轉換器的線性度誤差的圖。
圖5是示出了根據(jù)本實用新型第二實施例的數(shù)模轉換器的結構的框圖。
圖6是用于說明圖5所示數(shù)模轉換器的線性度誤差的圖。
具體實施方式
現(xiàn)在參考附圖，對本實用新型的優(yōu)選實施例進行說明。
第一實施例圖1是示出了根據(jù)本實用新型第一實施例的數(shù)模轉換器的結構的框圖。該數(shù)模轉換器接收作為六位數(shù)字信號的要轉換的數(shù)據(jù)(以下稱為“轉換數(shù)據(jù)”)，將該數(shù)字信號轉換為模擬信號，并輸出模擬信號。在圖1中，參考數(shù)字1和2分別表示3位解碼器。通過異或電路3到5，將轉換數(shù)據(jù)的第0位D0(LSB)到第二位D2輸入到解碼器1的輸入端，同時將轉換數(shù)據(jù)的第三位D3到第五位D5(MSB)輸入到解碼器2的輸入端。
電壓選擇電路11到18具有相同的結構，即，每一個都包括由九個電阻器串聯(lián)連接構成的電阻器串以及九個FET(場效應晶體管)。在構成了電阻器串的九個電阻器的每一個電壓選擇電路11到18中，最上部的電阻器(圖1中頂部的電阻器)和最下部的電阻器(圖1中底部的電阻器)具有電阻R/2，同時其它電阻器具有電阻R。將八個FET的源極與這些電阻器的各連接點相連，以及將這些FET的漏極共同與第九個FET的源極相連。
將電壓選擇電路11到18的最下部FET的柵極與解碼器1的輸出端0相連，將第二最下部FET的柵極與解碼器1的輸出端1相連，...，以及將第八最下部FET的柵極與解碼器1的輸出端7相連。將電壓選擇電路11到18的最上部FET的柵極分別與解碼器2的輸出端0到7相連，并且將這些FET的漏極與輸出端子OUT相連。將低電壓VR(-)施加到電壓選擇電路11的最下部電阻器的端P0，并且將高電壓VR(+)施加到電壓選擇電路18的最下部電阻器的端P8。在被施加了低電壓VR(-)的電壓選擇電路11的端P0和被施加了高電壓VR(+)的電壓選擇電路18的端P8之間，通過連接點P1、P2、P3、P4、P5、P6和P7將電壓選擇電路11到18的電阻器串相連。
在該實施例中，將電壓選擇電路11到18彼此相鄰地安裝于半導體襯底上。如后面所述，在被施加了低電壓VR(-)的低電壓端子P0和被施加了高電壓VR(+)的高電壓端子P8之間串聯(lián)連接了各個電壓選擇電路11到18的電阻器串。針對這種串聯(lián)連接，按照沿著從電壓端子P0的近側到遠側的方向遞增的順序，將被串聯(lián)連接的奇數(shù)電阻器串定位在襯底上，并且按照沿著從電壓端子P0的遠側到近側的方向遞增的順序，將被連接的偶數(shù)電阻器串定位在襯底上。
即，將電壓選擇電路11的電阻器串的最上端與電壓選擇電路18的電阻器串的最上端相連，并且將電壓選擇電路18的電阻器串的最下端與電壓選擇電路13的電阻器串的最下端相連。將電壓選擇電路13的電阻器串的最上端與電壓選擇電路16的電阻器串的最上端相連，并且將電壓選擇電路16的電阻器串的最下端與電壓選擇電路15的電阻器串的最下端相連。將電壓選擇電路15的電阻器串的最上端與電壓選擇電路14的電阻器串的最上端相連，并且將電壓選擇電路14的電阻器串的最下端與電壓選擇電路17的電阻器串的最下端相連。以及將電壓選擇電路17的電阻器串的最上端與電壓選擇電路12的電阻器串的最上端相連。將高電壓VR(+)施加到用于電壓選擇電路12的電阻器串的最下部點P8，并且將低電壓VR(-)施加到用于電壓選擇電路11的電阻器串的最下部點P0。同時，解碼器2的輸出端子0到7分別與電壓選擇電路11、18、13、16、15、14、17以及12的最上部FET的柵極相連。
針對這種電阻器串的連接，按照順序11、18、13、16、15、14、17以及12重新布置電壓選擇電路11到18的電阻器串，并且將相鄰的電阻器串順序相連。即，從左至右地布置奇數(shù)電阻器串(電阻器串11、13、15和17)，即按照沿著從點P0的近側到遠側的方向遞增的順序，同時從右至左地布置偶數(shù)電阻器串(電阻器串12、14、16和18)，即按照沿著從點P0的遠側到近側的方向(沿著電壓選擇電路11到18的布置方向)遞增的順序，且交替地定位這些電阻器串。在沿著一個方向布置的電壓選擇電路11到18中，電壓選擇電路11、18、13和16分別與不與這些電路相鄰的電阻器串串聯(lián)連接，同時，電壓選擇電路14、17和12分別與不與這些電路相鄰的電阻器串串聯(lián)連接。
利用這種結構，根據(jù)轉換數(shù)據(jù)的第0位D0到第二位D2，解碼器1導通為電壓選擇電路11到18的每一個電阻器串設置的一個FET。例如，當用“010”(2)表示轉換數(shù)據(jù)的第0位D0到第二位D2的值時，各個電阻器串的第三最下部FET導通。此外，解碼器2選擇性地導通電壓選擇電路11到18之一的最上部的FET。例如，當用“100”(4)表示輸入轉換數(shù)據(jù)的第三位D3到第五位D5的值時，電壓選擇電路15的最上部的FET導通。因此，在此示例中，當轉換數(shù)據(jù)(數(shù)字數(shù)據(jù))是“100010”時，將電壓選擇電路15的電阻器串的第三和第四最下部電阻器的連接點處的分壓點電壓作為要轉換的電壓輸出到輸出端子OUT。
現(xiàn)在對本實施例的線性度誤差進行說明。
與圖3中的示例相同，設電壓選擇電路11到18的電阻器串的電阻對應于8R，8R+Δ，8R+2Δ，...，以及8R+7Δ。對于電壓選擇電路11的電阻器串的最上端和電壓選擇電路18的電阻器串的最上端之間的連接點P1，電壓選擇電路18的電阻器串的最下端和電壓選擇電路13的電阻器串的最下端之間的連接點P2，...，以及電壓選擇電路17的電阻器串的最上端和電壓選擇電路12的電阻器串的最上端之間的連接點P7，相對于點P0的電阻是如圖2中“電阻增加值”所示的值。當從所述電阻中減去“理想值”(見圖2和4)時，獲得了圖2所示的差值，并且能夠如圖4所示，將其圖形化地表示。
如該圖形清楚所示，對于本實施例的數(shù)模轉換器，只需要按照上述順序將沿著一個方向相鄰布置的電壓選擇電路11到18的電阻器串相連，從而能夠補償由于沿著列方向布置的電阻器串的位置引起的電阻誤差的梯度分布的影響，并且將線性度誤差減小到一半，或小于圖3中電路的線性度誤差。由此能夠減小轉換失真。因此，在中心附近幾乎不存在線性度誤差，并且理論上，能夠將補償誤差減小到零。由于本實施例的數(shù)模轉換器具有較小的補償誤差和較低的轉換失真，因此該轉換器適用于處理音頻信號。
與傳統(tǒng)的數(shù)模轉換器相比，沒有改變根據(jù)本實施例的數(shù)模轉換器的電路部分，而只改變了進行布線的順序。因此，當使用為上面的層提供的金屬線作為用于電阻器的電阻器連線時，根本不會增大電路的尺寸。此外，盡管在該實施例中使用了六位數(shù)字信號作為輸入信號，可以使用位數(shù)不限于六的信號。因此，當存在n個高位(upper bit)時，必須設置2n個電壓選擇電路，但在這種情況下，可以使用與用于該實施例的相同的連接。電阻串的連線順序并不局限于以上實施例。在沿著一個方向布置的多個電壓選擇電路的電阻串中，通過將至少兩個彼此不相鄰的電阻串彼此串聯(lián)連接，能夠適當?shù)販p小線性誤差。
第二實施例圖5是示出了根據(jù)本實用新型第二實施例的數(shù)模轉換器的結構的框圖。第二實施例與第一實施例的不同之處在于電壓選擇電路的每一個電阻器串的連接形式。因此，下面主要說明第二實施例的連接形式。
即，將電壓選擇電路11的電阻器串的最上端與電壓選擇電路18的電阻器串的最上端相連，并且將電壓選擇電路18的電阻器串的最下端與電壓選擇電路12的電阻器串的最下端相連。將電壓選擇電路12的電阻器串的最上端與電壓選擇電路17的電阻器串的最上端相連，并且將電壓選擇電路17的電阻器串的最下端與電壓選擇電路13的電阻器串的最下端相連。將電壓選擇電路13的電阻器串的最上端與電壓選擇電路16的電阻器串的最上端相連，并且將電壓選擇電路16的電阻器串的最下端與電壓選擇電路14的電阻器串的最下端相連。以及將電壓選擇電路14的電阻器串的最上端與電壓選擇電路15的電阻器串的最上端相連。將高電壓VR(+)施加到用于電壓選擇電路15的電阻器串的最下部點P8，并且將低電壓VR(-)施加到用于電壓選擇電路11的電阻器串的最下部點P0。同時，解碼器2的輸出端子0到7分別與電壓選擇電路11、18、12、17、13、16、14以及15的最上部FET的柵極相連。
針對這種電阻器串的連接，按照順序(11，18)、(12，17)、(13，16)和(14，15)重新排列電壓選擇電路11到18的電阻器串，并且將相鄰的電阻器串順序相連。換句話說，從左至右并排地布置奇數(shù)電阻器串(電阻器串11、13、15和17)，即按照沿著從點P0的近側到遠側的方向遞增的順序，同時從右至左并排地布置偶數(shù)電阻器串(電阻器串12、14、16和18)，即按照沿著從點P0的遠側到近側的方向(沿著電壓選擇電路11到18的布置方向)遞增的順序。即，在第一實施例中交替地定位奇數(shù)電阻器串和偶數(shù)電阻器串，而在第二實施例中，分別并列布置由奇數(shù)電阻器串和偶數(shù)電阻器串構成的對(例如，(11，18)，(12，17))(彼此相鄰)。
根據(jù)第二實施例的數(shù)模轉換器按照與根據(jù)第一實施例的電路相同的方式進行操作。
關于線性度誤差，圖6示出了“電阻增加值”和“差值”以及示出了“差值”的圖形。如圖6清楚所示，與第一實施例相似，可以將線性度誤差減小到一半，或小于圖3中電路的線性度誤差，并且能夠減小轉換失真。如圖6所示，在高電壓一側，線性度誤差的減小是顯而易見的。
通過改變根據(jù)第二實施例的電路的低電壓(-)和高電壓(+)，能夠明顯地減小低電壓一側的線性度誤差。因此，電路設計者根據(jù)數(shù)模轉換器的應用，通過使用從第一和第二實施例中選擇的適當電路，能夠設計高質量的電路。
如上所述，根據(jù)本實用新型，能夠比傳統(tǒng)情況更多地減少線性度誤差的量，而不會增加電路的尺寸。
權利要求1.一種形成于半導體襯底上的數(shù)模轉換器，其特征在于包括多個電阻串，在被施加了低電壓的端子和被施加了高電壓的端子之間設置所述多個電阻串并且將其串聯(lián)連接，每一個所述電阻串包括串聯(lián)連接的多個電阻，其中，按照沿著從被施加了低電壓的端子的近側到其遠側的方向遞增的順序，將要在奇數(shù)位置連接的電阻串布置于襯底上，以及按照沿著從所述端子的遠側到近側的方向遞增的順序，將要在偶數(shù)位置連接的電阻串布置于襯底上，其中，根據(jù)要轉換的輸入數(shù)據(jù)，選擇性地輸出構成了所述電阻串的電阻的連接點處的電壓。
2.根據(jù)權利要求1所述的數(shù)模轉換器，其特征在于交替地布置在奇數(shù)位置處的電阻器串和在偶數(shù)位置處的電阻器串。
3.根據(jù)權利要求1所述的數(shù)模轉換器，其特征在于分別并排地布置在奇數(shù)位置處的電阻器串和在偶數(shù)位置處的電阻器串。
4.一種形成于半導體襯底上的數(shù)模轉換器，其特征在于包括多個電阻串，在被施加了低電壓的端子和被施加了高電壓的端子之間設置所述多個電阻串并且將其串聯(lián)連接，所述電阻串的每一個包括串聯(lián)連接的多個電阻，其中按照沿著從被施加了低電壓的端子的近側到其遠側的方向遞增的順序，將要在奇數(shù)位置相連的電阻串布置于襯底上，以及按照沿著從所述端子的遠側到近側的方向遞增的順序，將要在偶數(shù)位置相連的電阻串布置于襯底上；解碼器，用于解碼要被轉換的輸入數(shù)據(jù)；以及選擇電路，用于響應所述解碼器的輸出，輸出構成了所述電阻串的電阻的連接點處的電壓。
5.權利要求4所述的數(shù)模轉換器，其特征在于交替地布置在奇數(shù)位置處的電阻器串和在偶數(shù)位置處的電阻器串。
6.權利要求4所述的數(shù)模轉換器，其特征在于分別并排地布置在奇數(shù)位置處的電阻器串和在偶數(shù)位置處的電阻器串。
7.一種形成于半導體襯底上的數(shù)模轉換器，其特征在于包括2n個電阻串，將所述2n個電阻串布置于半導體襯底上，以使其朝向一個方向，并且在被施加了低電壓的端子和被施加了高電壓的端子之間設置所述電阻串并使其串聯(lián)連接，所述電阻串的每一個包括串聯(lián)連接的多個電阻，其中，將至少兩個沒有彼此相鄰布置的電阻串直接彼此電連接，以及其中，根據(jù)要轉換的輸入數(shù)據(jù)，選擇性地輸出構成了所述電阻串的電阻的連接點處的電壓，其中，n是不小于2的整數(shù)。
8.一種形成于半導體襯底上的數(shù)模轉換器，其特征在于包括2n個電阻串，將所述2n個電阻串布置于半導體襯底上，并且在被施加了低電壓的端子和被施加了高電壓的端子之間設置所述電阻串并使其串聯(lián)連接，所述電阻串的每一個包括串聯(lián)連接的多個電阻，其中，將所述2n個電阻串彼此電連接，從而使所述2n個電阻串的連接點處中至少兩個連接點處的線性度誤差成為0。
專利摘要一種形成于半導體襯底上的數(shù)模轉換器，包括在被施加了低電壓的端子和被施加了高電壓的端子之間設置的多個電阻串，所述電阻串的每一個包括串聯(lián)連接的多個電阻。按照沿著從被施加了低電壓的端子的近側到其遠側的方向遞增的順序，將要在奇數(shù)位置相連的電阻串布置于襯底上，以及按照沿著從所述端子的遠側到近側的方向遞增的順序，將要在偶數(shù)位置相連的電阻串布置于襯底上。根據(jù)要轉換的輸入數(shù)據(jù)，選擇性地輸出構成了所述電阻串的電阻的連接點處的電壓。
文檔編號H03M1/06GK2728104SQ20042006570
公開日2005年9月21日 申請日期2004年5月26日 優(yōu)先權日2003年5月28日
發(fā)明者戶田彰彥 申請人:雅馬哈株式會社