專利名稱：包括非易失性存儲元件的集成數(shù)字電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及微電子的數(shù)字設(shè)計領(lǐng)域。更具體而言，本發(fā)明涉及一種包括邏輯電路部分的集成數(shù)字電路，該邏輯電路部分依據(jù)所提供的控制信號采用至少兩種不同邏輯狀態(tài)之一。本發(fā)明同樣涉及一種包括這種集成數(shù)字電路的設(shè)備，以及涉及一種操作這種數(shù)字電路的方法。
背景技術(shù)：
包括能夠采用至少兩種不同邏輯狀態(tài)之一的邏輯電路部分的集成數(shù)字電路是現(xiàn)有技術(shù)所公知的，例如采取常規(guī)靜態(tài)互補金屬氧化物半導(dǎo)體(SCMOS)電路的形式。例如，這種邏輯電路部分的狀態(tài)可由通過CMOS晶體管實現(xiàn)的觸發(fā)器和鎖存器來表示。
為了說明，圖1顯示了常規(guī)CMOS鎖存器，它是數(shù)字電路的一部分，并且能夠采用兩種不同邏輯狀態(tài)之一。
圖1中的CMOS鎖存器包括兩個p溝道增強型MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)管)T11、T13和兩個n溝道增強型MOSFET T12、T14。第一p溝道MOSFET T11的源極連接至電源Vdd。第一p溝道MOSFET T11的漏極連接至第一n溝道MOSFET T12的漏極。第一n溝道MOSFET T12的源極連接至地Gnd。第二p溝道MOSFET T13和第二n溝道MOSFET T14被以完全相同的方式布置在電源Vdd和地Gnd之間。第一p溝道MOSFETT11的柵極和第一n溝道MOSFET T12的柵極一方面被連接至?xí)r鐘控制輸入“in”，另一方面被連接至第二p溝道MOSFET T13和第二n溝道MOSFETT14之間。時鐘控制在圖1中由開關(guān)c1k表示。第一p溝道MOSFET T11和第一n溝道MOSFET T12之間的連接一方面被連接至CMOS鎖存器的輸出“out”，另一方面被連接至第二p溝道MOSFET T13的柵極和第二n溝道MOSFET T14的柵極。
當(dāng)?shù)洼斎腚妷罕惶峁┲罜MOS鎖存器的輸入“in”時，第一p溝道MOSFET T11是導(dǎo)通的，而第一n溝道MOSFET T12是阻塞的(blocking)。因此，在輸出“out”處的輸出電壓是高的，該高輸出電壓代表邏輯電路部分的第一狀態(tài)。當(dāng)高輸入電壓被提供至CMOS鎖存器的輸入“in”時，第一n溝道MOSFET T12是導(dǎo)通的，而第一p溝道MOSFET T11是阻塞的。因此，在輸出“out”處的輸出電壓是低的，該低輸出電壓代表邏輯電路部分的第二狀態(tài)。輸入信號是時鐘控制的，以便實現(xiàn)數(shù)字電路的同步操作。只要電源Vdd供給電能至CMOS鎖存器，則第二p溝道MOSFET T15和第二n溝道MOSFET T14就保持CMOS鎖存器的當(dāng)前狀態(tài)，直到被提供新的輸入電壓。
現(xiàn)在已知的所有數(shù)字電路技術(shù)是易失性的，這意味著當(dāng)電源完全關(guān)閉時，該電路的狀態(tài)會丟失。
在傳統(tǒng)應(yīng)用中，三種工作模式因此被提供用于數(shù)字電路，即運行、等待(stand-by)和關(guān)閉。
在關(guān)閉模式中，電源被完全關(guān)閉。當(dāng)從關(guān)閉模式開始時，在電源被打開后，電路必須經(jīng)歷一個初始化階段(所謂的引導(dǎo)過程)，以便達到從其電路可開始工作的運行模式的狀態(tài)。這個引導(dǎo)過程需要時間和功率。
在等待模式中，電源沒有被完全關(guān)閉，可能甚至連待用部分也沒有被完全關(guān)閉。提供等待模式是為了在有一段時間沒有主動使用包括該電路的設(shè)備時保存數(shù)字電路的最近的狀態(tài)。
等待模式的缺點是，從運行模式至等待模式的轉(zhuǎn)變和返回是一個復(fù)雜的任務(wù)，這同樣需要時間和功率。等待模式的另外缺點是，即使沒有提供時鐘也將有DC漏電流流動。因為閾值電壓的縮放(scaling)，所以這些漏電流隨著每代生產(chǎn)工藝而變大。10年前，漏電流構(gòu)成總功率的大約1％，當(dāng)時使用2μm長的柵極。漏電流的數(shù)量按指數(shù)規(guī)律依賴于閾值電壓，并且每代大約增長5倍，正如ShekharBorkar(Intel)在1999年IEEE的“Design Challenges of TechnologyScaling”中提到的一樣。今天，降低漏電流技術(shù)已經(jīng)是有必要的。
已經(jīng)提出了各種理論以克服在等待模式中的漏電流問題。所有理論均受到在等待模式期間的功率需求以及復(fù)雜的進入和退出等待過程的困擾。
在存儲器領(lǐng)域，通過使用除非易失性存儲技術(shù)之外的技術(shù)解決該問題，譬如FLASH存儲器。FLASH存儲器可用于在完全關(guān)斷電源之前存儲整個數(shù)字電路的狀態(tài)。這種操作也被稱為“延緩FLASH”。為了退出該省電模式(power-down mode)，狀態(tài)信息從存儲器被重新加載入數(shù)字電路，例如加載入所包括的觸發(fā)器和鎖存器。此后，該數(shù)字電路為具有與關(guān)閉模式前同樣的狀態(tài)的操作準備就緒。然而，為了保存關(guān)閉模式的狀態(tài)，還需要大量的時間和功率。在省電時間的能量節(jié)省與編程和裝載FLASH存儲器的能量消耗之間難于找到最佳的折衷。
再者，沒有已知的方法來解決突然斷電的問題。即在突然斷電的情況下，數(shù)字電路的當(dāng)前狀態(tài)會丟失。

發(fā)明內(nèi)容
本發(fā)明的一個目的是降低集成數(shù)字電路的功率消耗。
本發(fā)明的另一個目的是加速將集成數(shù)字電路轉(zhuǎn)變?nèi)脒\行模式，從而恢復(fù)數(shù)字電路的先前狀態(tài)。
本發(fā)明的另一個目的是在突然斷電的情況中避免集成數(shù)字電路當(dāng)前狀態(tài)的丟失。
提出一種包括邏輯電路部分的集成數(shù)字電路，該邏輯電路部分依據(jù)所提供的控制信號采用至少兩種不同邏輯狀態(tài)之一。另外，所提出的集成數(shù)字電路包括非易失性存儲元件。該非易失性存儲元件基于非破壞性編程而采用至少兩種不同邏輯狀態(tài)之一，并以基本上不受限制的時間和與電源無關(guān)地保持編程的邏輯狀態(tài)，直到新的編程發(fā)生。該非易失性存儲元件通過和依據(jù)所述邏輯電路部分的邏輯狀態(tài)的每個變化而被編程。
要注意的是，該非易失性存儲元件可以是連接至邏輯電路部分的集成數(shù)字電路的獨立的部件，同時只有功率被提供給邏輯電路部分，該邏輯電路部分才采用至少兩種不同邏輯狀態(tài)之一。然而，該非易失性存儲元件同樣地可與該邏輯電路部分組合以形成新型邏輯電路部分，該新型邏輯電路部分同時具有邏輯電路部分和非易失性存儲元件的品質(zhì)。
另外，提出一種包含所提出的集成數(shù)字電路的設(shè)備。
最后，提出一種操作這種集成數(shù)字電路的方法。
本發(fā)明源于下述思想在集成數(shù)字電路中，非易失性存儲元件可被添加至邏輯電路部分以用于隨著該狀態(tài)的每個變化而存儲該邏輯電路部分的狀態(tài)。為此，常規(guī)邏輯電路的公知的原理可與目前僅對非易失性存儲器采用的新材料相結(jié)合。利用所提出的結(jié)合產(chǎn)生一種全新數(shù)字電路技術(shù)，其克服了今天在利用超靜態(tài)(SSCMOS)的所有其他電路技術(shù)中存在的主要問題。使用本發(fā)明的數(shù)字電路將是靜態(tài)非易失性的，即它們將以與被關(guān)閉時同樣的狀態(tài)被加電。這個特性與電源被關(guān)閉的時刻無關(guān)。因此，實現(xiàn)功率節(jié)省模式和斷電保存技術(shù)的新的可能性能夠?qū)崿F(xiàn)。
本發(fā)明的優(yōu)點是，在數(shù)字電路將被關(guān)閉時，電源可被切斷而無需花費時間和能量來將狀態(tài)信息存入獨立的非易失性存儲器。在電源被重新打開時，數(shù)字電路立即準備操作，即無需耗時的引導(dǎo)過程。因此，用戶不必每次在電源被重新打開時等待數(shù)字電路啟動。
同時，在省電模式中，電源可被完全關(guān)閉而不丟失信息。因此，將沒有漏電流流動。這尤其在深亞微米技術(shù)中將減少功率消耗。甚至在突然斷電的情況中，當(dāng)前狀態(tài)也總是被存儲在非易失性存儲元件中。
根據(jù)從屬權(quán)利要求，本發(fā)明的優(yōu)選實施例變得顯而易見。
依據(jù)本發(fā)明的數(shù)字電路的邏輯電路部分例如可以是基于晶體管的靜態(tài)CMOS電路(SCMOS)，其實現(xiàn)譬如至少一個觸發(fā)器和/或至少一個鎖存器。
依據(jù)本發(fā)明的數(shù)字電路的非易失性存儲元件可以是任何種類的允許非破壞性重新編程的非易失性存儲部件。非易失性存儲部件的非破壞性編程可以基于例如非易失性存儲元件所使用的材料的下面的物理屬性中的至少一個的變化介電常數(shù)、磁導(dǎo)率、晶體結(jié)構(gòu)和非晶形結(jié)構(gòu)。
因此，非易失性存儲元件例如可以是具有鐵電介電性質(zhì)(dielectricum)或磁靜態(tài)元件的電容器。
盡管鐵電和磁靜態(tài)材料是眾所周知的，但它們迄今為止被認為專門使用在存儲器領(lǐng)域，而沒有用于如本發(fā)明中的數(shù)字電路狀態(tài)的存儲。該材料目前用于專用存儲設(shè)備，例如分別地表述在網(wǎng)點“http://www.ramtron.com/”和2002年6月10日的新聞稿“Motorola Sets Major Milestone with 1 Mbit MRAM UniversalMeory Chip with Copper Interconnects”中。
由于非易失性存儲元件可來自于當(dāng)前的存儲器開發(fā)，所以其可以足夠小以被實施為標準單元設(shè)計。因此不必增加進行制造的大的區(qū)域。再者，可以避免省電進入和退出過程一般需要的任何控制邏輯和存儲器。
可以理解，依據(jù)本發(fā)明的集成數(shù)字電路可包括能夠采用至少兩種不同狀態(tài)之一的多個邏輯電路部分。優(yōu)選地，專用非易失性存儲元件被提供以用于可能在電源被關(guān)閉的關(guān)閉模式之后需要其狀態(tài)的數(shù)字電路的各個邏輯電路部分。
本發(fā)明可被用于需要省電模式的任何集成數(shù)字電路。利用本發(fā)明，例如移動設(shè)備的引導(dǎo)過程可被縮短，因此加速了其啟動并節(jié)省了能量。特別是，在每一狀態(tài)中可完全凍結(jié)微處理器。因此，例如可以更換膝上型計算機的電池而無需重新啟動操作系統(tǒng)。
在芯片設(shè)計中實施本發(fā)明不需要新的設(shè)計風(fēng)格或流量。而是，數(shù)字設(shè)計的實際設(shè)計流量可通過簡單添加另一具有所提出的邏輯電路部分和非易失性存儲元件的組合的庫而被使用。對于實際的實施，需要用于集成非易失性存儲材料和邏輯電路部分的制造過程。
根據(jù)下面的結(jié)合附圖的詳細說明，本發(fā)明的其他目的和特征將變得清楚。然而，可以理解，附圖被設(shè)計僅用于說明的目的，而不作為對本發(fā)明的限制的定義，本發(fā)明的限制應(yīng)當(dāng)參考所附的權(quán)利要求；另外還應(yīng)當(dāng)理解，附圖沒有必要按比例繪制，除非另有指示，它們僅僅用于原理性說明這里描述的結(jié)構(gòu)和過程。


圖1示出已知的集成數(shù)字電路的一部分；圖2示出依據(jù)本發(fā)明的集成數(shù)字電路的一部分的第一實施例；圖3示出圖2的實施例的更具體的實現(xiàn)；以及圖4示出依據(jù)本發(fā)明的集成數(shù)字電路的一部分的第二實施例。
具體實施例方式
圖1已經(jīng)在上面被說明。
圖2是以概括的方式說明依據(jù)本發(fā)明的集成數(shù)字電路第一實施例的部分的框圖。
圖2的電路包括輸入緩沖器21。輸入緩沖器21的輸入同時構(gòu)成所給出的電路的輸入。輸入緩沖器21的輸出連接至非易失性存儲元件22的輸入，該非易失性存儲元件22可以以非破壞性方式編程。非易失性存儲元件22的輸出連接至輸出緩沖器23的輸入。輸出緩沖器23的輸出同時構(gòu)成所給出的電路的輸出。輸入緩沖器21和輸出緩沖器23形成邏輯電路部分，該邏輯電路部分依據(jù)所提供的控制信號采用至少兩個不同邏輯狀態(tài)之一。
當(dāng)輸入信號“B”被施加至圖2的電路時，只要電源被施加至輸入緩沖器21并且只要沒有其他輸入信號“B”被施加，那么輸入緩沖器21就緩沖由輸入信號“B”表示的狀態(tài)。緩沖的狀態(tài)被自動且立即編程寫入非易失性存儲元件22，該非易失性存儲元件22提供相應(yīng)信號給輸出緩沖器23。同樣只要電源被提供至輸出緩沖器21并且只要沒有接收到其他信號，那么輸出緩沖器23就緩沖相應(yīng)于來自非易失性存儲元件22的信號的狀態(tài)。輸出緩沖器21提供相應(yīng)于該緩沖狀態(tài)的信號作為輸出信號“out”。
在電路的電源關(guān)閉時，緩沖器21、23的緩沖狀態(tài)丟失。但是非易失性存儲元件22存儲了與電源無關(guān)的編程狀態(tài)。在電源被重新打開時，輸出緩沖器23將因此立即從非易失性存儲元件22重新接收相應(yīng)于先前的緩沖狀態(tài)的信號。因此，輸出緩沖器23立即能夠再次提供在電源關(guān)閉之前輸出的輸出信號“out”。
圖3通過例子說明作為實現(xiàn)圖2的電路的幾種可能性之一的改進的CMOS鎖存器。改進的CMOS鎖存器源于圖1中的CMOS鎖存器。
圖3的CMOS鎖存器包括p溝道增強型MOSFET T31和n溝道增強型MOSFET T32。p溝道MOSFET T31的源極連接至電源Vdd。p溝道MOSFETT31的漏極連接至n溝道MOSFET T32的漏極。n溝道MOSFET T32的源極連接至地Gnd。
p溝道MOSFET T31的柵極和n溝道MOSFET T32的柵極連接至?xí)r鐘控制輸入“in”。時鐘控制由布置在輸入“in”和柵極之間的開關(guān)clk表示。在p溝道MOSFET T31和n溝道MOSFET T32之間的連接被連接至CMOS鎖存器的輸出“out”。
在這個實施例中，MOSFET T31和T32構(gòu)成依據(jù)本發(fā)明的集成數(shù)字電路的邏輯電路部分。
與圖1中的電路形成對照，沒有提供第二對CMOS晶體管。而是，非易失性存儲元件C被布置在一方面為p溝道MOSFET T31和n溝道MOSFET T32之間的連接與另一方面為地Gnd之間。非易失性存儲元件C是具有鐵電電介質(zhì)性質(zhì)或磁靜態(tài)元件的電容器。
圖3的電路的基本功能與圖1的電路的基本功能是相同的。即當(dāng)?shù)洼斎腚妷罕惶峁┲罜MOS鎖存器的輸入“in”時，p溝道MOSFET T31是導(dǎo)通的，而n溝道MOSFET T32是阻塞的。因此，在輸出“out”處的輸出電壓是高的。當(dāng)高輸入電壓被提供至CMOS鎖存器的輸入“in”時，n溝道MOSFET T32是導(dǎo)通的，而p溝道MOSFET T31是阻塞的。因此，在輸出“out”處的輸出電壓是低的。
與圖l中的電路形成對照，晶體管布置的各自狀態(tài)被立即存儲在非易失性存儲元件C中，因為這個存儲元件C被連接至CMOS鎖存器的輸出“out”。輸出電壓更具體地用于對非易失性存儲元件C編程，通過施加電壓對非易失性存儲元件的編程實質(zhì)上是眾所周知的。對鐵電材料的編程例如在上面引用的網(wǎng)點“http://www.ramtron.com”中被描述。
只要不進行重新編程，非易失性存儲元件C將不受時間限制并且與電源Vdd無關(guān)地存儲當(dāng)前邏輯狀態(tài)。因此，在每個時鐘周期后，數(shù)字電路可被停止以及甚至被斷電而不丟失信息。在數(shù)字電路被重新上電時，CMOS鎖存器的狀態(tài)可在輸出“out”處立即可用，因為該狀態(tài)可以從非易失性存儲元件C獲得。
對于省電進入過程和退出過程不需要控制邏輯和存儲器。
圖4說明作為依據(jù)本發(fā)明的集成數(shù)字電路的第二實施例的部分的另一改進的CMOS鎖存器。
與圖3的電路類似，圖4的電路包括一對CMOS晶體管T41、T42，其被安置在電壓源Vdd和地Gnd之間并被連接至?xí)r鐘控制輸入“in”和輸出“out”。時鐘控制再次由布置在輸入“in”和晶體管T41、T42的柵極之間的開關(guān)clk表示。同樣，該對晶體管T41、T42用于在輸出“out”處提供高的和低的輸出電壓的基本功能與圖2中所示的實施例相同。因此，在這個實施例中MOSFET T41和T42構(gòu)成依據(jù)本發(fā)明的集成數(shù)字電路的邏輯電路部分。
然而在該第二實施例中，非易失性存儲元件被直接集成到晶體管T41、T42中。這就產(chǎn)生了可同時用作存儲元件和功能開關(guān)的雙穩(wěn)態(tài)晶體管T41、T42因此，晶體管T41、T42自身以非易失性方式直接存儲CMOS鎖存器的各個狀態(tài)。從而可以獲得與使用圖3所示實施例的同樣的優(yōu)點。
可以理解，除了晶體管，其他開關(guān)元件也可用在依據(jù)本發(fā)明的集成數(shù)字電路的兩個所給出的實施例中。
盡管已經(jīng)顯示和說明并指出了如應(yīng)用至其優(yōu)選實施例的本發(fā)明的主要的新穎性特征，但是可以理解，本領(lǐng)域的技術(shù)人員可以進行所述設(shè)備和方法在形式和細節(jié)上的各種省略、置換和改變而不脫離本發(fā)明的精神。例如，特別是以基本上同樣的方法實施基本上同樣的功能以獲得同樣結(jié)果的這些元件的所有組合均在本發(fā)明的范圍內(nèi)。再者，應(yīng)當(dāng)認識到，與本發(fā)明任何公開的形式或?qū)嵤├嗦?lián)系的所顯示和/或說明的結(jié)構(gòu)和/或元件和/或方法步驟可以被結(jié)合到任何所公開或說明或建議的形式或?qū)嵤├?，以作為設(shè)計選擇的一般內(nèi)容。因此，其目的在于僅如由這里所附的權(quán)利要求的范圍的說明來限定。
權(quán)利要求
1.一種集成數(shù)字電路，包括邏輯電路部分，其依據(jù)所提供的控制信號采用至少兩種不同邏輯狀態(tài)之一；以及非易失性存儲元件，該非易失性存儲元件基于非破壞性編程而采用至少兩種不同邏輯狀態(tài)之一，該非易失性存儲元件以基本上不受限制的時間和與電源無關(guān)地保持編程的邏輯狀態(tài)，直到新的編程發(fā)生，并且該非易失性存儲元件通過和依據(jù)所述邏輯電路部分的邏輯狀態(tài)的每個變化而被編程。
2.如權(quán)利要求1所述的集成數(shù)字電路，其中所述非易失性存儲元件的所述非破壞性編程是基于所述非易失性存儲元件的材料的至少一個下面物理屬性的變化介電常數(shù)；磁導(dǎo)率；晶體結(jié)構(gòu)；以及非晶形結(jié)構(gòu)。
3.如權(quán)利要求1所述的集成數(shù)字電路，其中所述邏輯電路部分和所述非易失性存儲元件實現(xiàn)觸發(fā)器和鎖存器中的至少一個。
4.如權(quán)利要求1所述的集成數(shù)字電路，其中所述邏輯電路部分被實現(xiàn)為互補金屬氧化物半導(dǎo)體(CMOS)電路。
5.如權(quán)利要求1所述的集成數(shù)字電路，其中所述非易失性存儲元件被連接至所述邏輯電路部分。
6.如權(quán)利要求5所述的集成數(shù)字電路，其中所述邏輯電路部分包括一對互相連接的互補金屬氧化物半導(dǎo)體(CMOS)晶體管，在所述CMOS晶體管之間的所述連接處提供所述邏輯電路部分的輸出，以及其中所述非易失性存儲元件被連接至所述邏輯電路部分的所述輸出。
7.如權(quán)利要求1所述的集成數(shù)字電路，其中所述邏輯電路部分包括至少一個開關(guān)元件，以及其中所述非易失性存儲元件被集成到所述邏輯電路部分的所述至少一個開關(guān)元件中。
8.如權(quán)利要求7所述的集成數(shù)字電路，其中所述至少一個開關(guān)元件是至少一個互補金屬氧化物半導(dǎo)體(CMOS)晶體管。
9.一種包含集成數(shù)字電路的設(shè)備，該集成數(shù)字電路包括邏輯電路部分，其依據(jù)所提供的控制信號采用至少兩種不同邏輯狀態(tài)之一；以及非易失性存儲元件，該非易失性存儲元件基于非破壞性編程而采用至少兩種不同邏輯狀態(tài)之一，該非易失性存儲元件以基本上不受限制的時間和與電源無關(guān)地保持編程的邏輯狀態(tài)，直到新的編程發(fā)生，并且該非易失性存儲元件通過和依據(jù)所述邏輯電路部分的邏輯狀態(tài)的每個變化而被編程。
10.一種操作數(shù)字電路的方法，該數(shù)字電路包含邏輯電路部分和非易失性存儲元件，該邏輯電路部分依據(jù)所提供的控制信號采用至少兩種不同邏輯狀態(tài)之一，該非易失性存儲元件基于非破壞性編程而采用至少兩種不同邏輯狀態(tài)之一，以及該非易失性存儲元件以基本上不受限制的時間和與電源無關(guān)地保持編程的邏輯狀態(tài)，直到新的編程發(fā)生，所述方法包括通過下述來操作所述邏輯電路部分供給電源和控制信號至所述邏輯電路，以及依據(jù)狀態(tài)的每個變化將所述邏輯電路部分的各個邏輯狀態(tài)編程寫入所述非易失性存儲元件。
全文摘要
本發(fā)明涉及一種包括邏輯電路部分的集成數(shù)字電路，該邏輯電路部分依據(jù)所提供的控制信號采用至少兩種不同邏輯狀態(tài)之一。為了最小化功率消耗和能夠使該電路快速啟動從而恢復(fù)先前狀態(tài)，所提出的是它還包括作為非易失性存儲元件的鐵電元件。該非易失性存儲元件基于非破壞性編程而采用至少兩種不同邏輯狀態(tài)之一，并以基本上不受限制的時間和與電源無關(guān)地保持編程的邏輯狀態(tài)，直到新的編程發(fā)生，并且通過邏輯電路部分的邏輯狀態(tài)的每個變化進行編程。本發(fā)明同樣涉及一種包括這種數(shù)字電路的設(shè)備和涉及一種操作這種數(shù)字電路的方法。
文檔編號H03K3/356GK1778043SQ200480005035
公開日2006年5月24日 申請日期2004年2月18日 優(yōu)先權(quán)日2003年2月24日
發(fā)明者D·烏夫曼, M·布赫曼 申請人:諾基亞有限公司