專利名稱：靜態(tài)鎖存器的制作方法
技術領域：
本發(fā)明涉及一種靜態(tài)鎖存器。
鎖存器對于本領域來說是眾所周知的，并且經(jīng)常被用于緩沖或臨時存儲數(shù)據(jù)。標準靜態(tài)存儲器以兩種狀態(tài)操作。在其第一狀態(tài)中，將鎖存器的輸入端連接到其對應的輸出端以及將鎖存器的互補輸入端連接到其相應的互補輸出端。輸入數(shù)據(jù)信號和其互補信號自由傳播到它們各自的輸出端。當鎖存器在其第二狀態(tài)中時，斷開鎖存器的各輸入端與其對應的輸出端，并且鎖存器的對應的最后輸出狀態(tài)被保持在它們各自的輸出端。
然而，傳統(tǒng)鎖存器使用相當多的元件。從而，所需的半導體芯片面積以及制造成本很高。此外，它們消耗相當多的功率。
在

圖1a和圖2中示出了常規(guī)CMOS靜態(tài)鎖存器的例子。
圖1a的靜態(tài)鎖存器10包括四個反相器12、14、16、18，兩個三態(tài)反相器20、22以及三個輸入/輸出端24、26、28。
第一反相器12具有充當輸入控制端26的輸入端，其載送用于鎖存器10的輸入控制信號G，并且第一反相器10具有連接到第二反相器14的輸入端的輸出端30。第一三態(tài)反相器20的輸入端充當載送鎖存器10的輸入數(shù)據(jù)信號D的數(shù)據(jù)輸入端24，并且其輸出端32連接到第三和第四反相器16、18的輸入端以及第二三態(tài)反相器22的輸出端。第三反相器16的輸出端充當載送鎖存器10的輸出數(shù)據(jù)信號Q的數(shù)據(jù)輸出端28。第四反相器18的輸出端34連接到第二三態(tài)反相器22輸入端。第一反相器12的輸出端30還分別連接到兩個三態(tài)反相器20、22的第一控制端。第二反相器14的輸出端36分別連接到兩個三態(tài)反相器20、22的第二控制端。
當使能鎖存器10時，也就是提供在控制端26上的使能信號G為高(G＝1)時，鎖存器10實際上是透明的，并且提供在數(shù)據(jù)輸入端24上的輸入數(shù)據(jù)D被傳送到鎖存器10的輸出端28。在使能鎖存器10的同時，輸入數(shù)據(jù)D的任何改變將反映在輸出端28上。當禁用鎖存器10時，也就是在控制端26上的使能信號G＝0時，鎖存器10保持輸出端28上的輸出數(shù)據(jù)Q的當前值，而不管輸入數(shù)據(jù)D的改變，也就是說鎖存器10不再是透明的，并且數(shù)據(jù)輸入端24實際上與數(shù)據(jù)輸出端28斷開。
當被使能時，也就是G為高時，鎖存器10適于將數(shù)據(jù)輸入D傳送到輸出端28；當被禁用時，也就是G為低時，鎖存器10適于保持輸出數(shù)據(jù)Q的當前值。第一和第二三態(tài)反相器20、22由使能信號G及其互補信號GN觸發(fā)，所述使能信號G及其互補信號GN分別由第二和第一反相器12、14產(chǎn)生，從而當鎖存器10被使能時，三態(tài)反相器20、22驅(qū)動第三和第四反相器16、18，以便將輸入數(shù)據(jù)D傳播到輸出端28。當被禁用時，不管輸入數(shù)據(jù)D的值，輸出數(shù)據(jù)Q的值保持在其當前值。
當?shù)谝蝗龖B(tài)反相器20被禁用(即G＝0)時，也就是鎖存器10被禁用時，第二三態(tài)反相器22和第四反相器18實際上形成用于保持輸出端當前值的保持電路。當鎖存器10被使能(即G＝1)時，第一三態(tài)反相器20被使能并對輸入數(shù)據(jù)D進行反相，以及輸出其互補數(shù)據(jù)DN。然后由第三反相器16對反相的輸入數(shù)據(jù)DN進行反向，以在輸出端28上給出輸出數(shù)據(jù)Q。
當?shù)谝蝗龖B(tài)反相器20被禁用(即G＝0)時，第一三態(tài)反相器22的輸出端32被禁用并且處于高阻抗，也就是在輸出端32上出現(xiàn)開路。第一三態(tài)反相器20實際上斷開，并且第四反相器18為第二三態(tài)反相器22的輸入端34提供輸入信號的先前值D(-1)。當鎖存器10被禁用時，也就是GN＝1時，第二三態(tài)反相器22被使能，并且反相的輸入數(shù)據(jù)的先前值DN(-1)被從第二三態(tài)反相器22輸出。該反相的輸入數(shù)據(jù)的先前值DN(-1)然后被提供在第三反相器16的輸入端32上，在那里其被反相，并且在鎖存器10的輸出端28上產(chǎn)生數(shù)據(jù)輸入的先前值D(-1)。
只要鎖存器10被禁用(也就是G＝0)并且因此第一三態(tài)反相器20被禁用而第二三態(tài)反相器22被使能，輸入數(shù)據(jù)D的當前值就將被提供在第二三態(tài)反相器22的輸入端34上，并且不管輸入端24上的信號D的改變，該當前值將被保持在輸出端28上。
所有的四個反相器可以是標準CMOS反相器。圖1b說明標準CMOS反相器的實例，其例如是圖1a中所說明的反相器，該標準CMOS反相器包括PMOS晶體管401和NMOS晶體管421。PMOS和NMOS晶體管40、42各自的柵極和漏極連接在一起，以形成反相器的對應的輸入和輸出端。PMOS晶體管的源極連接到正電源軌VDD，并且NMOS晶體管的源極連接到負電源軌GND。
圖1c說明標準CMOS三態(tài)反相器的實例，其例如是圖1a中所說明的三態(tài)反相器，該標準CMOS三態(tài)反相器包括第一和第二PMOS晶體管402、403以及第一和第二NMOS晶體管422、423。第二PMOS和第二NMOS晶體管403、423各自的柵極連接在一起，以形成三態(tài)反相器的輸入端。第二PMOS晶體管403的源極連接到正電源VDD，以及第二NMOS晶體管的源極連接到負電源GND。
第一PMOS和第一NMOS晶體管402、422各自的漏極連接在一起，以形成三態(tài)反相器的輸出端。第一PMOS晶體管402的源極連接到第二PMOS晶體管403的漏極，以及第一NMOS晶體管422的源極連接到第二NMOS晶體管423的漏極。第一PMOS晶體管的柵極充當用于三態(tài)反相器的第一控制端，以及第一NMOS晶體管的柵極充當用于三態(tài)反相器的第二控制端。
參考圖1a，可以明顯地看出這種鎖存器10同時需要用于三態(tài)反相器20、22的操作的使能控制信號G及其互補信號GN。從圖1b和1c能夠容易推斷出，圖1a的鎖存器10包括總共十六個NMOS和PMOS晶體管，并且從而具有大元件尺寸和高功率消耗的缺點特別是PMOS晶體管必須大約是NMOS晶體管的物理尺寸的三倍，以便匹配電流處理能力。
圖2說明可選擇的傳統(tǒng)靜態(tài)鎖存器。這種鎖存器50包括四個反相器52、54、56、58，好包括傳輸電路60和三個輸入/輸出端62、64、66。
在圖2中的四個反相器52-58可以是圖1b中所說明的標準CMOS反相器類型。反相器52和54分別對應于圖1a的反相器12和14。
傳輸電路60包括NMOS晶體管68和PMOS晶體管70，其各自的漏極端子和源極端子連接在一起。公共漏極端子形成鎖存器50的載送輸入數(shù)據(jù)D的數(shù)據(jù)輸入端62。公共源極端子69連接到反相器56和58各自的輸入和輸出端。反相器56和58各自的輸出和輸入端連接在一起并且形成鎖存器50的載送輸出數(shù)據(jù)信號Q的數(shù)據(jù)輸出端62。從而，反相器56和58以背靠背的方式相連接。PMOS晶體管70的柵極端子連接到第一反相器52的輸出端，并且接收反相的使能信號GN。NMOS晶體管68的柵極端子連接到第二反相器54的輸出端，并且接收使能信號G。
當被使能時，鎖存器50的傳輸電路60適于將輸入數(shù)據(jù)D傳輸?shù)捷敵龆?6。當被禁用時，輸入數(shù)據(jù)不被傳輸。反相器58的輸入端連接到鎖存器60的輸出端66，其輸出端連接到傳輸電路60的公共源極端子69，該反相器58提供反饋回路。該反饋回路確保當傳輸電路60被禁用時，不管輸入數(shù)據(jù)D的改變，輸出數(shù)據(jù)Q的值被保持在當前值。
然而，與圖1a的鎖存器10的情況一樣，鎖存器50同時需要使能信號G及其互補信號GN。此外，當其是透明的時(也就是被使能時)，傳輸電路60具有從傳輸電路60的輸入端62到傳輸電路60的公共源極輸出端69的直接路徑。當輸入數(shù)據(jù)D改變狀態(tài)時，該直接路徑在輸入數(shù)據(jù)D上產(chǎn)生過多的噪聲。此外，傳輸電路60包括PMOS晶體管和NMOS晶體管。因為PMOS晶體管大約是其相當?shù)腘MOS晶體管大小的三倍，從而包含PMOS晶體管不利地增加所需要的單元面積。盡管圖2的鎖存器50比圖1a的鎖存器10少需要六個晶體管，但是圖2的鎖存器50仍然需要相當大的單元面積。
關于鎖存器、觸發(fā)器和類似裝置的其它信息可以在William J.Dally、John W.Poulton的“鎖存器和觸發(fā)器(Latches and Flip-Flops)”(1999年的“數(shù)字系統(tǒng)工程學(Digital systems engineering)”的12章)以及美國專利No.5789956中找到。
從而，如圖1和2所說明的那樣，在典型的CMOS靜態(tài)鎖存器中，使用總共十到十六個MOSFET。需要用于每個鎖存器10、50的大量MOSFET裝置導致異常大的單元面積，這是一個缺點。此外，從圖1和圖2中所說明的鎖存器10、50可以清楚的認識到，這些鎖存器10、50的操作同時需要使能信號G及其互補信號GN，這是另一個缺點。因此，為了產(chǎn)生這些信號G、GN，需要四個附加的MOSFET，也就是需要兩個附加的反相器12、14。
本發(fā)明的目的是降低組裝密度以及減小合并多個靜態(tài)鎖存器的裝置的單元面積。
因此，希望通過提供不需要使能信號G的互補信號GN的鎖存器電路來減小部件的數(shù)量。
根據(jù)本發(fā)明的一方面，本發(fā)明的目的是如下實現(xiàn)的提供一種靜態(tài)鎖存器，當被使能信號使能時，該靜態(tài)鎖存器用于把至少一個第一輸入數(shù)據(jù)和第二輸入數(shù)據(jù)傳送到其對應的第一和第二輸出端，以及當被禁用時，該靜態(tài)鎖存器用于保持輸出端上的當前值，該靜態(tài)鎖存器包括用于接收至少一個第一輸入數(shù)據(jù)的至少一個第一輸入端；用于接收至少一個第二輸入數(shù)據(jù)的至少一個第二輸入端；用于接收使能信號的控制端，其中該使能信號選通(gate)第一晶體管，該至少一個第一輸入數(shù)據(jù)選通至少一個第二晶體管，該至少一個第二輸入數(shù)據(jù)選通至少一個第三晶體管，以使得當鎖存器被使能時，第一和第二晶體管通過輸出驅(qū)動器將輸入數(shù)據(jù)傳送到第一輸出端，并且第一和第三晶體管通過輸出驅(qū)動器將第二輸入數(shù)據(jù)傳送到第二輸出端，而當鎖存器被禁用時，從輸出驅(qū)動器斷開第一和第二輸入端，并且保持在第一和第二輸出端上的當前值。
從而鎖存器不再同時需要使能信號G及其互補信號GN。部件的數(shù)量被減少，從而減小了合并這些鎖存器的任何裝置的單元面積。此外，根據(jù)本發(fā)明的鎖存器具有低時鐘負載、減小的亞閾值泄漏、改進的速度和減少的功率消耗。
參考下面所描述的實施例，本發(fā)明的這些和其他方面將被清楚地說明。
本發(fā)明的實施例將參考附圖進行描述，其中圖1a-1c說明傳統(tǒng)靜態(tài)鎖存器的一個實例的示意圖；圖2說明傳統(tǒng)靜態(tài)鎖存器的另一實例的示意圖；圖3說明根據(jù)本發(fā)明一個實施例的鎖存器的示意圖；圖4說明圖3鎖存器的布局；圖5說明包括串聯(lián)連接的根據(jù)本發(fā)明實施例的兩個鎖存器的移位寄存器；圖6說明圖5所示的移位寄存器的波形；圖7說明用于將單軌數(shù)據(jù)信號轉(zhuǎn)換成適用于根據(jù)本發(fā)明實施例的鎖存器的雙軌信號的電路；圖8說明圖7的單軌到雙軌轉(zhuǎn)換電路的波形；圖9是本發(fā)明的一個可選擇的實施例的示意圖；圖10是本發(fā)明的另一個可選擇的實施例的示意圖；圖11是實現(xiàn)一個邏輯函數(shù)的本發(fā)明的鎖存器的示意圖；圖12說明包括本發(fā)明的鎖存器的移位寄存器；以及圖13說明包括本發(fā)明的鎖存器的可選擇的移位寄存器。
下面將參考圖3描述本發(fā)明的一個實施例。鎖存器80包括兩個反相器82、84，還包括三個NMOS晶體管86、88、90以及五個輸入/輸出端92、94、96、98、100。
圖3中的兩個反相器82、84可以是圖1b所說明類型的標準CMOS反相器。反相器82和84對應于圖2的反相器58和56。
第一和第二晶體管86、88具有連接在一起的各自的源極端子93。這些公共源極端子93還連接到第三晶體管90的漏極端子。第一晶體管86的漏極端子形成載送鎖存器的互補數(shù)據(jù)輸出信號QN的數(shù)據(jù)輸出端98。第二晶體管88的漏極端子形成載送鎖存器的數(shù)據(jù)輸出信號Q的數(shù)據(jù)輸出端100。第三晶體管90的源極端子連接到負電源軌GND。三個NMOS晶體管86、88、90被共同分組在一起，以形成到鎖存器80的輸入電路99。兩個反相器82、84以背對背方式連接在鎖存器的兩個輸出端98、100之間。第一和第二晶體管86、88的各自的柵極端子分別對應于兩個數(shù)據(jù)輸入端92和94。兩個數(shù)據(jù)輸入端92和94分別載送互補的輸入數(shù)據(jù)信號D和DN。第三晶體管90的柵極端子對應于載送輸入控制信號G的輸入控制端96。
圖4中示出圖3鎖存器80的布局。
圖3和4的鎖存器80的操作相當簡單。當控制端96的使能信號為高時，鎖存器是透明的，也就是說，在對應的輸入端92、94上的對應的互補輸入信號D、DN能夠自由傳播到載送互補輸出信號QN、Q的對應的輸出端100、98。如果控制端96上的使能信號G為低，則互補輸入信號D和DN與輸出端98、100斷開。在這種狀態(tài)(即保持狀態(tài))下，鎖存器80的互補輸出信號Q和QN保持其最后的值。在該保持狀態(tài)下，不允許互補輸入D和DN同時為高，否則鎖存器80的狀態(tài)被破壞。
在下面的表I中示出用于圖3的鎖存器80的真值表。
表I.鎖存器的功能性行為
數(shù)據(jù)輸入信號和輸出信號在上面以真值和互補形式呈現(xiàn)。當然，可以了解到，當鎖存器80處于保持狀態(tài)時，也就是使能信號G＝0時，在實踐中將避免D和DN同時為高電平。否則鎖存器80的狀態(tài)將丟失。
通過強迫任一輸出端98、100為邏輯“0”來改變鎖存器狀態(tài)。這種原理通常被用于SRAM存儲器單元。
根據(jù)本發(fā)明的實施例，可以以至少兩種方式確保當鎖存器80為保持狀態(tài)時(也就是當鎖存器80被禁用時)互補輸入信號D、DN從不同時為高，其中互補輸入信號D和DN連接到另一個在前鎖存器單元(下面將參考圖5更詳細地描述)的互補輸出端，或者依靠下面參考圖7更詳細描述的輸入級的單個軌信號D’得到兩個互補輸入信號D和DN。
下面表II中給出了圖1a所示的傳統(tǒng)鎖存器10與本發(fā)明的七晶體管鎖存器80的比較。
表II圖1a的傳統(tǒng)鎖存器與圖3的所提議的鎖存器的比較
正如從上述表II中清楚得到的那樣，根據(jù)本發(fā)明優(yōu)選實施例的鎖存器80的尺寸比圖1a的傳統(tǒng)三態(tài)反相器鎖存器10有較大的改進。其尺寸大約減小75％。關于在表II列出的比較中實施的延遲測量結果，兩個對應的鎖存器80被串聯(lián)連接，如圖5中所示。表II中的結果說明了在將延遲從165ps減小到125ps方面得到顯著的改進。在輸入數(shù)據(jù)端92、94和輸入控制端96上的電容值也比傳統(tǒng)三態(tài)反相器鎖存器10的這些電容值小很多。另外的顯著改進是減小了鎖存器80的功率消耗。表II的結果示出所減小的不僅是時鐘能量消耗，并且也減小了數(shù)據(jù)和時鐘能量消耗。
根據(jù)本發(fā)明實施例的鎖存器80特別用于FIFO模塊中。當要對中間數(shù)據(jù)進行進一步的數(shù)據(jù)處理時，這種FIFO被用在數(shù)字芯片上系統(tǒng)中，以用于對中間數(shù)據(jù)進行存儲。如果時鐘信號是利用自定時電路所產(chǎn)生的，例如在MontekSingh和Steven M.Nowick的MOUSETRAP FIFO(“MOUSETRAPUltra-High-Speed Transition-Signaling Asynchronous Pipelines”，IEEE ICCD 2001年概念)中所公開的那樣，能夠?qū)崿F(xiàn)包括根據(jù)本發(fā)明實施例的鎖存器80的FIFO而不存在全局時鐘信號。MOUSETRAP FIFO是異步的，并且從而讀取和寫入不需要同步地發(fā)生。因此，MOUSETRAP FIFO是在時鐘域交叉(clock domain crossing)中的理想存儲緩沖器。合并了本發(fā)明優(yōu)選實施例的鎖存器80的MOUSETRAPFIFO是狀態(tài)元件的非常有效的實施方式。其中得到改進的效率，這是由于本發(fā)明實施例的鎖存器80的較小單元尺寸以及事實上只需要使能信號G的一個極性以用于其透明操作模式和保持操作模式。如圖1a和2所示，典型的鎖存器10、50同時需要使能信號G及其互補信號GN。
此外，根據(jù)本發(fā)明實施例的鎖存器80所具有的一個優(yōu)點在于，其可以用于低電壓環(huán)境(也就是3伏或更低)，這是由于為了接通其各自的晶體管，到鎖存器80的輸入信號D、DN、G僅需要克服一個晶體管閾值電壓Vt。
圖5示出由圖3中所說明的該種類型的第一和第二鎖存器801、802所構成的鎖存器鏈鏈，其中第一和第二鎖存器801、802適于連接以形成簡單的移位寄存器110。盡管為了解釋的目的在這里示出兩個鎖存器801、802，但是可以意識到，任何數(shù)量的‘N’個鎖存器80能夠連接為任意長度的鏈。從而尤其能夠?qū)崿F(xiàn)取決于對鎖存器80N的控制的移位寄存器和FIFO。
每個鎖存器801、802包括互補數(shù)據(jù)輸入端、互補數(shù)據(jù)輸出端和單一輸入控制端。
第一鎖存器801在其對應的互補數(shù)據(jù)輸入端112、114上接收對應的互補輸入數(shù)據(jù)信號D1、DN1，并在其對應的互補數(shù)據(jù)輸出端116、118上提供對應的互補輸出數(shù)據(jù)信號Q1、QN1。第二鎖存器802在其對應的互補數(shù)據(jù)輸入端116、118上接收對應的互補輸入數(shù)據(jù)信號D2、DN2，并在其對應的互補數(shù)據(jù)輸出端120、122上提供對應的互補輸出數(shù)據(jù)信號Q2、QN2。第一鎖存器801的互補數(shù)據(jù)輸出端116、118直接連接到(并且從而形成)第二鎖存器802的互補數(shù)據(jù)輸入端116、118。因此，第一鎖存器801的互補輸出數(shù)據(jù)信號Q1、QN1用作第二鎖存器802的互補輸入數(shù)據(jù)信號D2、DN2。
如圖6所示的波形，第一鎖存器801的互補輸入數(shù)據(jù)信號D1、DN1經(jīng)由寄存器向著第二鎖存器802的互補數(shù)據(jù)輸出端120、122方向被移位。
在圖6中，示出對應于移位寄存器110應用的多種波形。當該鎖存器鏈中的偶數(shù)鎖存器的使能信號G為奇數(shù)鎖存器的互補時，實現(xiàn)了移位寄存器110行為。從而，在這種實現(xiàn)方式中，在該鏈中的一對連續(xù)的鎖存器801、802形成一個主/從觸發(fā)器。
需要注意，鎖存器80的數(shù)據(jù)輸出信號Q和QN從不同時為高。這是由于在反相器延遲之后，在一個數(shù)據(jù)輸入端轉(zhuǎn)換到邏輯‘1’之前，需要在另一個數(shù)據(jù)輸入端上轉(zhuǎn)換為邏輯‘0’。
當鎖存器80為保持狀態(tài)時(也就是G＝0)，當從D＝1、DN＝0切換到D＝0、DN＝1時，輸入數(shù)據(jù)D及其互補DN必需不同時為高，因為這將破壞鎖存器的內(nèi)容。如圖5中所說明的那樣，如果本發(fā)明優(yōu)選實施例的鎖存器80串聯(lián)連接，則永不會發(fā)生D＝1并且DN＝1的情況。然而，必需確保在鎖存器鏈中的第一鎖存器801不會發(fā)生D＝1并且DN＝1的情況。
出于這個原因，可以將圖7中給出的電路和本發(fā)明優(yōu)選實施例的鎖存器80一起使用。圖7的電路是用于將單軌數(shù)據(jù)輸入信號D’轉(zhuǎn)換成兩個雙軌編碼信號的簡單轉(zhuǎn)換電路130。圖8中給出圖7電路的波跡。
轉(zhuǎn)換電路130包括反相器132、PMOS晶體管134、NMOS晶體管136和三個輸入/輸出端138、140、142。
圖7中的反相器132可以是圖1b所說明類型的標準CMOS反相器。PMOS晶體管134的源極端子連接到載送輸入數(shù)據(jù)信號D’的轉(zhuǎn)換電路輸入數(shù)據(jù)端138，并且其漏極端子連接到NMOS晶體管136的漏極端子。PMOS和NMOS晶體管134、136的公共漏極端子形成載送輸出數(shù)據(jù)信號Q的轉(zhuǎn)換電路輸出數(shù)據(jù)端142。PMOS晶體管134的柵極和NMOS晶體管136的源極連接到負電源軌GND。反相器132的輸入端連接到轉(zhuǎn)換電路的輸入數(shù)據(jù)端138。反相器132的輸出端連接到NMOS晶體管136的柵極端子，并且形成載送互補輸出數(shù)據(jù)信號QN的轉(zhuǎn)換電路輸出數(shù)據(jù)端140。
轉(zhuǎn)換電路130適于將輸入數(shù)據(jù)端138上的單一數(shù)據(jù)輸入信號D’轉(zhuǎn)換成對應的輸出數(shù)據(jù)端142、140上的雙數(shù)據(jù)輸出信號Q和QN，其中一個數(shù)據(jù)輸出信號QN為另一個數(shù)據(jù)輸出信號Q的反相，并且是圖8所說明的數(shù)據(jù)輸入信號D’的反相。
圖9說明本發(fā)明鎖存器80的一個可選擇的實施例，其中使用上拉電路來代替圖3的下拉網(wǎng)絡，以改變鎖存器80的該實施例80’的狀態(tài)。
圖9的鎖存器80’包括兩個反相器150、152，并且還包括五個輸入/輸出端154、156、158、160、162以及三個PMOS晶體管164、166、168。
圖9中的反相器150、152可以是圖1b所說明的類型的標準CMOS反相器。反相器150和152對應于圖3的反相器82和84。
參考圖9，第一和第二PMOS晶體管164、166具有連接在一起的其各自的源極端子163。這些公共源極端子163也連接到PMOS晶體管168的漏極端子。第一晶體管164的漏極端子形成載送鎖存器的互補數(shù)據(jù)輸出信號QN的輸出端160。第二PMOS晶體管166的漏極端子形成載送鎖存器的數(shù)據(jù)輸出信號Q的輸出端162。第三PMOS晶體管168的源極端子連接到正電源軌VDD。兩個反相器150、152以背靠背的形式連接在鎖存器的兩個輸出端160、162之間。第一和第二PMOS晶體管164、166各自的柵極端子分別對應于兩個數(shù)據(jù)輸入端154和156。兩個數(shù)據(jù)輸入端154和156分別載送互補輸入數(shù)據(jù)信號D和DN。第三PMOS晶體管168的柵極端子對應于載送控制信號GN的輸入控制端158，該控制信號GN為圖3中的使能信號G的互補信號。
圖9的鎖存器80’的操作與圖3所示的鎖存器80的操作相似。然而，在鎖存器80’的這個特定實施例中，當GN＝0時，D＝0和DN＝0必須不在同時發(fā)生，否則鎖存器80’的內(nèi)容將被破壞并且鎖存器80’將變得透明(也就是被使能)。
圖10中示出本發(fā)明的另一個可選擇的實施例。
在這個鎖存器80”的實施例中，圖3的鎖存器80已經(jīng)被適配成包括圖3所示類型的兩個輸入電路991、992。參考圖10，輸入電路991、992分別具有兩組輸入和控制信號，即D1、DN1、G1和D2、DN2、G2。為了簡單，僅對兩個輸入電路991、992進行說明，但是，可以意識到，任何數(shù)量‘N’的輸入電路99也是可以實現(xiàn)的。兩個輸入電路991、992的各自的互補數(shù)據(jù)輸出端分別連接在一起以形成公共互補數(shù)據(jù)輸出端98’、100’，在其兩端背靠背地連接反相器82、84，所述反相器分別載送互補數(shù)據(jù)輸出信號QN、Q。
在鎖存器80”的這個實施例中，使用如圖3所示的NMOS晶體管的下拉網(wǎng)絡，但是應當可以意識到，可以使用如圖9所示的PMOS晶體管164、166、168的上拉網(wǎng)絡來實現(xiàn)該鎖存器80”。
圖11說明根據(jù)本發(fā)明實施例的用于執(zhí)行Boolean函數(shù)的靜態(tài)鎖存器的應用。在這個典型實施例中，當使能信號G＝1時是AANDB。
圖11的靜態(tài)鎖存器AND電路180包括兩個反相器182、184，并且還包括五個NMOS晶體管186、188、190、192、194以及五個輸入/輸出端196、198、200、202、204。
圖11中的兩個反相器182、184可以為圖1b中所說明的類型的標準CMOS反相器。反相器182和184分別對應于圖3的反相器82和84。
第一、第二和第三NMOS晶體管186、188、190相互串聯(lián)連接。第四和第五NMOS晶體管192、194相互并聯(lián)連接。
第一NMOS晶體管186的漏極分別連接到兩個反相器184和182的輸入和輸出端，并且形成載送互補數(shù)據(jù)輸出信號QN的靜態(tài)鎖存器AND電路180的互補數(shù)據(jù)輸出端206。第二NMOS晶體管188的漏極連接到第一NMOS晶體管186的源極。第三NMOS晶體管190的漏極210連接到第二NMOS晶體管188的源極。第三NMOS晶體管190的源極連接到負電源軌GND。
第一和第二NMOS晶體管186和188的柵極分別形成分別載送數(shù)據(jù)輸入信號A和B的靜態(tài)鎖存器AND電路180的數(shù)據(jù)輸入端196和198。第三晶體管190的柵極形成載送控制輸入信號G的靜態(tài)鎖存器AND電路180的控制輸入端204。
第四和第五NMOS晶體管192、194的漏極連接到兩個反相器182和184的各自的輸入和輸出端，并且形成載送數(shù)據(jù)輸出信號Q的靜態(tài)鎖存器AND電路180的數(shù)據(jù)輸出端208。第四和第五NMOS晶體管192、194的源極都連接到第三NMOS晶體管190的漏極210。
第四和第五NMOS晶體管192和194各自的柵極分別形成分別載送互補數(shù)據(jù)輸入信號AN和BN的靜態(tài)鎖存器AND電路180的互補數(shù)據(jù)輸入端202和204。
圖12說明由根據(jù)本發(fā)明實施例的兩個簡單的移位寄存器1101、1102構成的移位寄存器鏈。
由圖5中所說明的類型的第一和第二移位寄存器1101、1102構成的該鏈適于連接來形成第四鎖存移位寄存器220。盡管為了解釋的目的在這里示出了兩個移位寄存器1101、1102，但是可以意識到，任何數(shù)量‘N’的移位寄存器110可以被連接成任意長度的鏈。
每個移位寄存器1101、1102包括互補數(shù)據(jù)輸入端、互補數(shù)據(jù)輸出端以及雙控制端。
第一移位寄存器1101接收對應的互補數(shù)據(jù)輸入端222、224上的互補輸入數(shù)據(jù)信號D、DN，以及在其對應的互補數(shù)據(jù)輸出端226、228上提供對應的互補輸出數(shù)據(jù)信號。第二移位寄存器1102接收來自互補數(shù)據(jù)輸出端226、228的對應的互補輸出數(shù)據(jù)信號作為其互補輸入數(shù)據(jù)信號，并且在其互補數(shù)據(jù)輸出端230、232上提供對應的互補輸出數(shù)據(jù)信號Q、QN。因此，第一移位寄存器1101的互補輸出數(shù)據(jù)信號用作第二移位寄存器1102的互補輸入數(shù)據(jù)信號。每個移位寄存器1101、1102接收各自數(shù)據(jù)控制端234和236上的各自的數(shù)據(jù)控制信號G1和G2。
如果數(shù)據(jù)控制信號G1和G2的波形為非重疊脈沖，則圖12的電路如2位移位寄存器一樣運行。這樣，在對應的移位寄存器1101、1102內(nèi)的每一對鎖存器形成主/從觸發(fā)器。
通過使用本發(fā)明實施例的鎖存器，能夠?qū)崿F(xiàn)小得多的移位寄存器實施方式。
參考圖13，可以實現(xiàn)圖12中所示出的電路的更小的實施方式。該移位寄存器鏈中的每個移位寄存器1101、1102按照如圖12的鏈的相同方式互連，除了構成移位寄存器1101、1102的鎖存器的輸入控制端連接到載送各自輸入數(shù)據(jù)控制信號G1-G4的四個各自的數(shù)據(jù)控制端234、235、236、237之外。這些使能輸入控制信號G1-G4為非重疊脈沖，并且每個脈沖被級聯(lián)，使得一個脈沖發(fā)生在前一個脈沖之后。這種特定的實施方式在所述鏈中對于每3位僅提供一個從鎖存器。
盡管在附圖中已經(jīng)說明了本發(fā)明裝置的優(yōu)選實施例并且在前面也已對其進行了詳細描述，但是可以理解，本發(fā)明并不限于所公開的實施例，而是在不偏離由所附權利要求書限定的本發(fā)明范圍的情況下可以做出多種改變、修改。
權利要求
1.一種靜態(tài)鎖存器，當該鎖存器由使能信號使能時，該鎖存器用于將至少一個第一輸入數(shù)據(jù)信號和第二輸入數(shù)據(jù)信號傳送到對應的第一和第二輸出端，其中第二輸入數(shù)據(jù)信號為第一輸入數(shù)據(jù)信號的互補信號，而當該鎖存器不被如此使能時，該鎖存器用于保持輸出端上的當前數(shù)值，該靜態(tài)鎖存器包括-用于接收至少一個第一輸入數(shù)據(jù)信號的至少一個第一輸入端；-用于接收至少一個第二輸入數(shù)據(jù)信號的至少一個第二輸入端；-用于接收使能信號的控制端；其中該使能信號選通第一晶體管，該至少一個第一輸入數(shù)據(jù)選通至少一個第二晶體管，以及該至少一個第二輸入數(shù)據(jù)選通至少一個第三晶體管，以使得當該鎖存器被使能時，第一和第二晶體管將第一輸入數(shù)據(jù)信號通過輸出驅(qū)動器傳送到第一輸出端，并且第一和第三晶體管將第二輸入數(shù)據(jù)信號通過輸出驅(qū)動器傳送到第二輸出端，而當該鎖存器不被如此使能時，第一和第二輸入端與輸出驅(qū)動器斷開，以使得第一和第二輸出端上的當前值被保持。
2.根據(jù)權利要求1的靜態(tài)鎖存器，其中所述輸出驅(qū)動器包括跨過第一和第二輸出端的上拉網(wǎng)絡。
3.根據(jù)權利要求1的靜態(tài)鎖存器，其中所述輸出驅(qū)動器包括跨過第一和第二輸出端的下拉網(wǎng)絡。
4.根據(jù)權利要求2的靜態(tài)鎖存器，其中所述上拉網(wǎng)絡包括并聯(lián)連接的第一反相器和第二反相器，其中該至少一個第二晶體管的漏極連接到第一反相器的輸入端和第二反相器的輸出端，并且該至少一個第三晶體管的漏極連接到第一反相器的輸出端和第二反相器的輸入端。
5.根據(jù)權利要求3的靜態(tài)鎖存器，其中所述下拉網(wǎng)絡包括并聯(lián)連接的第一反相器和第二反相器，其中該至少一個第二晶體管的漏極連接到第一反相器的輸入端和第二反相器的輸出端，并且該至少一個第三晶體管的漏極連接到第一反相器的輸出端和第二反相器的輸入端。
6.根據(jù)權利要求4或5的靜態(tài)鎖存器，其中所述第一和第二反相器包括第一傳導類型的晶體管和第二傳導類型的晶體管。
7.根據(jù)任一在前權利要求的靜態(tài)鎖存器，其中所述第一、第二和第三晶體管為第一傳導類型的晶體管。
8.根據(jù)權利要求7的靜態(tài)鎖存器，其中第一傳導類型的晶體管為NMOS場效應晶體管，而第二傳導類型的晶體管則為PMOS場效應晶體管。
9.一種包括根據(jù)任一在前權利要求的鎖存器的雙穩(wěn)態(tài)存儲器單元。
10.一種包括根據(jù)權利要求1至8中的任一權利要求的多個鎖存器的移位寄存器。
11.一種包括根據(jù)權利要求1至8中的任一權利要求的多個鎖存器的存儲器裝置。
12.一種包括根據(jù)權利要求1至8中的任一權利要求的多個鎖存器的觸發(fā)器。
13.一種靜態(tài)鎖存器電路，包括根據(jù)權利要求1至8中的任一權利要求的靜態(tài)鎖存器以及用于將至少一個第一輸入數(shù)據(jù)轉(zhuǎn)換成至少一個雙輸入數(shù)據(jù)信號的轉(zhuǎn)換電路，該至少一個雙輸入數(shù)據(jù)信號包括該至少一個第一輸入數(shù)據(jù)和至少一個第二輸入數(shù)據(jù)。
14.在集成電路上形成的根據(jù)權利要求1至8中的任一權利要求的多個靜態(tài)鎖存器。
全文摘要
一種靜態(tài)鎖存器(80)，當被使能時，該靜態(tài)鎖存器將輸入數(shù)據(jù)(D)及其互補數(shù)據(jù)(DN)傳輸?shù)捷敵龆?100)和互補輸出端(98)，而當不被使能時，該靜態(tài)鎖存器保持輸出端(100、98)上的輸入數(shù)據(jù)(D、DN)。輸入數(shù)據(jù)(D、DN)選通第二和第三晶體管(86、88)，使能信號(G)選通第一晶體管(90)，以使得當鎖存器(80)被使能時，第一和第二晶體管(98、86)以及第一和第三晶體管(90、88)將輸入數(shù)據(jù)(D)及其互補數(shù)據(jù)(DN)傳送到指定的輸出端(100、98)，而當鎖存器(80)被禁用時，斷開輸入端(92、94)以保持當前輸出值(Q、QN)。
文檔編號H03K3/356GK1846351SQ200480025122
公開日2006年10月11日 申請日期2004年8月26日 優(yōu)先權日2003年9月3日
發(fā)明者P·維拉格 申請人:皇家飛利浦電子股份有限公司