專利名稱：具有受控相等時間延遲的隔離緩沖器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及通過隔離緩沖器將信號分配給多條線路來防止信號衰變，尤其涉及一種用于將晶片測試系統(tǒng)的單一測試信號通道連接到多個測試探針來進(jìn)行晶片上集成電路(IC)的測試。
背景技術(shù)：
在如圖1所示將信號扇出(fan out)給多條傳輸線路的許多情形中，需要信號以相等的相移到達(dá)多個目的地。例如為了扇出時鐘信號，可使用時鐘樹來分配該時鐘信號使之同步到達(dá)多條線路上，或無相位差地分配在多個線路目的地上。通常為了確保無相位差，多條傳輸線路被鋪設(shè)為具有相同長度。然而，在一些情形中，將多條線路布線成都具有相同長度是不可能的。此外，故障或線路衰變可在多條線路之一上發(fā)生，從而創(chuàng)建導(dǎo)致其它線路的信號的干擾和明顯衰減的返回信號。
隔離緩沖器可在多條傳輸線路的每一條的路徑中提供，如圖2所示，以減少故障的影響。不幸的是，隔離緩沖器電路不僅會向信號添加延遲，而且通常會引入到達(dá)延遲的不確定性，或者在多條傳輸線路的目的地上有效地產(chǎn)生相位差。電路構(gòu)建變化和溫度變化是從一個到另一個緩沖器電路的延遲變化的典型導(dǎo)因，這證實對同步電路是有問題的。
盡管時鐘樹提供了信號應(yīng)同步分配的一個示例，但如果可保持相等的相位延遲則在其它系統(tǒng)中提供這種分配就方便了。圖3示出一個這種系統(tǒng)-用于測試半導(dǎo)體晶片上IC的測試系統(tǒng)-的簡化框圖。該測試系統(tǒng)包括由通過通信電纜6與測試頭8相連的測試控制器4所組成的測試器2。該測試系統(tǒng)還包括由用于安裝所測試晶片的平臺12所組成的探測器10，移動平臺12使之與探測卡18上的探針16相接觸。照相機20和22被示為附在探針16和測試頭8上，以使探針16能與晶片14上所形成的IC的觸點精確對準(zhǔn)。
在測試系統(tǒng)中，測試數(shù)據(jù)由測試控制器4產(chǎn)生并通過通信電纜6傳輸給測試頭8。然后從晶片上IC提供的測試結(jié)果由測試頭8接收、并傳送給測試控制器4。測試頭8包含一組測試通道。通常由測試控制器4所提供的測試數(shù)據(jù)可分成通過電纜6提供并在測試頭8中分開的多個測試器通道，使得每個通道都可傳送給每一個探針16。來自測試頭8的通道通過電連接24鏈接到探針16。
在大多數(shù)情形中，每個探針16與所測試晶片14的IC上的單個輸入/輸出(I/O)端或焊盤相接觸。然后每個測試器通道可向IC輸入傳送測試信號，或監(jiān)視IC輸出信號以確定IC是否響應(yīng)于其輸入信號像所期望的一樣動作。圖4示出每個測試器通道與單個探針鏈接的細(xì)節(jié)。在圖4中，兩條信號通道傳輸線路31和32如所示分別提供給兩個探針161和162，該兩個探針與晶片14的兩個獨立IC 371和372上的焊盤相接觸。通道傳輸線路31和32的每一條分別由驅(qū)動器34和35驅(qū)動，驅(qū)動器34和35通常位于測試控制器4中。來自通道傳輸線路31和32的測試數(shù)據(jù)通過探測卡18分配給各個探針161和162。一旦測試完成，則晶片就被分成IC 371-374。
因為通常有比可用測試器通道更多的I/O焊盤，所以測試器在任一次都只能測試IC的一部分。因而，夾持晶片的“探測器”必須在探針下重置晶片若干次，才能使所有IC都能得到測試。如果晶片上的所有IC都能同時接觸并測試而不必重置晶片，則因為測試時間的節(jié)約以及因為與測試系統(tǒng)的多個觸點而防止可能的晶片損壞，這是有利的。
一種減少測試整個晶片所需的測試器通道數(shù)量而不重置該晶片的方法是將單個測試通道分配或扇出成多條線路，通常如圖1所示，從而有可能使同一測試器通道能向晶片上大量IC的I/O焊盤提供信號。盡管可扇出一個通道，但由于扇出在測試結(jié)果中標(biāo)識的從一DUT出現(xiàn)的故障可不真實地顯現(xiàn)于另一DUT的測試結(jié)果中。例如一DUT接觸焊盤的短路接地故障將使第二DUT的接觸焊盤接地，從而使該第二DUT被不真實地測試為已損壞。此外，線路之一的開路故障將使與該線路相連的晶片呈現(xiàn)為不可測試。線路的短路或開路都將大大衰減從同一通道提供給其它線路的預(yù)期用于其它DUT的測試信號一種防止任何I/O焊盤上或附近的故障大大衰減流經(jīng)互連系統(tǒng)的測試信號的方法是在探針和通道線路分支點之間放置隔離電阻器。這些隔離電阻器可防止一DUT上的短路接地而引起另一DUT也接地，并類似地大大減少因一條線路開路導(dǎo)致的衰減。題為“Closed-Grid Bus Architecture For Wafer Interconnect Structure”(用于晶片互連結(jié)構(gòu)的封閉網(wǎng)格總線)的美國專利No.6,603,323中的圖7描述了這種隔離電阻器的使用。盡管減少了故障的影響，但隔離電阻器并沒有完全消除因故障所引起的衰減。此外，使用線路上的寄生電容器，添加隔離電阻器會引入可逆向影響測試信號的升降時間，從而可能產(chǎn)生錯誤的測試結(jié)果。
另一種隔離故障但不引入電阻器衰減的方法是將隔離緩沖器包括在每個通道分支點和探針之間，通常如圖2所示，更詳細(xì)的則如圖5的測試系統(tǒng)所示。在圖5中，來自測試器的驅(qū)動器40的一條傳輸線路通道42扇出到探測卡18中的兩條總線501和502，以向用于與兩個IC 371和372上(每一個都標(biāo)示為測試“DUT”下的設(shè)備)的焊盤相接觸的探針421和422提供通道信號。當(dāng)然，通道可類似地經(jīng)多條總線扇出到同一IC上的多個焊盤。
如前所述，隔離緩沖器的一個缺點是它們將不確定的延遲引入測試信號從測試器到晶片上DUT的傳輸中。該延遲不確定是因為通過緩沖器的延遲可隨溫度和單元電壓中的變化而改變。從測試器到晶片上DUT的信號延遲在執(zhí)行對晶片DUT的一系列測試期間會變化，從而產(chǎn)生不準(zhǔn)確的測試結(jié)果。
需要將信號分配給多條傳輸線路、并提供與故障的隔離，而不對晶片測試系統(tǒng)和在多條傳輸線路上分配信號的其它系統(tǒng)引入不相等延遲。

發(fā)明內(nèi)容
根據(jù)本發(fā)明，提供通過多個隔離緩沖器使延遲保持恒定的短路。使用絕緣緩沖器提供具有相等延遲的分支允許創(chuàng)建有效的晶片測試系統(tǒng)，還允許創(chuàng)建需要分支隔離但保持相等線路延遲的其它系統(tǒng)。
為了防止隔離緩沖器將不確定的延遲引入在多條線路上傳輸?shù)男盘栔?，在一實施例中，緩沖器延遲通過改變提供給隔離緩沖器的電源電壓電勢來控制?；蛘撸彺嫫餮舆t可通過控制電流，例如通過控制流經(jīng)配置為差分放大器的隔離緩沖器的電流來調(diào)整。
為了確保隔離緩沖器延遲統(tǒng)一，緩沖器延遲由控制提供給每個隔離緩沖器的電源電壓或電流的中央延遲控制電路所控制。該延遲控制電路包括向基準(zhǔn)延遲線路和基準(zhǔn)緩沖器的輸入提供信號的振蕩器。基準(zhǔn)延遲線路和基準(zhǔn)緩沖器然后向相位比較器提供輸入。因為相位比較器總是比較振蕩器轉(zhuǎn)換的相同但延遲的版本，所以振蕩器的頻率和穩(wěn)定性對延遲電路的操作并不重要?；鶞?zhǔn)延遲線路使長度選擇為設(shè)置隔離緩沖器的延遲。相位比較器的輸出可通過環(huán)路濾波器來提供，以驅(qū)動基準(zhǔn)緩沖器、以及在各分支中所提供的隔離緩沖器的電壓或電流延遲控制輸入。如所配置的，延遲控制電路可有效地構(gòu)成延遲鎖定環(huán)路，其中當(dāng)系統(tǒng)中的每個隔離緩沖器接收延遲鎖定環(huán)路的輸出時，基準(zhǔn)緩沖器將提供與基準(zhǔn)延遲線路相等的延遲。
因為改變隔離緩沖器的延遲也可導(dǎo)致改變每個隔離緩沖器的輸出電壓，所以在另一實施例中在每個通道分支點和探針之間依次使用兩個緩沖器。第一緩沖器使可變延遲控制施加其上，而第二緩沖器沒有延遲控制并可在其輸出端提供不變的系統(tǒng)電壓。
在減少每一分支中使用兩個緩沖器所需電路的又一實施例中，其延遲由延遲控制電路控制的隔離緩沖器在通道的分支點之前提供。然后，在每個分支點中提供無延遲控制但具有固定系統(tǒng)輸出電壓的緩沖器。延遲控制電路中的基準(zhǔn)緩沖器由兩個緩沖器組成，一個使其延遲可控制成匹配可變延遲隔離緩沖器，而第二個沒有延遲控制從而提供固定的系統(tǒng)輸出電壓并匹配在每個分支中提供的緩沖器。
對于晶片測試系統(tǒng)而言，根據(jù)本發(fā)明的簡單地將探測卡變成具有通過相等延遲隔離緩沖器分支的通道的系統(tǒng)使得具有有限數(shù)量通道的測試器能測試晶片上所有IC。具有這樣的分支，探測器不用像在探測卡中未使用分支一樣需要進(jìn)行重置來接觸晶片許多次。測試器的成本對探測卡的成本是重要的，所以盡管更改檢測器使其包括延遲隔離緩沖器是可能的，但僅用隔離緩沖器來替換探測卡將便宜得多。


籍助于附圖，對本發(fā)明的其它細(xì)節(jié)進(jìn)行說明，在附圖中圖1示出扇出到多條信號線路的單條傳輸線路；圖2示出扇出到多條信號線路的單條傳輸線路，其中在多條線路中提供隔離緩沖器；圖3示出用于測試半導(dǎo)體晶片上IC的常規(guī)測試系統(tǒng)的簡化框圖；圖4示出每個通道鏈接到單個探針的常規(guī)測試系統(tǒng)配置；圖5示出晶片測試器的單個通道可如何用隔離緩沖器扇出到多個探針，用于使用該單個通道同時測試多個IC；圖6示出隔離緩沖器的一個實施例，其中延遲通過改變提供給緩沖器的電源偏壓來控制；圖7示出由兩個串聯(lián)反相器構(gòu)成的隔離緩沖器，其中只有第一個具有可改變的電源偏壓；圖8示出用于控制多個隔離緩沖器延遲的延遲控制電路的細(xì)節(jié)；圖9示出圖8的環(huán)路濾波器的一個實施例的細(xì)節(jié)；圖10示出說明從圖9電路輸出的VH和VL信號工作范圍的圖表；圖11示出圖8電路的備選電路，其中可變電源電壓隔離緩沖器置于通道分支點之前，而固定電壓緩沖器在每個分支中提供；圖12示出由串聯(lián)CMOS反相器所構(gòu)成的圖7隔離緩沖器的一個實施例，第一個串聯(lián)CMOS反相器具有由單獨的延遲控制電路控制的延遲；以及圖13示出隔離緩沖器被配置為差分放大器的一個實施例，其延遲通過改變流經(jīng)差分放大器的電流來控制。
具體實施例方式
圖6示出隔離緩沖器50的一個實施例，其中延遲控制可改變提供給緩沖器的偏壓。在圖6中，緩沖器50包括具有信號輸入55和輸出56的反相器51。系統(tǒng)電源電壓干線57和58饋送高電壓V+和低電壓V-。就CMOS器件而言，偏置或電源電壓通常稱為Vdd和Vss。通常，干線電壓V+和V-直接提供給緩沖器。例如，電壓V+可以是5伏，而V-可以是接地或0伏。然而，在圖6中，延遲控制電路被設(shè)置成通過改變電源電壓來控制延遲，電壓干線V+和V-通過相應(yīng)的延遲控制電路60和61提供為給反相器51的高、低電源電壓。盡管在圖5和6中示出了兩個獨立的延遲控制電路，但可使用一個組合電路。此外，盡管兩個電路60和61被描述為改變V+和V-電壓，但電壓V+和V-都可單獨改變以實現(xiàn)所需延遲。
盡管已描述了通過改變提供給緩沖器的電壓來控制緩沖器延遲，這樣做的一個問題是提供給諸如反相器51的緩沖器的電壓中的變化會改變在其輸出56所提供的高低電壓。根據(jù)本發(fā)明。該問題通過以一對反相器(例如CMOS反相器)實現(xiàn)每個隔離緩沖器來解決，如圖7所示。
圖7示出這樣的一個實施例，其中緩沖器通過更改圖6以添加與反相器51串聯(lián)的反相器52而構(gòu)成。因為延遲通過改變電源偏壓來控制，只要改變提供給第一反相器51的電壓就可控制其延遲。第二反相器52的電源偏壓在V+和V-干線上保持固定。因為第二反相器52的輸出是整個緩沖器50的輸出56，所以整個緩沖器50的高低輸出電壓固定在V+和V-干線上。因為在某些情形中隔離緩沖器輸出必須在V+和V-上保持固定，所以圖7所示電路使用了具有固定電源電壓的第二反相器52。
使用為每個隔離緩沖器提供的不同延遲控制電路，溫度和器件特征可改變隔離緩沖器之間的延遲，因此控制由每個獨立緩沖器提供的延遲的單個延遲控制電路是較佳的。對多個延遲緩沖器使用單個延遲控制電路，而非多個延遲控制電路也可大大減少測試系統(tǒng)所需的整體電路。
用于控制多個緩沖器的延遲的單個延遲控制電路的細(xì)節(jié)如圖8所示。延遲電路70被示為與類似于圖5的晶片測試器配置的兩個隔離緩沖器501和502相連。然而，延遲控制電路70可類似地提供給兩個以上隔離緩沖器，或在與諸如時鐘樹的晶片測試器不同的其它類型電路的分支上提供。此外，如本領(lǐng)域普通技術(shù)人員所理解的，所示延遲控制電路70可被配置為用作圖5和6所示的延遲控制電路60和61的組合、或單獨的延遲控制電路60和61。
延遲控制電路70包括用于創(chuàng)建提供給基準(zhǔn)延遲線路74和基準(zhǔn)緩沖器76的輸入的周期性信號的振蕩器或時鐘發(fā)生器72。該振蕩器可從串聯(lián)反相器、或與諸如電阻器的延遲元件串聯(lián)的反相器構(gòu)成。因為誤差信號僅從同時輸入給基準(zhǔn)延遲線路74和基準(zhǔn)緩沖器76的振蕩器的同一周期或循環(huán)的上升沿和下降沿中導(dǎo)出，所以振蕩器信號頻率和占空比因數(shù)并不重要。
基準(zhǔn)延遲線路74可構(gòu)建為使延遲等于通過隔離緩沖器501和502的預(yù)期延遲。如本領(lǐng)域普通技術(shù)人員所理解的，基準(zhǔn)延遲線路74的尺寸可設(shè)置成通過延遲線路74來控制該延遲?；鶞?zhǔn)延遲線路74可構(gòu)建在包含隔離緩沖器501和502、基準(zhǔn)緩沖器76、相位比較器78等的集成電路上，或者在這種集成電路外部提供。因為集成電路上組件的物理尺寸可由印刷電路控制，從而部件到部件的變化可最小化。在需要絕對和相對延遲的更精確控制的要求更高的應(yīng)用中，可應(yīng)用激光微調(diào)來調(diào)諧延遲線路74。不使用激光微調(diào)，傳輸線路延遲中的微弱變化可由于以來構(gòu)建傳輸線路的材料或基片的總綜合誤差(Tce)而引入。在這些情形中，傳輸線路相對較小的延遲變化可通過調(diào)諧延遲鎖定環(huán)路來穩(wěn)定。
相位比較器78測量來自基準(zhǔn)延遲線路74和基準(zhǔn)緩沖器76的輸出中的相位差。相位比較器78的輸出驅(qū)動低通濾波器或環(huán)路濾波器電路80。該濾波器80過濾相位比較器信號以產(chǎn)生與相位差成比例的控制電壓。然后，該相位差控制電壓用來調(diào)節(jié)基準(zhǔn)緩沖器76的延遲。由基準(zhǔn)緩沖器76、相位比較器78和低通濾波器80控制的電壓的組合通常稱為“延遲鎖定環(huán)路”。因而，延遲控制電路70向基準(zhǔn)緩沖器76提供一時間過程和溫度無關(guān)基準(zhǔn)，并將該控制電壓進(jìn)一步施加到諸如501和502的多個隔離緩沖器上。
圖8的延遲控制電路迫使通過基準(zhǔn)緩沖器76的延遲匹配通過基準(zhǔn)延遲線路74的延遲。因為通過基準(zhǔn)延遲線路74的延遲通常不隨周圍條件(例如，溫度或電源電壓)而改變，所以不管周圍溫度或其電源電壓如何改變，延遲控制電路70都使通過基準(zhǔn)緩沖器76的延遲恒定。
圖8所示的延遲控制電路還控制在單一通道42和DUT 371和372之間的分支421和422中提供的隔離緩沖器501和502的偏置。因而，延遲控制電路70旨在使通過基準(zhǔn)緩沖器76的延遲和通過基準(zhǔn)延遲線路74的延遲保持恒定。盡管示出兩個隔離緩沖器501和502，但提供給其它分支的附加緩沖器可使延遲由如圖所示的電路70控制。
延遲控制電路70可連接，以控制提供給基準(zhǔn)緩沖器76與隔離緩沖器501和502的電壓V+和V-的任一個或兩個，以設(shè)定緩沖器延遲。因而，來自環(huán)路濾波器80的連接可以是提供根據(jù)V+或V-改變的電壓的單條線路，或提供具有根據(jù)V+和V-的每一個改變的電壓的兩條線路的總線。
為了確保緩沖器之間的延遲基本上相同，基準(zhǔn)緩沖器76和隔離緩沖器501、502等應(yīng)盡可能地相似，或者至少相似為使通過隔離緩沖器501和502的延遲保持在可接受差異內(nèi)。較佳地，基準(zhǔn)緩沖器76與隔離緩沖器501和502可制成于同一基片上，并可能在同一IC芯片上提供以確保相似的器件和溫度特征。
基準(zhǔn)緩沖器76和隔離緩沖器501、502可以是圖6所示的單一反相器配置、或圖7所示的串聯(lián)反相器。使用圖6的單一反相器配置，延遲控制電路70控制提供給所有緩沖反相器的一個或兩個電源電壓。使用圖7的串聯(lián)反相器配置，延遲電路70控制串聯(lián)中的第一反相器的電源偏壓，而第二串聯(lián)反相器的電源電壓在V+和V-上保持固定。使用圖7的隔離緩沖器結(jié)構(gòu)，基準(zhǔn)緩沖器76與隔離緩沖器501和502較佳地包括使基準(zhǔn)和隔離緩沖器之間的相似性最大的串聯(lián)反相器，使得每個緩沖器中的延遲可精確地控制為基本相同的值。
圖9示出低通濾波器或環(huán)路濾波器80的一個實施例的細(xì)節(jié)。環(huán)路濾波器80用來集成圖8所示的相位比較器78的輸出，并向基準(zhǔn)緩沖器76與V+和V-系統(tǒng)電壓干線間中央的隔離緩沖器501和502提供兩個集中式延遲控制電壓VH和VL。圖9所示電路提供環(huán)路濾波器80的一個實施例，但如本領(lǐng)域普通技術(shù)人員所理解的，濾波器設(shè)計并不是關(guān)鍵且可由另一種低通濾波器電路配置代替。
圖9的環(huán)路濾波器電路80將電源干線電壓V+和V-、以及相位比較器78的輸出接收為輸入。從這些輸入中，圖9電路產(chǎn)生控制電壓VH和VL。電壓VH被提供為基準(zhǔn)緩沖器76和隔離緩沖器的高電源輸入(即對CMOS反相器的Vdd輸入)，而VL被提供為基準(zhǔn)緩沖器76和隔離緩沖器的低電源輸入(即對CMOS反相器的Vss)。
環(huán)路濾波器80包括兩個差分放大器90和92。放大器90的輸出提供控制電壓VH，而放大器92的輸出提供控制電壓VL。電阻器94將干線電壓V+連接到放大器90的非反相(+)輸入，而電阻器96將干線電壓V-連接到放大器92的非反相(+)輸入。來自相位比較器78的輸出通過電阻器98連接到放大器90的非反相(+)輸入，并通過電阻器99連接到放大器92的非反相(-)輸入。在放大器90中的反饋是通過將其輸出連接到其反相(-)輸入的電阻器100和電容器103提供，與此同時電阻器101將該反相輸入接地。在放大器92中的反饋是通過將其輸出連接到其反相(-)輸入的電阻器102和電容器104提供。反饋電容器103和104使放大器90和92能用作積分電路來減少噪聲。電阻器94、96、98和99用來確保電壓VH和VL能在V+和V-的中央。
為了驅(qū)動大量緩沖器，可添加功率放大器以放大VH和VL輸出。還需要將電容器置于VH、VL輸出與隔離緩沖器的相應(yīng)輸入之間。這種電容器濾除來自電源的高頻噪聲。
圖9的電路被設(shè)計成防止隔離緩沖器的輸出端上的數(shù)字信號使其電源輸入發(fā)生改變，但卻在V+和V-電源電平之間的中央。籍此，如果V+和V-電平保持不變，則后續(xù)電路的轉(zhuǎn)換將在信號上升或下降沿的基本相等時間上如期發(fā)生。通過不使隔離緩沖器的輸出在V+和V-的中央，一個邊沿將比正常情況更快地觸發(fā)后續(xù)電路轉(zhuǎn)換，從而可能導(dǎo)致出現(xiàn)錯誤的測試結(jié)果。
對于圖9所示電路，從相位比較器78輸出的相位差信號越大，VH和VL之間的差值越大。當(dāng)應(yīng)用于隔離緩沖器時，來自緩沖器延遲控制電路70的VH和VL之間的差值越大，隔離緩沖器所提供的延遲越少。
圖10示出說明從圖9電路輸出的VH和VL信號的工作范圍的圖表。VH和VL的范圍將取決于對電阻器94、96、98和99選擇的值。電阻器94、96、98和99最好被選擇為若相位差發(fā)生變化，則VH和VL發(fā)生相等變化，以確保VH和VL之間的中線電壓保持不變。電阻器的值還要選為當(dāng)來自相位比較器78的相位差輸入信號為0時，VH在其總范圍的中間而VL也在其總范圍的中間。VH和VL的特定范圍將取決于所實現(xiàn)的特定電路的需要而改變。
圖11示出圖8所示隔離緩沖器和延遲控制電路的替換方案，它被配置為簡化所需的整體電路。在圖11中，單個可變延遲隔離緩沖器110被置于分支點之前的通道或傳輸線路42上。圖中被示為反相器的隔離緩沖器110從延遲控制電路70接收可變電源偏壓信號VL和VH以設(shè)置其延遲。然后固定的延遲緩沖器1121和1122包括在扇出點之后的分支421和422中。圖中也被示為反相器的緩沖器1121和1122從系統(tǒng)電源干線接收固定的電源輸入V+和V-。盡管圖中是兩個緩沖器1121和1122，但可以扇出至兩個以上的緩沖器。
圖11中的串聯(lián)反相器114和116替換圖8的基準(zhǔn)緩沖器76使用。反相器114接收來自環(huán)路濾波器80的電源偏壓信號VL和VH。反相器116接收固定電源干線V+和V-。所有反相器最好盡可能地相似，包括在同一半導(dǎo)體基片上制造，以創(chuàng)建相似的器件和溫度變化特性。這樣，圖11的電路提供從具有隔離緩沖器的公共通道中的扇出，從而建立統(tǒng)一的延遲。圖11的電路使用如圖7所示的緩沖器提供優(yōu)于圖8電路的優(yōu)點，因為在每個分支點中只需要單個緩沖器。
圖12示出由串聯(lián)CMOS反相器構(gòu)成的圖7隔離緩沖器的一個實施例，反相器51使延遲由單獨的延遲控制電路60控制，而反相器52具有固定延遲。延遲控制電路160組合圖7中電路60和61的功能，類似于圖11的延遲控制電路70。CMOS反相器51包括接收從延遲控制電路160產(chǎn)生的延遲控制電壓VH和VL的PMOS晶體管121和NMOS晶體管120，類似于圖11的電路70。相似地，CMOS反相器52包括PMOS和NMOS晶體管，其中各晶體管由固定的V-和V+電壓干線驅(qū)動。
圖13示出通過改變電流來控制延遲的一種隔離緩沖器配置，這與圖12電路中通過改變電壓來控制相反。圖13還說明緩沖器可采取與CMOS反相器相反的其它配置，諸如使用雙極結(jié)晶體管(BJT)制成的差分放大器。如圖所示，圖13中的緩沖器51是具有電流吸收器130的差分放大器，其中電流由延遲控制電路161控制。在一實施例中，延遲控制電路161可被配置成圖8的電路70。在這種延遲控制電路161的配置中，圖8的環(huán)路濾波器80的輸出將提供被配置為差分放大器基準(zhǔn)緩沖器76和差分放大緩沖器51的電流輸入。圖13的緩沖器51包括BJT晶體管132和134，其基極構(gòu)成+和-差分放大器輸入，公共發(fā)射極與電流吸收器130相連，且集電極通過電阻器136和138與V+電源干線相連。
差分放大器51可單獨使用，或者如果需要干線-干線單個輸出，則可通過第二放大器52連接到輸出56。差分放大器51將不傳送干線-干線V+和V-電壓，因為電阻器136和138以及電流吸收器130限制輸出擺幅。如果需要干線-干線輸出，則被配置為如圖13所示的控制電壓VOH和VOL與V+和V-干線相連的放大器52將提供所需的干線-干線擺幅。
盡管以上對本發(fā)明作了細(xì)節(jié)描述，但這僅僅是為了教導(dǎo)本領(lǐng)域普通技術(shù)人員如何制造和使用本發(fā)明。許多附加更改將落入本發(fā)明的范圍內(nèi)，該范圍由所附權(quán)利要求所限定。
權(quán)利要求
1.一種裝置，包括可變延遲隔離緩沖器，具有信號輸入、可變延遲控制輸入、和輸出；以及延遲控制電路，具有提供可變延遲隔離緩沖器的可變延遲控制輸入的輸出，所述延遲控制電路在其輸出上設(shè)置延遲控制電壓電勢，以通過所述可變延遲隔離緩沖器將延遲控制為基本上匹配通過時間延遲基準(zhǔn)的延遲。
2.如權(quán)利要求1所述的裝置，其特征在于，所述延遲控制電路包括基準(zhǔn)延遲線路；基準(zhǔn)緩沖器，具有信號輸入、可變延遲控制輸入、和輸出；以及相位比較器，其第一輸入與基準(zhǔn)延遲線路相連，第二輸入與所述基準(zhǔn)緩沖器的輸出相連，并且其輸出與所述基準(zhǔn)緩沖器和可變延遲隔離緩沖器的可變延遲控制輸入相連。
3.如權(quán)利要求2所述的裝置，其特征在于，所述可變延遲隔離緩沖器和所述基準(zhǔn)緩沖器在單個基片上制成。
4.如權(quán)利要求1所述的裝置，其特征在于，還包括驅(qū)動緩沖器，每一個都具有與所述可變延遲隔離緩沖器的輸出相連的信號輸入、以及相連以接收系統(tǒng)電壓的電源輸入。
5.如權(quán)利要求4所述的裝置，其特征在于，所述驅(qū)動緩沖器和可變延遲隔離緩沖器的每一個都包括CMOS反相器。
6.如權(quán)利要求1所述的裝置，其特征在于，所述可變延遲隔離緩沖器包括具有可變電流吸收器的差分放大器，從而提供可變延遲控制輸入。
7.如權(quán)利要求2所述的裝置，其特征在于，還包括振蕩器，通過所述基準(zhǔn)延遲線路與所述相位比較器的第一輸入相連，并通過所述基準(zhǔn)緩沖器與所述相位比較器的第二輸入相連；以及環(huán)路濾波器，將所述相位比較器的輸出連接到所述基準(zhǔn)緩沖器和所述可變延遲隔離緩沖器的可變延遲控制輸入。
8.如權(quán)利要求7所述的裝置，其特征在于，所述基準(zhǔn)緩沖器和所述可變延遲隔離緩沖器的各可變延遲控制輸入都包括高電平電壓輸入線路和低電平電壓輸入線路；系統(tǒng)電壓包括系統(tǒng)高電壓和系統(tǒng)低電壓的電源；以及所述環(huán)路濾波器將所述相位比較器輸出連接到所述基準(zhǔn)緩沖器和所述可變延遲隔離緩沖器的高低電平電壓輸入線路，所述環(huán)路濾波器包括用于集成所述相位比較器輸出并將其置于中央的裝置，以在相對于高壓電源的高電平電壓線路上提供集成信號，并在相對于低壓電源的低電平電壓線路上提供集成信號，使得高低電平電壓線路上的集成信號置于高低電平電壓電源之間的中央。
9.如權(quán)利要求8所述的裝置，其特征在于，用于集成并置中的裝置包括第一電阻器，具有與所述相位比較器的輸出相連的第一端、以及第二端；第二電阻器，具有與系統(tǒng)高壓電源線路相連以接收系統(tǒng)高壓電源的第一端，并具有第二端；第一電容器；第一放大器，具有與所述第一和第二電阻器的第二端相連的非反相(+)輸入、反相(-)輸入、并具有與基準(zhǔn)緩沖器和可變延遲隔離緩沖器的高壓輸入線路相連的輸出，其中所述第一放大器的輸出通過第一電容器反饋到其反相(-)輸入；第三電阻器，具有與所述相位比較器的輸出線路的第一端、以及第二端；第四電阻器，具有與系統(tǒng)低壓電源線路相連以接收系統(tǒng)低壓電勢的第一端，并具有第二端；第二電容器；第二放大器，具有與所述第三電阻器的第二端相連的反相(-)輸入、與所述第四電阻器的第二端相連的非反相(+)輸入、并具有與基準(zhǔn)緩沖器和可變延遲隔離緩沖器的高壓輸入線路相連的輸出，其中所述第二放大器的輸出通過第二電容器反饋到其反相(-)輸入。
10.如權(quán)利要求2所述的裝置，其特征在于，所述可變延遲隔離緩沖器包括第一反相器，具有接收隨系統(tǒng)電壓變化的控制電壓電勢的可變延遲控制輸入；以及與第一反相器串聯(lián)的第二反相器，所述第二反相器具有相連以接收系統(tǒng)電壓的電源輸入，以及其中所述基準(zhǔn)緩沖器包括第一反相器，具有接收隨系統(tǒng)電壓變化的控制電壓電勢的可變延遲控制輸入；以及與第一反相器串聯(lián)的第二反相器，所述第二反相器具有相連以接收系統(tǒng)電壓的電源輸入。
11.如權(quán)利要求4所述的裝置，其特征在于所述可變延遲隔離緩沖器的信號輸入構(gòu)成探測卡上通道的第一端，其中所述通道的第二端可配置成連接到測試器，用于收發(fā)測試晶片上器件的測試信號；以及每一個所述驅(qū)動緩沖器的輸出都可配置成與接觸晶片上器件的相應(yīng)探針相連。
12.如權(quán)利要求1所述的裝置，其特征在于，所述可變延遲隔離緩沖器包括第一可變延遲隔離緩沖器，所述裝置還包括附加的可變延遲隔離緩沖器，每一個都具有共同與所述第一可變延遲隔離緩沖器相連的信號輸入、與所述延遲控制電路的輸出相連的可變延遲控制輸入，并具有一輸出。
13.如權(quán)利要求12所述的裝置，其特征在于，還包括驅(qū)動緩沖器，每一個都具有與第一和附加可變延遲隔離緩沖器之一的輸出相連的信號輸入，并具有相連以接收系統(tǒng)電壓的電源輸入。
14.一種測試系統(tǒng)，包括測試器，用于收發(fā)測試晶片上器件的測試信號；隔離緩沖器，具有都與測試器連接的輸入，每一個所述隔離緩沖器都還具有一輸出；以及探針，每一個都配置成與所述晶片上的器件之一接觸，且每個探針還具有與所述隔離緩沖器之一的輸出相連的端子。
15.如權(quán)利要求14所述的測試系統(tǒng)，其特征在于，每個隔離緩沖器還具有可變延遲控制輸入，用于接收可變電壓電勢設(shè)置以控制相應(yīng)隔離緩沖器的輸入和輸出之間信號的時間延遲，所述測試系統(tǒng)還包括延遲控制電路，具有與所述隔離緩沖器的可變延遲控制輸入相連的輸入，所述延遲控制電路基于時間延遲基準(zhǔn)在其輸出上設(shè)置控制電壓電勢的幅值。
16.如權(quán)利要求15所述的測試系統(tǒng)，其特征在于，還包括驅(qū)動緩沖器，每一個都將所述隔離緩沖器之一的輸出連接到所述探針之一，且每一個都具有相連以接收所述系統(tǒng)電壓的電源輸入。
17.如權(quán)利要求15所述的測試系統(tǒng)，其特征在于，所述延遲控制電路包括振蕩器；基準(zhǔn)延遲線路，提供所述時間延遲基準(zhǔn)，所述基準(zhǔn)延遲線路具有與所述振蕩器相連的輸入并具有一輸出；基準(zhǔn)緩沖器，具有與所述振蕩器線路相連的信號輸入、可變延遲控制輸入，并具有一輸出；以及相位比較器，具有與所述基準(zhǔn)延遲線路的輸出相連的第一輸出，以及與所述基準(zhǔn)緩沖器的輸出相連的第二輸入，并具有與所述基準(zhǔn)緩沖器和所述隔離緩沖器的可變延遲控制輸入相連的輸出。
18.如權(quán)利要求14所述的測試系統(tǒng)，其特征在于，每個所述隔離緩沖器都具有相連以接收所述系統(tǒng)電源電壓的電源輸入，所述測試系統(tǒng)還包括可變延遲控制緩沖器，將所述隔離緩沖器的輸入連接到所述測試器，所述可變延遲控制緩沖器還具有可變延遲控制輸入；以及延遲控制電路，具有與所述可變延遲控制緩沖器的可變延遲控制輸入相連的輸出，所述延遲控制電路基于時間延遲基準(zhǔn)在其輸出上設(shè)置延遲控制電壓電勢。
19.一種測試晶片上集成電路的方法，包括從測試器中提供測試數(shù)據(jù)信號，以從測試器通道分配給多個探針之一，這些探針可配置成與集成電路(IC)上的測試焊盤相連；以及通過隔離緩沖器將所述通道分配為多個分支，每個分支都與所述多個探針之一相連。
20.如權(quán)利要求19所述的方法，還包括通過所述隔離緩沖器控制延遲，從而每個隔離緩沖器都提供基本相同的延遲。
21.如權(quán)利要求20所述的方法，其特征在于，通過所述隔離緩沖器控制延遲的步驟通過改變施加在所述隔離緩沖器上的電源電壓來控制延遲。
22.如權(quán)利要求20所述的方法，其特征在于，通過所述隔離緩沖器控制延遲的步驟通過改變流過所述隔離緩沖器的電流來控制延遲。
23.如權(quán)利要求19所述的方法，還包括在多個分支之前的通道中提供可變延遲緩沖器；以及控制所述可變延遲緩沖器的延遲，以通過所述多個分支的每一個提供基本相同的延遲。
全文摘要
提供了一種用于控制隔離緩沖器中延遲的系統(tǒng)。多個這種隔離緩沖器用來將單個信號通道連接到多條線路，并受控提供相等的延遲。隔離緩沖器的延遲可通過改變電源電壓或電流而控制為統(tǒng)一。構(gòu)成延遲鎖定環(huán)路的單個延遲控制電路向每個緩沖器提供延遲控制信號，以確保統(tǒng)一的延遲。因為控制延遲還可改變每個隔離緩沖器的輸出電壓，在一實施例中緩沖器由兩個串聯(lián)反相器制成一個具有可變延遲而第二個沒有可變延遲，從而提供固定的輸出電壓擺動。為了減少所需電路，在一實施例中具有可變電源的隔離緩沖器在分支前的通道中提供，而具有固定延遲的緩沖器則在每個分支中提供?；瑴y試系統(tǒng)使用具有相等延遲的隔離緩沖器配置，以使測試器的一個通道能同時與多個基片測試探針相連。
文檔編號H03K3/00GK1871521SQ200480031353
公開日2006年11月29日 申請日期2004年10月22日 優(yōu)先權(quán)日2003年10月23日
發(fā)明者C·A·米勒 申請人:佛姆法克特股份有限公司