專利名稱：同步使能型條件預(yù)充cmos觸發(fā)器的制作方法
技術(shù)領(lǐng)域：
所提出的電路是“條件預(yù)充CMOS觸發(fā)器”系列的一部分。特征是帶有”同步掃描”控制直接應(yīng)用的技術(shù)領(lǐng)域是采用低功耗觸發(fā)器電路設(shè)計(jì)。
背景技術(shù)：
隨著CMOS集成電路制造工藝的進(jìn)步，集成電路的規(guī)模和復(fù)雜性日益增大，集成電路的功耗和散熱問題越來越得到來自工業(yè)界和學(xué)術(shù)界的重視?；谀壳暗募呻娐吩O(shè)計(jì)風(fēng)格，在大規(guī)模數(shù)字電路系統(tǒng)中，時(shí)鐘網(wǎng)絡(luò)消耗的能量占整個(gè)電路總耗能的比例一直居高不下；其中，電路工作狀態(tài)下，消耗在時(shí)鐘互連線網(wǎng)和時(shí)序電路單元(觸發(fā)器Flip-Flop)的能量又成為時(shí)鐘網(wǎng)絡(luò)能耗的重要來源，并且二者的功耗比例有不斷增加的趨勢(shì)(見文獻(xiàn)David E.Duarte，N.Vijaykrishnan，and Mary Jane Irwin，“A Clock Power Model to Evaluate Impact of Architecturaland Technology Optimizations”，IEEE Transactions on Very Large Scale Integration(VLSI)Systems，vol.10，no.6，pp.844-855，December 2002.)。
CMOS集成電路的功耗來源主要有動(dòng)態(tài)功耗、靜態(tài)功耗、短路電流功耗和泄漏電流功耗。其中動(dòng)態(tài)功耗占主要部分。在一定電路性能約束下，CMOS集成電路某節(jié)點(diǎn)的動(dòng)態(tài)功耗PDynamic是該節(jié)點(diǎn)負(fù)載電容CL、電源電壓VDD和該節(jié)點(diǎn)的電壓擺幅VSwing的函數(shù)，即PDynamic＝CLVDDVSwingfα (1)其中，f為電路的工作頻率，α為信號(hào)活性。從式(1)中可見，減小α、CL、VDD和VSwing均可以減小電路的動(dòng)態(tài)功耗。區(qū)別于數(shù)據(jù)信號(hào)線網(wǎng)，時(shí)鐘信號(hào)線網(wǎng)具有大互連線寄生電容和高信號(hào)活性的特點(diǎn)，通過降低時(shí)鐘信號(hào)線網(wǎng)的電壓信號(hào)擺幅VSwing可以在保證電路性能的條件下減小時(shí)鐘互連線上消耗的能量。觸發(fā)器電路單元廣泛應(yīng)用于集成電路設(shè)計(jì)。如圖1所示是觸發(fā)器電路單元示意圖。如圖2所示為廣泛應(yīng)用在數(shù)字電路標(biāo)準(zhǔn)單元庫(kù)設(shè)計(jì)中的傳統(tǒng)的觸發(fā)器電路單元基本電路結(jié)構(gòu)，這種電路結(jié)構(gòu)的主要特點(diǎn)是電路結(jié)構(gòu)比較簡(jiǎn)單，但是每一次時(shí)鐘信號(hào)翻轉(zhuǎn)都會(huì)引起電路內(nèi)部節(jié)點(diǎn)的翻轉(zhuǎn)，電路功耗比較大。H.Kawaguchi提出一種可以采用低電壓擺幅時(shí)鐘信號(hào)驅(qū)動(dòng)的觸發(fā)器電路RCSFF(見文獻(xiàn)H.Kawaguchi and T.Sakurai“A ReducedClock-Swing Flip-Flop(RCSFF)for 63％Power Reduction”′，IEEE JOURNAL OF SOLID-STATECIRCUITS，VOL.33，NO.5，MAY 1998，PP.807-811.)，但是這種電路的問題是在每一次時(shí)鐘信號(hào)低電平時(shí)，都會(huì)對(duì)電路內(nèi)部節(jié)點(diǎn)條件預(yù)充電，會(huì)造成額外的能量消耗。在RCSFF電路的基礎(chǔ)上，SALATCH_P.Zhang提出一種條件條件預(yù)充結(jié)構(gòu)的低電壓擺幅時(shí)鐘信號(hào)驅(qū)動(dòng)的觸發(fā)器電路SAFF_CP(見文獻(xiàn)Y.Zhang，H.Yang，and H.Wang，“Low clock-swing conditional-prechargeflip-flop for more than 30％power reduction，”Electron.Lett.，vol.36，no.9，pp.785-786，Apr.2000.)，如圖3所示。這種觸發(fā)器電路的最大特點(diǎn)是如果觸發(fā)器電路輸入端在時(shí)鐘信號(hào)低電平時(shí)保持不變，電路不會(huì)在時(shí)鐘信號(hào)低電平期間對(duì)其內(nèi)部節(jié)點(diǎn)條件預(yù)充電。這一技術(shù)的采用，極大的降低了觸發(fā)器電路本身的功耗。但是，SAFF_CP電路存在的問題是，由于輸出鎖存器電路采用了交叉耦合NAND2(NAND2二輸入端與非門)結(jié)構(gòu)，會(huì)造成觸發(fā)器電路輸出端上升沿延時(shí)和下降沿延時(shí)極不對(duì)稱，給電路單元的使用帶來了潛在的問題。如圖4所示為交叉耦合NAND2鎖存器電路。以Vouta輸出端為例，當(dāng)Vina為低電平‘0’，同時(shí)Vinb為高電平‘1’時(shí)，信號(hào)經(jīng)過與非門NAND2_a，使得Vouta產(chǎn)生上升沿翻轉(zhuǎn)；當(dāng)Vina為高電平‘1’，同時(shí)Vinb為低電平‘0’時(shí)，Vouta不會(huì)立刻產(chǎn)生翻轉(zhuǎn)，而是要等到Voutb首先翻轉(zhuǎn)到高電平‘1’，之后才會(huì)在Vouta產(chǎn)生下降沿翻轉(zhuǎn)。由此可見，對(duì)于采用交叉耦合NAND2鎖存器電路作為輸出端的SAFF_CP電路，輸出端信號(hào)產(chǎn)生下降沿翻轉(zhuǎn)總會(huì)比產(chǎn)生上升沿翻轉(zhuǎn)多出一個(gè)門的延時(shí)，因此造成了電路上升沿延時(shí)和下降沿延時(shí)不對(duì)稱的問題。
在現(xiàn)有的條件預(yù)充結(jié)構(gòu)觸發(fā)器電路即SAFF_CP電路的基礎(chǔ)上有一種輸出端信號(hào)下降沿翻轉(zhuǎn)和上升沿翻轉(zhuǎn)時(shí)其延時(shí)對(duì)稱且建立時(shí)間很小的條件預(yù)充的CMOS觸發(fā)器SAFF_CP_BRF，如圖5所示。

發(fā)明內(nèi)容
在現(xiàn)有的SAFF_CP_BRF電路基礎(chǔ)上提出一種應(yīng)用型電路同步使能型條件預(yù)充CMOS觸發(fā)器SAFF_CP_BRF_EC，如圖6所示。
本發(fā)明的特征在于所述CMOS觸發(fā)器是上升沿觸發(fā)器，含有第一級(jí)鎖存器，包括第1“或”邏輯電路，含有兩個(gè)NMOS管，記為MN9管和MN8管；該兩個(gè)NMOS管的漏極相連，襯底相連后接地；該MN8管的源極和柵極接輸入數(shù)據(jù)信號(hào)VD；該MN9管的柵極接輸入數(shù)據(jù)信號(hào)VDb，該VDb信號(hào)是所述VD信號(hào)的反相信號(hào)，該MN9管的源極接時(shí)鐘信號(hào)CLK；第2“或”邏輯電路，含有兩個(gè)NMOS管，記為MN10管和MN11管；該兩個(gè)NMOS管的漏極相連，襯底相連后接地；該MN10管的源極和柵極接輸入數(shù)據(jù)信號(hào)VDb；該MN11管的柵極接輸入數(shù)據(jù)信號(hào)VD，該MN11管的源極接時(shí)鐘信號(hào)CLK；第1PMOS管，記為MP1管，所述第1“或”邏輯電路中的時(shí)鐘信號(hào)CLK和輸入數(shù)據(jù)信號(hào)VDb組成“或”邏輯，并經(jīng)過MN9管的漏極和所述MP1管的柵極相連；該MP1管的源極和襯底相連后接電源電壓VDD；第2PMOS管，記為MP2管，所述第2“或”邏輯電路中的時(shí)鐘信號(hào)CLK和數(shù)據(jù)數(shù)據(jù)組成“或”邏輯，并經(jīng)過所述MN11管的漏極與所述MP2管的柵極相連；該MP2管的源極和襯底相連后接電源電壓VDD；第3PMOS管，記為MP3管，該MP3管的源極在和襯底相連后接電源電壓VDD；第4PMOS管，記為MP4管，該MP4管的源極在和襯底相連后接電源電壓VDD；第4NMOS管，記為MN4管，該MN4管的源極同時(shí)和所述MP1管和MP3管的漏極、MP4管的柵極相連后形成節(jié)點(diǎn)SALATCH_N；該MN4管的柵極同時(shí)和所述MP3管的柵極、MP4管和MP2管的漏極相連后形成節(jié)點(diǎn)SALATCH_P；該MN4管的襯底接地；第5NMOS管，記為MN5管，該MN5管的源極和所述節(jié)點(diǎn)SALATCH_P相連；該MN5管的柵極和所述節(jié)點(diǎn)SALATCH_N相連；該MN5管的襯底接地；第2NMOS管，記為MN2管，該MN2管的源極和所述MN4管的漏極相連；該MN2管的襯底接地；第3NMOS管，記為MN3管，該MN3管的源極和所述MN5的漏極相連；該MN3管的襯底接地；第1NMOS管，記為MN1管，該MN1管的源極同時(shí)和所述MN2管和MN3管的漏極相連；該MN1管的柵極接時(shí)鐘信號(hào)CLK；該MN1管的襯底接地；第1反相器，記為反相器φ1，該反相器φ1的輸入端和所述MN2管的柵極相連，形成輸入數(shù)據(jù)信號(hào)VD的輸入端；該反相器φ1的輸出端是一個(gè)輸入數(shù)據(jù)信號(hào)VDb的輸出端，該輸出端與所述MN3管的柵極相連；第二級(jí)鎖存器，包括兩個(gè)具有相同電學(xué)參數(shù)的單時(shí)鐘相位鎖存器，該第二級(jí)鎖存器含有第5PMOS管，記為MP0_1管，該MP0_1管的源極和襯底相連后接電源電壓VDD；該MP0_1管的柵極接所述節(jié)點(diǎn)SALATCH_P；第6PMOS管，記為MP0_2管，該MP0_2管的源極和襯底相連后接電源電壓VDD；該MP0_2管的柵極接所述節(jié)點(diǎn)SALATCH_N；
第6NMOS管，記為MN1_1管，該MN1_1管的柵極接所述節(jié)點(diǎn)SALATCH_P，該MN1_1管的襯底接地；第7NMOS管，記為MN1_2管，該MN1_2管的柵極接所述節(jié)點(diǎn)SALATCH_N，該MN1_2管的襯底接地；第2、第3兩個(gè)反相器，分別記為φ2和φ3，所述兩個(gè)反相器反相相接第2反相器的輸入端在和第3反相器的輸出的端相連后再同時(shí)與所述MP0_1管的漏極和MN1_1管的源極相連，形成節(jié)點(diǎn)QI；第2反相器φ2的輸出端再和第3反相器φ3的輸入端相連后再和所述MP0_2管的漏極和MN1_2管的源極相連，形成節(jié)點(diǎn)QNI；第8NMOS管，記為MN0_1管，該MN0_1管的漏極在和襯底相連后接地，該MN0_1管的柵極接時(shí)鐘信號(hào)CLK，源極接所述MN1_1管的漏極；第9MOS管，記為MN0_2管，該MN0_2管的漏極在和襯底相連后接地，柵極接時(shí)鐘信號(hào)CLK，源極接所述MN1_2管的漏極；第4反相器，記為反相器φ4，該反相器φ4的輸入端與所述節(jié)點(diǎn)QNI相連，輸出為所述CMOS觸發(fā)器的輸出Qb；第5反相器，記為反相器φ5，該反相器φ5的輸入端與所述節(jié)點(diǎn)QI相連，輸出信號(hào)為所述CMOS觸發(fā)器的另外一個(gè)輸出Q；同步使能電路，該電路的輸出端向所述第一、第二兩級(jí)鎖存其提供同步使能的輸入信號(hào)VD，所述同步使能電路包括第0反相器，記為反相器φ0，該反相器φ0的輸入端與使能信號(hào)E相連，輸出信號(hào)為使能信號(hào)的反相信號(hào)EN；第1CMOS傳輸門，含有兩個(gè)相互并聯(lián)的PMOS管和NMOS管，依次分別記為MPV管和MNN管；所述MPV管和MNN管的源極相連后接輸入數(shù)據(jù)信號(hào)D；所述MPV管和MNN管的漏極相連后接所述第一級(jí)鎖存器的MN2管的柵極；所述MPV管的襯底接電源電壓VDD，MNN管的襯底接地；第2CMOS傳輸門，含有兩個(gè)相互并聯(lián)的PMOS管和NMOS管，分別記為MPV’管和MNN’管；所述MPV’管和MNN’管的漏極并聯(lián)后接所述第一級(jí)鎖存器的MN2管的柵極；所述MPV’管和MNN’管的源極并聯(lián)后接所述第二級(jí)鎖存器內(nèi)的節(jié)點(diǎn)QNI；同步使能信號(hào)E同時(shí)與所述MNN管和MPV’管的柵極相連；所述EN分別接所述MPV管和MNN’管的柵極；所述MPV’管的襯底接電源電壓VDD，MNN’管的襯底接地。
本發(fā)明的有益效果是與GSMC15庫(kù)里相同功能的觸發(fā)器可以節(jié)省高于30％的功耗。電路延時(shí)特性相當(dāng)或者優(yōu)于GSMC15所提出的電路技術(shù)非常適合作為數(shù)字電路標(biāo)準(zhǔn)單元并應(yīng)用在低功耗集成電路設(shè)計(jì)中。


圖1.觸發(fā)器電路單元示意圖，D為數(shù)據(jù)信號(hào)輸入端，CK為時(shí)鐘信號(hào)輸入端，E為同步使能控制信號(hào)輸入端，Q和QN為互補(bǔ)信號(hào)輸出端；圖2.(a)GSMC的0.15um工藝數(shù)字標(biāo)準(zhǔn)單元庫(kù)中同步使能型互補(bǔ)輸出且上升沿觸發(fā)的觸發(fā)器電路單元FFEDHD1X電路結(jié)構(gòu)圖；(b)信號(hào)產(chǎn)生電路圖3.SAFF_CP觸發(fā)器電路結(jié)構(gòu)圖；圖4.交叉耦合NAND2鎖存器電路結(jié)構(gòu)圖；圖5.SAFF_CP_BRF觸發(fā)器電路結(jié)構(gòu)圖；圖6.本發(fā)明提出的SAFF_CP_BRF_EC觸發(fā)器電路結(jié)構(gòu)圖；圖7.SAFF_CP_BRF_EDCR觸發(fā)器電路結(jié)構(gòu)圖；圖8.說明觸發(fā)器靜態(tài)延時(shí)、總延時(shí)定義用圖。
具體實(shí)施例方式本發(fā)明解決其技術(shù)問題的技術(shù)方案是本發(fā)明提出的同步使能型條件預(yù)充觸發(fā)器SAFF_CP_BRF_EC，如圖6所示。SAFF_CP_BRF_EC觸發(fā)器采用條件預(yù)充技術(shù)減小觸發(fā)器電路本身功耗，并且由于第一級(jí)鎖存器的互補(bǔ)輸出端分別連接到兩個(gè)獨(dú)立的并具有相同電路參數(shù)的單時(shí)鐘相位鎖存器上，可以保證SAFF_CP_BRF_EC觸發(fā)器的互補(bǔ)輸出端Q和Qn都可以實(shí)現(xiàn)對(duì)稱的上升沿延時(shí)和下降沿延時(shí)。相對(duì)于SAFF_CP觸發(fā)器電路，由于SAFF_CP_BRF_EC觸發(fā)器中去掉了NMOS管MN6，可以大大改善電路的建立時(shí)間特性，減小了動(dòng)態(tài)功耗，同時(shí)電路結(jié)構(gòu)更加簡(jiǎn)單。另外減少了一條額外的高電壓電源線Vwell(給PMOS管MP1，MP2提供襯底偏置，Vwell＞VDD)，更加有利于電路的使用和設(shè)計(jì)。
SAFF_CP_BRF_EC觸發(fā)器的工作原理是同步使能信號(hào)E以及它的反相信號(hào)En控制兩個(gè)CMOS傳輸門，一個(gè)傳輸們?cè)贓＝1時(shí)，將數(shù)據(jù)D送到輸出端，E＝0時(shí)輸出保持二態(tài)；另一個(gè)傳輸們?cè)贓＝0時(shí)，將與Q波形相同的QNI送到輸出端，E＝1時(shí)輸出保持二態(tài)。兩個(gè)傳輸們的輸出端并接在一起，作為后級(jí)觸發(fā)器的數(shù)據(jù)輸入端VD.這樣E＝1時(shí)后級(jí)觸發(fā)器輸入信號(hào)是數(shù)據(jù)D，輸出在時(shí)鐘控制下跟隨數(shù)據(jù)D跳變，E＝0時(shí)后級(jí)觸發(fā)器輸入信號(hào)就成為QNI(與Q同相)，也就實(shí)現(xiàn)了”同步使能”.時(shí)鐘信號(hào)CLK和VD組成或邏輯并連接到PMOS管MP1的柵極，同時(shí)時(shí)鐘信號(hào)CLK和VDb(VD的反相信號(hào))組成或邏輯并連接到PMOS管MP2的柵極。當(dāng)CLK為高電平，MP1和MP2都截止，NMOS管MN1導(dǎo)通，如果此時(shí)VD為高電平，使得節(jié)點(diǎn)SALATCH_N放電，節(jié)點(diǎn)SALATCH_P維持高電平不變。此時(shí)第二級(jí)鎖存器被節(jié)點(diǎn)SALATCH_N和SALATCH_P驅(qū)動(dòng)，并且由于CLK為高電平，NMOS管MN4和MN5導(dǎo)通，使得觸發(fā)器互補(bǔ)輸出端Q為高電平，Qb為低電平。當(dāng)CLK為低電平的同時(shí)，如果輸入信號(hào)VD仍然保持高電平，MP1保持截止，不會(huì)對(duì)節(jié)點(diǎn)SALATCH_N進(jìn)行條件預(yù)充電；此時(shí)，對(duì)于第二級(jí)鎖存器，由于CLK為低電平，MN4和MN5截止，觸發(fā)器的互補(bǔ)輸出信號(hào)也會(huì)得到保持。當(dāng)CLK為低電平的同時(shí)，如果輸入信號(hào)VD翻轉(zhuǎn)到低電平，MP1導(dǎo)通，對(duì)SALATCH_N節(jié)點(diǎn)條件預(yù)充電；并且當(dāng)下一個(gè)時(shí)鐘上升沿到來時(shí)，節(jié)點(diǎn)SALATCH_P放電，節(jié)點(diǎn)SALATCH_N保持高電平并驅(qū)動(dòng)第二級(jí)鎖存器，使得觸發(fā)器互補(bǔ)輸出端Q為低電平，Qn為高電平。第一級(jí)鎖存器的輸出節(jié)點(diǎn)SALATCH_N和SALATCH_P分別連接到兩個(gè)獨(dú)立的并具有相同電路參數(shù)的單時(shí)鐘相位鎖存器上，這種連接方法不僅可以保證當(dāng)CLK為低電平時(shí)，觸發(fā)器的互補(bǔ)輸出端可以保持信號(hào)電平不變；同時(shí)，可以保證SAFF_CP_BRF_EC觸發(fā)器的互補(bǔ)輸出端Q和Qn都可以實(shí)現(xiàn)對(duì)稱的上升沿延時(shí)和下降沿延時(shí)。
本發(fā)明的必要技術(shù)特征是首先，它具有可靠的同步使能控制Enable。其次，觸發(fā)器電路采用由輸入數(shù)據(jù)信號(hào)VD控制的條件條件預(yù)充控制電路完成對(duì)電路內(nèi)部節(jié)點(diǎn)的條件條件預(yù)充過程，減小了觸發(fā)器本身的功耗。第一級(jí)鎖存器的條件條件預(yù)充過程配合第二級(jí)鎖存器，保證電路在CLK為低電平并且不對(duì)SALATCH_N或者SALATCH_P節(jié)點(diǎn)條件預(yù)充電時(shí)，觸發(fā)器的互補(bǔ)輸出端可以保持信號(hào)電平不變。再次，第一級(jí)鎖存器的輸出節(jié)點(diǎn)SALATCH_N和SALATCH_P分別連接到兩個(gè)獨(dú)立的并具有相同電路參數(shù)的單時(shí)鐘相位鎖存器上，這種連接方法可以保證SAFF_CP_BRF_EC觸發(fā)器的互補(bǔ)輸出端Q和Qb都可以實(shí)現(xiàn)對(duì)稱的上升沿延時(shí)和下降沿延時(shí)。另外，相對(duì)于基本型觸發(fā)器SAFF_CP，由于SAFF_CP_BRF_EC觸發(fā)器去掉了NMOS管MN6，可以大大改善電路的建立時(shí)間特性，動(dòng)態(tài)功耗也減小，同時(shí)電路結(jié)構(gòu)更加簡(jiǎn)單，減少了一條額外的高電壓電源線Vwell(給PMOS管MP1，MP2提供襯底偏置，Vwell＞VDD)，更加有利于電路的使用和設(shè)計(jì)，在輸出級(jí)增加了電位保持電路(φ2和φ3組成)。
為了比較本發(fā)明所提出的SAFF_CP_BRF_EC觸發(fā)器相對(duì)于GSMC15庫(kù)里相同功能觸發(fā)器FFEDHD1X的性能，使用電路仿真工具HSPICE對(duì)二種電路結(jié)構(gòu)進(jìn)行了后仿真比較分析。表1所示為二種觸發(fā)器后仿真動(dòng)態(tài)功耗和電路面積數(shù)據(jù)比較。電路動(dòng)態(tài)功耗仿真中時(shí)鐘信號(hào)輸入CLK為100MHz，50％占空比方波信號(hào)(0V-1.5V)，數(shù)據(jù)信號(hào)輸入D為20MHz，50％占空比方波信號(hào)(0V-1.5V)。數(shù)據(jù)信號(hào)相對(duì)于時(shí)鐘信號(hào)有1ns的延時(shí)，所有輸入信號(hào)的邊沿寬度都是0.104ns.”Q load/Qn empty”表示觸發(fā)器輸出端Q接20fF電容負(fù)載，Qn端懸空。動(dòng)態(tài)功耗和電路面積數(shù)據(jù)單位分別為微瓦特(uW)和微米*微米(um*um)。
表1觸發(fā)器后仿真動(dòng)態(tài)功耗、電路面積比較

s表2所示為二種觸發(fā)器后仿真總延時(shí)TotalDelay的比較。
如圖8所示D-CK延時(shí)vs CK-Q延時(shí)曲線，隨著D-CK延時(shí)的增大，CK-Q的延時(shí)趨于一個(gè)穩(wěn)定的值——靜態(tài)延時(shí)(TstaticDelay)，定義靜態(tài)延時(shí)的105％倍為D0，與此對(duì)應(yīng)的D-CK延時(shí)定義為Tmp，D0+Tmp定義為總延時(shí)(TotalDelay)二種觸發(fā)器電路采用相同的電路配置，輸入信號(hào)轉(zhuǎn)換時(shí)間為0.05ns，電路兩個(gè)輸出端都接負(fù)載20fF。RISE、FALL分別表示輸出信號(hào)上升沿和輸出信號(hào)下降沿；延時(shí)數(shù)據(jù)單位是納秒(ps)。
表2 FFEDHD1X觸發(fā)器&SAFF_CP_BRF_EC觸發(fā)器后仿真總延時(shí)(TotalDelay)

表3和表3B所示為二種觸發(fā)器后仿真靜態(tài)延時(shí)(TstaticDelay)隨電路負(fù)載變化的關(guān)系。二種觸發(fā)器電路采用相同的電路配置，輸入信號(hào)轉(zhuǎn)換時(shí)間為0.104ns，單位負(fù)載為4fF。SAFF_CP_BRF_EC觸發(fā)器電路相對(duì)于GSMC15庫(kù)里的FFEDHD1X觸發(fā)器具有基本相當(dāng)?shù)碾娐费訒r(shí)并且上升沿延時(shí)與下降沿延時(shí)基本相同，這里不考慮亞穩(wěn)態(tài)效應(yīng)。tQ和tQn分別表示同相輸出端、反相輸出端的延時(shí)；RISE和FALL分別表示輸出信號(hào)上升沿和輸出信號(hào)下降沿；延時(shí)數(shù)據(jù)單位是納秒(ps)。
表3A FFEDHD1X觸發(fā)器后仿真靜態(tài)延時(shí)與負(fù)載關(guān)系


表3B SAFF_CP_BRF_EC觸發(fā)器后仿真靜態(tài)延時(shí)與負(fù)載關(guān)系

表4A和表4B所示為二種觸發(fā)器后仿真延時(shí)與輸入信號(hào)轉(zhuǎn)換時(shí)間的關(guān)系。二種觸發(fā)器電路采用相同的電路配置，輸入信號(hào)單位轉(zhuǎn)換時(shí)間為0.05ns，電路負(fù)載為20fF。SAFF_CP_BRF_EC觸發(fā)器電路相對(duì)于GSMC15庫(kù)里的FFEDHD1X觸發(fā)器具有基本相當(dāng)?shù)碾娐费訒r(shí)并且上升沿延時(shí)與下降沿延時(shí)基本相同，這里不考慮亞穩(wěn)態(tài)效應(yīng)。tQ和tQn分別表示同相輸出端、反相輸出端的延時(shí)；RISE和FALL分別表示輸出信號(hào)上升沿和輸出信號(hào)下降沿；延時(shí)數(shù)據(jù)單位是納秒(ns)。
表4A FFEDHD1X觸發(fā)器后仿真延時(shí)與轉(zhuǎn)換時(shí)間關(guān)系電路負(fù)載＝20fF，單位轉(zhuǎn)換時(shí)間＝0.05ns

表4B SAFF_CP_BRF_EC觸發(fā)器后仿真延時(shí)與轉(zhuǎn)換時(shí)間關(guān)系

權(quán)利要求
1.同步使能型條件預(yù)充CMOS觸發(fā)器，其特征在于，所述CMOS觸發(fā)器是上升沿觸發(fā)器，含有第一級(jí)鎖存器，包括第1“或”邏輯電路，含有兩個(gè)NMOS管，記為(MN9)管和(MN8)管；該兩個(gè)NMOS管的漏極相連，襯底相連后接地；該MN8管的源極和柵極接輸入數(shù)據(jù)信號(hào)VD；該MN9管的柵極接輸入數(shù)據(jù)信號(hào)VDb，該VDb信號(hào)是所述VD信號(hào)的反相信號(hào)，該MN9管的源極接時(shí)鐘信號(hào)CLK；第2“或”邏輯電路，含有兩個(gè)NMOS管，記為(MN10)管和(MN11)管；該兩個(gè)NMOS管的漏極相連，襯底相連后接地；該MN10管的源極和柵極接輸入數(shù)據(jù)信號(hào)VDb；該MN11管的柵極接輸入數(shù)據(jù)信號(hào)VD，該MN11管的源極接時(shí)鐘信號(hào)CLK；第1PMOS管，記為(MP1)管，所述第1“或”邏輯電路中的時(shí)鐘信號(hào)CLK和輸入數(shù)據(jù)信號(hào)VDb組成“或”邏輯，并經(jīng)過MN9管的漏極和所述MP1管的柵極相連；該MP1管的源極和襯底相連后接電源電壓VDD；第2PMOS管，記為(MP2)管，所述第2“或”邏輯電路中的時(shí)鐘信號(hào)CLK和數(shù)據(jù)數(shù)據(jù)組成“或”邏輯，并經(jīng)過所述MN11管的漏極與所述MP2管的柵極相連；該MP2管的源極和襯底相連后接電源電壓VDD；第3PMOS管，記為(MP3)管，該MP3管的源極在和襯底相連后接電源電壓VDD；第4PMOS管，記為(MP4)管，該MP4管的源極在和襯底相連后接電源電壓VDD；第4NMOS管，記為(MN4)管，該MN4管的源極同時(shí)和所述MP1管和MP3管的漏極、MP4管的柵極相連后形成節(jié)點(diǎn)SALATCH_N；該MN4管的柵極同時(shí)和所述MP3管的柵極、MP4管和MP2管的漏極相連后形成節(jié)點(diǎn)SALATCH_P；該MN4管的襯底接地；第5NMOS管，記為(MN5)管，該MN5管的源極和所述節(jié)點(diǎn)SALATCH_P相連；該MN5管的柵極和所述節(jié)點(diǎn)SALATCH_N相連；該MN5管的襯底接地；第2NMOS管，記為(MN2)管，該MN2管的源極和所述MN4管的漏極相連；該MN2管的襯底接地；第3NMOS管，記為(MN3)管，該MN3管的源極和所述MN5的漏極相連；該MN3管的襯底接地；第1NMOS管，記為(MN1)管，該MN1管的源極同時(shí)和所述MN2管和MN3管的漏極相連；該MN1管的柵極接時(shí)鐘信號(hào)CLK；該MN1管的襯底接地；第1反相器，記為反相器φ1，該反相器φ1的輸入端和所述MN2管的柵極相連，形成輸入數(shù)據(jù)信號(hào)VD的輸入端；該反相器φ1的輸出端是一個(gè)輸入數(shù)據(jù)信號(hào)VDb的輸出端，該輸出端與所述MN3管的柵極相連；第二級(jí)鎖存器，包括兩個(gè)具有相同電學(xué)參數(shù)的單時(shí)鐘相位鎖存器，該第二級(jí)鎖存器含有第5PMOS管，記為(MP0_1)管，該MP0_1管的源極和襯底相連后接電源電壓VDD；該MP0_1管的柵極接所述節(jié)點(diǎn)SALATCH_P；第6PMOS管，記為(MP0_2)管，該MP0_2管的源極和襯底相連后接電源電壓VDD；該MP0_2管的柵極接所述節(jié)點(diǎn)SALATCH_N；第6NMOS管，記為(MN1_1)管，該MN1_1管的柵極接所述節(jié)點(diǎn)SALATCH_P，該MN1_1管的襯底接地；第7NMOS管，記為(MN1_2)管，該MN1_2管的柵極接所述節(jié)點(diǎn)SALATCH_N，該MN1_2管的襯底接地；第2、第3兩個(gè)反相器，分別記為φ2和φ3，所述兩個(gè)反相器反相相接第2反相器的輸入端在和第3反相器的輸出的端相連后再同時(shí)與所述MP0_1管的漏極和MN1_1管的源極相連，形成節(jié)點(diǎn)QI；第2反相器φ2的輸出端再和第3反相器φ3的輸入端相連后再和所述MP0_2管的漏極和MN1_2管的源極相連，形成節(jié)點(diǎn)QNI；第8NMOS管，記為(MN0_1)管，該MN0_1管的漏極在和襯底相連后接地，該MN0_1管的柵極接時(shí)鐘信號(hào)CLK，源極接所述MN1_1管的漏極；第9MOS管，記為(MN0_2)管，該MN0_2管的漏極在和襯底相連后接地，柵極接時(shí)鐘信號(hào)CLK，源極接所述MN1_2管的漏極；第4反相器，記為反相器φ4，該反相器φ4的輸入端與所述節(jié)點(diǎn)QNI相連，輸出為所述CMOS觸發(fā)器的輸出Qb；第5反相器，記為反相器φ5，該反相器φ5的輸入端與所述節(jié)點(diǎn)QI相連，輸出信號(hào)為所述CMOS觸發(fā)器的另外一個(gè)輸出Q；同步使能電路，該電路的輸出端向所述第一、第二兩級(jí)鎖存其提供同步使能的輸入信號(hào)VD，所述同步使能電路包括第0反相器，記為反相器φ0，該反相器φ0的輸入端與使能信號(hào)E相連，輸出信號(hào)為使能信號(hào)的反相信號(hào)EN；第1CMOS傳輸門，含有兩個(gè)相互并聯(lián)的PMOS管和NMOS管，依次分別記為MPV管和MNN管；所述MPV管和MNN管的源極相連后接輸入數(shù)據(jù)信號(hào)D；所述MPV管和MNN管的漏極相連后接所述第一級(jí)鎖存器的MN2管的柵極；所述MPV管的襯底接電源電壓VDD，MNN管的襯底接地；第2CMOS傳輸門，含有兩個(gè)相互并聯(lián)的PMOS管和NMOS管，分別記為MPV’管和MNN’管；所述MPV’管和MNN’管的漏極并聯(lián)后接所述第一級(jí)鎖存器的MN2管的柵極；所述MPV’管和MNN’管的源極并聯(lián)后接所述第二級(jí)鎖存器內(nèi)的節(jié)點(diǎn)QNI；同步使能信號(hào)E同時(shí)與所述MNN管和MPV’管的柵極相連；所述EN分別接所述MPV管和MNN’管的柵極；所述MPV’管的襯底接電源電壓VDD，MNN’管的襯底接地。
全文摘要
同步使能型條件預(yù)充CMOS觸發(fā)器，屬于D觸發(fā)器技術(shù)領(lǐng)域，其特征在于，它有同步使能電路以及第一、第二兩級(jí)鎖存其一次串接構(gòu)成，所述同步使能電路含有兩個(gè)CMOS傳輸門，它的輸入分別是輸入數(shù)據(jù)信號(hào)和第二級(jí)鎖存器中的一個(gè)輸出信號(hào)，兩個(gè)傳輸們分別在同步使能信號(hào)以及反相信號(hào)控制下向第一級(jí)鎖存器輸出同步使能的輸入數(shù)據(jù)信號(hào)；第一級(jí)鎖存器采用有輸入數(shù)據(jù)信號(hào)控制的條件預(yù)充電路，降低了電路功耗；第二級(jí)鎖存器有兩個(gè)相同電路參數(shù)的單相時(shí)鐘鎖存器構(gòu)成，輸出端上升沿和下降沿延時(shí)對(duì)稱，還在兩鎖存器輸出端接一個(gè)保持電路，實(shí)現(xiàn)時(shí)鐘信號(hào)為低時(shí)電位的保持確定。
文檔編號(hào)H03K3/00GK1702963SQ20051001190
公開日2005年11月30日 申請(qǐng)日期2005年6月9日 優(yōu)先權(quán)日2005年6月9日
發(fā)明者楊華中, 汪海兵, 喬飛, 汪蕙 申請(qǐng)人:清華大學(xué)