專利名稱：恒壓輸出電路的制作方法
發(fā)明
背景技術(shù)：
領(lǐng)域本發(fā)明涉及恒壓輸出電路，當(dāng)電源電壓變化時用于穩(wěn)定來自電源的輸出。
背景技術(shù)：
圖4是傳統(tǒng)的恒壓輸出電路的例子。
輸入端連接到參考電壓VREF的差動放大電路401的輸出端411連接到用作輸出晶體管的PMOS晶體管431的柵極。PMOS晶體管431的源極端連接到電源電壓VDD，且PMOS晶體管431的漏極端連接到輸出端VOUT。電阻器441的一端連接到輸出端VOUT，且電阻器441的另一端分別連接到差動放大電路401的另一輸入端和電阻器442的一端。電阻器442的另一端連接到地電位VSS。
在圖4所示構(gòu)造的恒壓輸出電路中，當(dāng)節(jié)點442的電位低于參考電壓VREF時，差動放大電路401的輸出端411的電位下降，PMOS晶體管431的柵-源電壓增加，因此，電路的輸出電流增加。結(jié)果，輸出端VOUT的電位和節(jié)點422的電位分別增加。另一方面，當(dāng)節(jié)點442的電位高于參考電壓VREF時，差動放大電路401的輸出端411的電位增加，PMOS晶體管431的柵-源電壓降低，因此，電路的輸出電流降低。結(jié)果，輸出端VOUT的電位和節(jié)點422的電位共同下降。基于這種機制，節(jié)點422的電位穩(wěn)定在與參考電壓VREF的電位相同的水平，且輸出端VOUT的電位變成與電阻器441對電阻器442的電阻值的比例一致的常數(shù)。
當(dāng)電源電壓VDD從該穩(wěn)定態(tài)增加時，PMOS晶體管431的柵-源電壓暫時增加，電流增加，且因此輸出端VOUT的電位增加。這之后，基于所述機制節(jié)點422的電位穩(wěn)定在與參考電壓VREF的電位相同的水平。
相反地，當(dāng)電源電壓VDD下降時，PMOS晶體管431的柵-源電壓暫時減小，電流減小，且因此輸出端VOUT的電位下降。這之后，依靠所述機制節(jié)點422的電位穩(wěn)定在與參考電壓VREF的電位相同的水平。
在這種恒壓輸出電路中，當(dāng)電源電壓變化時，作為穩(wěn)定來自該電路的輸出的手段，例如，有公知的使用專利文獻JP5-40535A(圖1)公開的手段的方法。然而，該方法包含有問題，因為元件的數(shù)量增加。
在下文中將參考圖5說明相關(guān)技術(shù)固有的問題。在傳統(tǒng)的恒壓輸出電路中，當(dāng)電源電壓VDD在圖5的A點變化時，如虛線所示，差動放大電路401的輸出端411的電位穩(wěn)定在原先的值一定的時間，直到B點。因此，PMOS晶體管431的柵-源電壓變化，從而引起的流過PMOS晶體管431的電流變化。結(jié)果，如虛線所示，輸出端VOUT的輸出電壓暫時變化。在恒壓輸出電路中，輸出電壓值的變化是令人滿意的小，不增加元件數(shù)量而抑止該變化是個問題。

發(fā)明內(nèi)容
為了解決上面提到的問題，本發(fā)明采有下面的結(jié)構(gòu)。那就是，恒壓輸出電路包括第一輸入端連接到參考電壓的差動放大電路；源極端連接到電源電壓、漏極端連接到輸出端、以及柵極端連接到差動放大電路的輸出端的輸出晶體管；一端連接到輸出端、且另一端連接到差動放大電路的第二輸入端的第一電阻器；一端連接到第一電阻器的另一端和差動放大電路的第二輸入端、且另一端接地的第二電阻器；以及一端連接到電源電壓、且另一端連接到差動放大電路的輸出端的電容器。
在本發(fā)明中，當(dāng)電源電壓變化時，由于輸出晶體管的柵極電壓變化使得跟隨電源電壓的變化，輸出晶體管的柵-源電壓變成恒量，且因此輸出電壓變得穩(wěn)定。
同樣，按照本發(fā)明的恒壓輸出電路進一步包括第一輸入端連接到參考電壓的差動放大電路；源極端連接到電源電壓、且柵極端連接到差動放大電路的輸出端的晶體管；一端連接到晶體管的漏極端、且另一端接地的恒流電路；源極端連接到電源電壓、漏極端連接到輸出端、且漏極端連接到晶體管的漏極端的輸出晶體管；一端連接到輸出端、且另一端連接到差動放大電路的第二輸入端的第一電阻器；一端連接到第一電阻器的另一端和差動放大電路的第二輸入端，且另一端接地的第二電阻器；以及一端連接到電源電壓、且另一端連接到輸出晶體管的輸出端的電容器。
同樣，按照本發(fā)明的恒壓輸出電路進一步包括第一輸入端連接到參考電壓的差動放大電路；源極端連接到電源電壓、且柵極端連接到差動放大電路的輸出端的晶體管；一端連接到晶體管的漏極端、且另一端接地的恒流電路；源極端連接到電源電壓、漏極端連接到輸出端、且柵極端連接到晶體管的漏極端的輸出晶體管；一端連接到輸出端、且另一端連接到差動放大電路的第二輸入端的第一電阻器；一端連接到第一電阻器的另一端和差動放大電路的第二輸入端、且另一端接地的第二電阻器；以及一端連接到電源電壓、且另一端連接到輸出晶體管的柵極端的電容器。
同樣，按照本發(fā)明的恒壓輸出電路進一步包括第一輸入端連接到參考電壓的差動放大電路；漏極端接地、且柵極端連接到差動放大電路的輸出端的晶體管；一端連接到電源電壓，且另一端連接到晶體管的源極端的恒流電路；源極端連接到電源電壓、柵極端連接到晶體管的源極端、且漏極端連接到輸出端的輸出晶體管；一端連接到輸出端、且另一端連接到差動放大電路的第二輸入端的第一電阻器；一端連接到第一電阻器的另一端和差動放大電路的第二輸入端、且另一端接地的第二電阻器；以及一端連接到電源電壓、且另一端連接到差動放大電路的輸出端的電容器。
同樣，按照本發(fā)明的恒壓輸出電路進一步包括第一輸入端連接到參考電壓的差動放大電路；漏極端接地、且柵極端連接到差動放大電路的輸出端的晶體管；一端連接到電源電壓，且另一端連接到晶體管的源極端的恒流電路；源極端連接到電源電壓、柵極端連接到晶體管的源極端、且漏極端連接到輸出端的輸出晶體管；一端連接到輸出端、且另一端連接到差動放大電路的第二輸入端的第一電阻器；一端連接到第一電阻器的另一端和差動放大電路的第二輸入端、且另一端接地的第二電阻器；以及一端連接到陽極電源電壓、且另一端連接到輸出晶體管的柵極端的電容器。
在本發(fā)明中，類似地，當(dāng)電源電壓變化時，由于輸出晶體管的柵極電壓變化以使跟隨電源電壓變化，輸出晶體管的柵-源電壓變成恒量，且因此輸出電壓變得穩(wěn)定。
而且，按照本發(fā)明的恒壓輸出電路的晶體管和輸出晶體管各包括PMOS晶體管。
而且，按照本發(fā)明的恒壓輸出電路的電容器的電容值大于寄生電容值。
而且，按照本發(fā)明的恒壓輸出電路的恒流電路包括PMOS耗盡型晶體管。
而且，按照本發(fā)明的恒壓輸出電路的恒流電路有電流鏡結(jié)構(gòu)。
在本發(fā)明中，在電源電壓端與控制輸出晶體管的柵極電位的端子之間插入電容器，當(dāng)電源電壓變化時，輸出晶體管的柵-源電壓固定，因此，即使在電源電壓變化期間，能得到穩(wěn)定的輸出。


在附圖中圖1是顯示按照本發(fā)明的第一實施例恒壓輸出電路的結(jié)構(gòu)的電路圖；圖2是顯示按照本發(fā)明的第二實施例恒壓輸出電路的結(jié)構(gòu)的電路圖；
圖3是顯示按照本發(fā)明的第三實施例恒壓輸出電路的結(jié)構(gòu)的電路圖；圖4是顯示傳統(tǒng)的恒壓輸出電路的結(jié)構(gòu)的電路圖；圖5是波形圖，說明本發(fā)明的恒壓輸出電路的運行和傳統(tǒng)的恒壓輸出電路的運行；圖6是顯示按照本發(fā)明的第四實施例恒壓輸出電路的結(jié)構(gòu)的電路圖；以及圖7是顯示按照本發(fā)明的第五實施例恒壓輸出電路的結(jié)構(gòu)的電路圖；具體實施方式
第一實施例圖1顯示按照本發(fā)明的第一實施例的恒壓輸出電路。恒壓輸出電路由兩級放大電路構(gòu)成。恒壓輸出電路包括在第一輸入端321輸入?yún)⒖茧妷篤REF的差動放大電路301；源極端連接到電源電壓VDD、漏極端連接到輸出端VOUT、且柵極端連接到差動放大電路301的輸出端311的用作輸出晶體管的PMOS晶體管331；一端連接到輸出端VOUT、且另一端連接到差動放大電路301的第二輸入端322的第一電阻器341；一端連接到第一電阻器341的另一端和差動放大電路301的第二輸入端322，且另一端接地到VSS的第二電阻器342；以及一端連接到電源電壓VDD、且另一端連接到差動放大電路301的輸出端311的電容器351。
在圖1所示的恒壓輸出電路中，當(dāng)?shù)谝惠斎攵?21的電壓與第二輸入端322的電壓彼此相等時，差動放大電路301的輸出端311的輸出電壓變得穩(wěn)定，且因此輸出端VOUT的輸出電壓變得穩(wěn)定。當(dāng)電源電壓如圖5所示變化時，由于在電容器351中保存電荷，如圖5的實線所示，差動放大電路301的輸出端311的電位快速變化以使跟隨電源電壓。由于這個原因，即使當(dāng)電源電壓VDD變化時，PMOS晶體管331的柵-源電壓變得恒定。因此，如圖5的實線所示，快速抑止了輸出的變化，且它的變化值還變小。
第二實施例圖2顯示按照本發(fā)明的第二實施例的恒壓輸出電路。恒壓輸出電路由三級放大電路構(gòu)成。恒壓輸出電路包括在第一輸入端121輸入?yún)⒖茧妷篤REF的差動放大電路101；源極端連接到電源電壓VDD、且柵極端連接到差動放大電路101的輸出端111的第一PMOS晶體管132；一端接地且另一端連接到第一PMOS晶體管132的漏極端的恒流電路102；源極端連接到電源電壓VDD、柵極端連接到第一PMOS晶體管132的漏極端、且漏極端連接到輸出端VOUT的用作輸出晶體管的第二PMOS晶體管131；一端連接到輸出端VOUT、且另一端連接到差動放大電路101的第二輸入端122的第一電阻器141；一端連接到第一電阻器141的另一端和差動放大電路101的第二輸入端122，且另一端接地到VSS的第二電阻器142；以及一端連接到電源電壓VDD、且另一端連接到差動放大電路101的輸出端111的電容器151。
具有由第一PMOS晶體管132和恒流電路102構(gòu)成的放大級的三級放大電路能提高三個放大級的總增益直到高增益區(qū)。因此，與上面提到的兩級放大電路構(gòu)成的恒壓輸出電路相比，由三級放大電路構(gòu)成的恒壓輸出電路能提高波紋抑制比特性。
在圖2所示的恒壓輸出電路中，當(dāng)?shù)谝惠斎攵?21的電壓與第二輸入端122的電壓彼此相等時，差動放大電路101的輸出端111的輸出電壓變得穩(wěn)定，且因此輸出端VOUT的輸出電壓變得穩(wěn)定。當(dāng)電源電壓VDD如圖5所示變化時，由于在電容器151中保存電荷，如圖5的實線所示，差動放大電路101的輸出端111的電位快速變化以使跟隨電源電壓。而且，由于引起恒定電流從恒流電路102流入PMOS晶體管132，PMOS晶體管132的柵-源電壓變得恒定。因此，節(jié)點112的電壓變化以便跟蹤輸出端111的電壓，且即使當(dāng)電源電壓VDD變化時，PMOS晶體管131的柵-源電壓變得恒定。結(jié)果，能抑制輸出端VOUT電位的變化至小水平。
第三實施例圖3顯示按照本發(fā)明的第三實施例的恒壓輸出電路。恒壓輸出電路由三級放大電路構(gòu)成。恒壓輸出電路包括在第一輸入端221輸入?yún)⒖茧妷篤REF的差動放大電路201；源極端連接到電源電壓VDD、且柵極端連接到差動放大電路201的輸出端211的第一PMOS晶體管232；一端接地且另一端連接到第一PMOS晶體管232的漏極端的恒流電路202；源極端連接到電源電壓VDD、柵極端連接到第一PMOS晶體管232的漏極端、且漏極端連接到輸出端VOUT、用作輸出晶體管的第二PMOS晶體管231；一端連接到輸出端VOUT、且另一端連接到差動放大電路201的第二輸入端222的第一電阻器241；一端連接到第一電阻器241的另一端和差動放大電路201的第二輸入端222、且另一端接地到VSS的第二電阻器242；以及一端連接到電源電壓VDD、且另一端連接到第二PMOS晶體管231的柵極端的電容器251。
具有由第一PMOS晶體管232和恒流電路202構(gòu)成的放大級的三級放大電路能提高三個放大級的總增益直到高增益區(qū)。因此，與上面提到的兩級放大電路構(gòu)成的恒壓輸出電路相比，由三級放大電路構(gòu)成的恒壓輸出電路能提高微波抑制比特性。
在圖3所示的恒壓輸出電路中，當(dāng)?shù)谝惠斎攵?21的電壓與第二輸入端222的電壓彼此相等時，差動放大電路201的輸出端211的輸出電壓變得穩(wěn)定，且因此輸出端VOUT的輸出電壓變得穩(wěn)定。當(dāng)電源電壓VDD如圖5所示變化時，由于在電容器251的相互相反的端子之間保存電荷，第二PMOS晶體管231的柵極端212的電位快速變化以便跟隨電源電壓VDD。由于這個原因，即使當(dāng)電源電壓VDD變化時，PMOS晶體管231的柵-源電壓變得恒定。因此，輸出端VOUT的輸出電壓不變。
第四和第五實施例圖6顯示按照本發(fā)明第四實施例的恒壓輸出電路。在圖6中，在不同于圖2所示的恒壓輸出電路的恒壓輸出電路中提供電容器651，恒流電路602連接到電源端。圖7顯示按照本發(fā)明第五實施例的恒壓輸出電路。在圖7中，在不同于圖3所示的恒壓輸出電路的恒壓輸出電路中提供電容器751，恒流電路702連接到電源端。第四與第五實施例的恒壓輸出電路的電路運行和效果與第二和第三實施例的恒壓輸出電路的相同。
權(quán)利要求
1.一種恒壓輸出電路，包括用于劃分輸出電壓的分壓電阻器；參考電壓電路；差動放大電路，用于接收作為它的輸入的來自所述分壓電阻器的輸出電壓和來自所述參考電壓電路的參考電壓；輸出晶體管，用于基于所述差動放大電路的輸出控制來自所述分壓電阻器的所述輸出電壓；以及在電源電壓和所述輸出晶體管的柵極端之間的電容器。
2.按照權(quán)利要求1所述的恒壓輸出電路，進一步包括第一輸入端連接到參考電壓的差動放大電路；源極端連接到電源電壓、漏極端連接到輸出端、且柵極端連接到所述差動放大電路的輸出端的輸出晶體管；一端連接到所述輸出端、且另一端連接到所述差動放大電路的第二輸入端的第一電阻器；一端連接到所述第一電阻器的另一端和所述差動放大電路的第二輸入端、且另一端接地的第二電阻器；以及一端連接到電源電壓、且另一端連接到所述差動放大電路的輸出端的電容器。
3.按照權(quán)利要求1所述的恒壓輸出電路，進一步包括在所述差動放大電路的輸出端與所述輸出晶體管的柵極之間的由晶體管和恒流電路構(gòu)成且控制所述輸出晶體管的柵極電位的電路。
4.按照權(quán)利要求3所述的恒壓輸出電路，進一步包括第一輸入端連接到參考電壓的差動放大電路；源極端連接到電源電壓、且柵極端連接到所述差動放大電路的輸出端的晶體管；一端接地且另一端連接到所述晶體管的漏極端的恒流電路；源極端連接到所述電源電壓、柵極端連接到所述晶體管的漏極端、且漏極端連接到輸出端的輸出晶體管；一端連接到所述輸出端、且另一端連接到所述差動放大電路的第二輸入端的第一電阻器；一端連接到所述第一電阻器的另一端和所述差動放大電路的第二輸入端、且另一端接地的第二電阻器；以及一端連接到所述電源電壓、且另一端連接到所述差動放大電路的輸出端的電容器。
5.按照權(quán)利要求3所述的恒壓輸出電路，進一步包括第一輸入端連接到參考電壓的差動放大電路；源極端連接到電源電壓、且柵極端連接到所述差動放大電路的輸出端的晶體管；一端接地且另一端連接到所述晶體管的漏極端的恒流電路；源極端連接到所述電源電壓、柵極端連接到所述晶體管的漏極端、且漏極端連接到輸出端的輸出晶體管；一端連接到所述輸出端、且另一端連接到所述差動放大電路的第二輸入端的第一電阻器；一端連接到所述第一電阻器的另一端和所述差動放大電路的第二輸入端、且另一端接地的第二電阻器；以及一端連接到陽極電源電壓、且另一端連接到所述輸出晶體管的柵極端的電容器。
6.按照權(quán)利要求3所述的恒壓輸出電路，進一步包括第一輸入端連接到參考電壓的差動放大電路；漏極端接地、且柵極端連接到所述差動放大電路的輸出端的晶體管；一端連接到所述電源電壓、且另一端連接到所述晶體管的源極端的恒流電路；源極端連接到所述電源電壓、柵極端連接到所述晶體管的漏極端、且漏極端連接到輸出端的輸出晶體管；一端連接到所述輸出端、且另一端連接到所述差動放大電路的第二輸入端的第一電阻器；一端連接到所述第一電阻器的另一端和所述差動放大電路的第二輸入端、且另一端接地的第二電阻器；以及一端連接到所述電源電壓、且另一端連接到所述差動放大電路的輸出端的電容器。
7.按照權(quán)利要求3所述的恒壓輸出電路，進一步包括第一輸入端連接到參考電壓的差動放大電路；漏極端接地、且柵極端連接到所述差動放大電路的輸出端的晶體管；一端連接到所述電源電壓、且另一端連接到所述晶體管的源極端的恒流電路；源極端連接到所述電源電壓、柵極端連接到所述晶體管的源極端、且漏極端連接到輸出端的輸出晶體管；一端連接到所述輸出端、且另一端連接到所述差動放大電路的第二輸入端的第一電阻器；一端連接到所述第一電阻器的另一端和所述差動放大電路的第二輸入端、且另一端接地的第二電阻器；以及一端連接到陽極電源電壓、且另一端連接到所述輸出晶體管的柵極端的電容器。
8.按照權(quán)利要求1所述的恒壓輸出電路，其中所述輸出晶體管包括PMOS晶體管。
9.按照權(quán)利要求3所述的恒壓輸出電路，其中所述晶體管和所述輸出晶體管各包括PMOS晶體管。
10.按照權(quán)利要求1所述的恒壓輸出電路，其中所述電容器的電容值大于寄生電容值。
11.按照權(quán)利要求1所述的恒壓輸出電路，其中所述恒流電路包括PMOS耗盡型晶體管。
12.按照權(quán)利要求1所述的恒壓輸出電路，其中所述恒流電路有電流鏡結(jié)構(gòu)。
全文摘要
所提供的是恒壓輸出電路，當(dāng)電源電壓變化時，用于穩(wěn)定輸出。至少由差動放大電路、輸出晶體管、以及用于劃分輸出電壓的電阻器構(gòu)成的恒壓輸出電路包括連接到端子的電容器，通過該端子控制輸出晶體管的柵極端。因此，當(dāng)電源電壓變化時改善輸出電壓的穩(wěn)定性。
文檔編號H03F1/30GK1696861SQ20051007141
公開日2005年11月16日 申請日期2005年5月11日 優(yōu)先權(quán)日2004年5月11日
發(fā)明者木村亮平 申請人:精工電子有限公司