專利名稱：移位寄存器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及液晶顯示器的驅(qū)動電路，尤其涉及采用非晶硅薄膜晶體管的移位寄存器。
背景技術(shù)：
通常，作為電視機或計算機顯示裝置使用的液晶顯示器(LCD)利用電場來控制液晶的光透射率。為此，LCD包括液晶顯示板和驅(qū)動電路，所述液晶顯示板具有按矩陣排列的液晶單元，而所述驅(qū)動電路用于驅(qū)動液晶顯示板。
在液晶顯示板中，將柵線和數(shù)據(jù)線設(shè)置成彼此交叉的形式。交叉的柵線和數(shù)據(jù)線限定了多個液晶單元。液晶顯示板上設(shè)有向每個液晶單元提供電場的像素電極和公共電極。每個像素電極通過作為開關(guān)裝置的薄膜晶體管上的源極端和漏極端與各條數(shù)據(jù)線相連。薄膜晶體管的柵極端與相鄰的柵線相連。
驅(qū)動電路包括驅(qū)動?xùn)啪€的柵驅(qū)動器，和驅(qū)動數(shù)據(jù)線的數(shù)據(jù)驅(qū)動器。柵驅(qū)動器順序地向柵線施加掃描信號以便順序地驅(qū)動液晶顯示板上的液晶單元。在將掃描信號施加?xùn)啪€的同時，數(shù)據(jù)驅(qū)動器向每條數(shù)據(jù)線施加視頻信號。因此，LCD可以根據(jù)每個液晶單元的視頻信號，通過在像素電極和公共電極之間施加的電場來控制光的透射率，進而顯示圖像。
在這種驅(qū)動電路中，柵驅(qū)動器利用移位寄存器產(chǎn)生順序驅(qū)動?xùn)啪€的掃描信號。數(shù)據(jù)驅(qū)動器利用移位寄存器產(chǎn)生用于順序?qū)σ曨l信號采樣的采樣信號，所述視頻信號由外部特定單元提供。
圖1是表示現(xiàn)有技術(shù)中兩相移位寄存器結(jié)構(gòu)的方框圖。
參照圖1，移位寄存器包括以級聯(lián)形式連接的第1到第n級。在提供高電平和低電平驅(qū)動電壓(未示出)的同時，向第1到第n級同時施加第一和第二時鐘信號C1和C2并施加起始脈沖Vst，所述起始脈沖為前一級的輸出信號。第一級響應(yīng)起始脈沖Vst以及第一和第二時鐘信號C1和C2輸出第1輸出信號Out1。第2到第n級響應(yīng)前一級的輸出信號以及第一和第二時鐘信號C1和C2分別輸出第2到第n輸出信號。第1到第n級具有相同的電路結(jié)構(gòu)并根據(jù)起始脈沖Vst順序進行信號移位。向第1到第n輸出信號Out1-Outn施加用于順序驅(qū)動液晶顯示板柵線的掃描信號，或施加用于對數(shù)據(jù)驅(qū)動器中視頻信號順序進行采樣的采樣信號。
圖2表示圖1中所示其中一級的詳細電路結(jié)構(gòu)。
在圖2中，該級包括輸出緩沖器部分20和控制器部分10，其中所述輸出緩沖器部分20設(shè)有上拉NMOS晶體管T5(pull-up NMOS transistor)和下拉NMOS晶體管T6(pull-down NMOS transistor)，晶體管T5在節(jié)點Q的控制下向輸出線輸出第一時鐘信號C1，晶體管T6在節(jié)點QB的控制下輸出低電平驅(qū)動電壓VSS，所述控制器部分10具有用于控制節(jié)點Q和節(jié)點QB的第一到第四NMOS晶體管T1-T4。
在該級上施加高電平電壓VDD、低電平電壓VSS、起始脈沖Vst和第一及第二時鐘信號C1、C2。在此，第一時鐘信號C1是其中具有如圖3所示交替施加的具有一定寬度的高態(tài)電壓和低態(tài)電壓的信號。而第二時鐘信號C2(未示出)與第一時鐘信號C1反相。起始脈沖Vst可以從外部提供或是由前一級輸出信號提供。
下面將參照圖3中示出的驅(qū)動波形說明該級的工作過程。
在周期A中，同時施加起始脈沖Vst的高態(tài)電壓和第二時鐘信號C2的高態(tài)電壓。通過第二時鐘信號C2的高態(tài)電壓使第一NMOS晶體管T1導(dǎo)通，從而向節(jié)點Q提供起始脈沖Vst的高態(tài)電壓，對節(jié)點Q進行預(yù)充電。預(yù)充入節(jié)點Q的高階電壓使第五NMOS晶體管T5導(dǎo)通，從而將第一時鐘信號C1的低態(tài)電壓施加到輸出線。第二時鐘信號C2的高態(tài)電壓還使第二NMOS晶體管T2導(dǎo)通，從而向節(jié)點QB提供高電平驅(qū)動電壓VDD。然后，施加到節(jié)點QB上的高電平驅(qū)動電壓VDD使第六NMOS晶體管T6導(dǎo)通，從而提供低電平驅(qū)動電壓VSS。因此，在周期A中，該級的輸出線輸出低態(tài)的輸出信號OUT。
在周期B中，第二時鐘信號C2的低態(tài)電壓使第一NMOS晶體管T1截止，由此使節(jié)點Q浮動為高態(tài)。因此，上拉NMOS晶體管T5保持導(dǎo)通狀態(tài)。此外，在通過第一時鐘信號C1施加高態(tài)電壓時，浮動的節(jié)點Q受寄生電容CGD的影響產(chǎn)生自舉，所述寄生電容由上拉NMOS晶體管T5的柵極和漏極之間重疊而形成的。因此，節(jié)點Q處的電壓進一步上升到使上拉NMOS晶體管T5導(dǎo)通，從而迅速向輸出線提供第一時鐘信號C1的高態(tài)電壓。此外，浮動到高態(tài)的Q點使第四NMOS晶體管T4導(dǎo)通，而高態(tài)的第一時鐘信號C1使第三NMOS晶體管T3導(dǎo)通，以向節(jié)點QB提供低電平驅(qū)動電壓VSS，由此使下拉NMOS晶體管T6截止。因此，在B周期內(nèi)，該級的輸出線輸出高態(tài)的輸出信號OUT。
在周期C中，通過第二時鐘信號C2的高態(tài)電壓使第一NMOS晶體管T1導(dǎo)通，從而向節(jié)點Q施加起始脈沖Vst的低態(tài)電壓，借此，使上拉NMOS晶體管T5截止。而且，通過第二時鐘信號C2的高態(tài)電壓使第二NMOS晶體管T2導(dǎo)通，從而向節(jié)點QB提供高電平驅(qū)動電壓VDD，借此使下拉NMOS晶體管T6導(dǎo)通并向輸出線輸出低電平驅(qū)動電壓VSS。還是在周期C中，通過第一時鐘信號C1的低態(tài)電壓使第三NMOS晶體管T3截止，并通過節(jié)點Q的低態(tài)電壓使第四NMOS晶體管T4截止，由此在節(jié)點QB上保持高電平驅(qū)動電壓VDD。因此，在C周期內(nèi)，該級的輸出線輸出低態(tài)的輸出信號OUT。
在周期D中，通過第二時鐘信號C2的低態(tài)電壓使第一NMOS晶體管T1截止，從而使節(jié)點Q浮動。此外，通過第二時鐘信號C2的低態(tài)電壓使第二NMOS晶體管T2截止，以及通過浮動到低態(tài)的節(jié)點Q使第四NMOS晶體管T4截止，因此，即使是通過第一時鐘信號C1的高態(tài)電壓使第三NMOS晶體管T3導(dǎo)通，節(jié)點QB也浮動在高態(tài)，該高態(tài)略低于前一周期C施加的高電平驅(qū)動電壓VDD。因此，下拉NMOS晶體管T6保持導(dǎo)通狀態(tài)，從而向輸出級輸出低電平驅(qū)動電壓VSS。所以，在周期D內(nèi)，該級的輸出線輸出低態(tài)的輸出信號OUT。
在其余的周期內(nèi)，交替重復(fù)C和D周期的操作，因此，該級的輸出信號OUT持續(xù)保持低態(tài)。
在將移位寄存器集成到采用非晶硅薄膜晶體管的液晶顯示板中方面已經(jīng)作出了很大努力。然而，由于當(dāng)向薄膜晶體管的柵極端持續(xù)施加直流電壓DV時會產(chǎn)生偏壓應(yīng)力(bias stress)，這使得非晶硅薄膜晶體管不能適當(dāng)?shù)匕l(fā)揮其作用。
例如，正如從圖3中所看到的，在現(xiàn)有技術(shù)的移位寄存器中，向節(jié)點QB施加高電平驅(qū)動電壓VDD，該QB節(jié)點，即下拉NMOS晶體管T6的柵極節(jié)點在大部分周期內(nèi)(即，當(dāng)節(jié)點Q變成高態(tài)時，在除了A和B周期的其它周期內(nèi))提供直流電壓。在下拉NMOS晶體管T6的柵極上保持直流電壓會使晶體管產(chǎn)生柵極偏壓應(yīng)力，這將改變晶體管的閾值電壓Vzh。在這種情況下，把為使節(jié)點Q保持在截止電壓而需施加到節(jié)點QB上的最小電壓稱為鉗位電壓，該電壓需要大于一定的電壓電平。然而，由于柵極偏壓應(yīng)力而使下拉NMOS晶體管T6中閾值電壓Vth發(fā)生改變將會降低施加到節(jié)點QB上的鉗位電壓(即，施加的電壓-Vth)。因此，出現(xiàn)了在節(jié)點QB上低于一定電壓發(fā)生諸如多輸出等移位寄存器誤操作的問題。

發(fā)明內(nèi)容
因此，本發(fā)明涉及一種移位寄存器，這種移位寄存器基本上克服了因現(xiàn)有技術(shù)的限制和缺陷而導(dǎo)致的一個或多個上述問題?？傊?，本發(fā)明通過提供一種能防止在下拉晶體管上產(chǎn)生柵極偏壓應(yīng)力的移位寄存器而使其目的得以實現(xiàn)。
本發(fā)明的一個優(yōu)點是能夠獲得用非晶硅制作的移位寄存器。
本發(fā)明的另一個優(yōu)點是能夠獲得可集成到LCD板中的移位寄存器。
在以下的說明中將述及本發(fā)明的其它優(yōu)點，這些優(yōu)點中的一部分能夠從以下的說明中明顯得到，或是通過本發(fā)明的實踐而獲得。通過文字說明部分和權(quán)利要求以及所附的附圖中特別指出的結(jié)構(gòu)可以實現(xiàn)和獲得本發(fā)明的優(yōu)點。
用以下所述多級移位寄存器可以實現(xiàn)本發(fā)明的上述和其他優(yōu)點，所述多級移位寄存器包括第一、第二和第三驅(qū)動電壓饋送線；至少兩條時鐘信號饋送線；具有輸出上拉晶體管以及第一和第二輸出下拉晶體管的輸出緩沖器；其輸入端與起始信號饋送線相連而輸出端與第一節(jié)點相連的第一控制器；以及其輸入端與第一及第二電壓饋送線相連而輸出端與第一及第二輸出下拉晶體管的柵極相連的第二控制器。
按照本發(fā)明的另一方面，用以下所述的多級移位寄存器可以實現(xiàn)上述和其他優(yōu)點，所述多級移位寄存器包括輸出緩沖器，所述輸出緩沖器包括第一晶體管和偶數(shù)及奇數(shù)晶體管，所述偶數(shù)及奇數(shù)晶體管具有相同的極性；用于控制輸出緩沖器狀態(tài)的第一控制器；和用于在偶數(shù)及奇數(shù)晶體管之間進行轉(zhuǎn)換的第二控制器。
很顯然，以上的一般性描述和下面的詳細說明都是示例性和解釋性的，其意在對要求保護的發(fā)明提供進一步的解釋。


附圖表示的是本發(fā)明的實施方式，其與說明書一起用于解釋本發(fā)明的原理，所述附圖有助于進一步理解本發(fā)明，其與說明書相結(jié)合并構(gòu)成說明書一部分。
圖1所示為現(xiàn)有技術(shù)中兩相移位寄存器結(jié)構(gòu)的示意性方框圖；圖2所示為圖1中所示其中一級的詳細電路圖；圖3所示為圖2中所示級的驅(qū)動波形圖；圖4所示為按照本發(fā)明一個實施方式所述移位寄存器中一級的詳細電路圖；以及圖5所示為圖4中所示級的示例性驅(qū)動波形圖。
具體實施例方式
現(xiàn)在將對本發(fā)明所述的實施例進行詳細說明。下面，將參照圖4和圖5對本發(fā)明所述的實施例進行說明。
圖4是表示按照本發(fā)明的實施例所述，在移位寄存器中自舉連接的多級中任一級結(jié)構(gòu)的電路圖。圖5是圖4中所示級的驅(qū)動波形圖。
參照圖4，移位寄存器中的一級包括輸出緩沖器，所述輸出緩沖器具有在節(jié)點Q的控制下向輸出線輸出第一時鐘信號CLK1的上拉晶體管NT7，以及在節(jié)點QB1和QB2的控制下向輸出線輸出第三驅(qū)動電壓VSS的第一和第二下拉晶體管NT8A和NT8B；第一控制器，所述第一控制器具有用于對節(jié)點Q進行預(yù)充電和使其放電的第一到第三晶體管NT1-NT3；第二控制器，所述第二控制器具有在將節(jié)點QB1和節(jié)點QB2分成奇數(shù)和偶數(shù)幀時產(chǎn)生交變驅(qū)動電流的晶體管NT4A-NT6B。晶體管NT1-NT8B可以采用NMOS晶體管或PMOS晶體管。為了便于說明，下面將僅描述采用NMOS晶體管的情況。
可以按照二極管的結(jié)構(gòu)，將第一控制器的第一晶體管NT1連接到起始脈沖Vst的輸出線上，以便將起始脈沖Vst的高態(tài)電壓預(yù)充到節(jié)點Q上。在各節(jié)點QB1和節(jié)點QB2的控制下，晶體管NT2A和NT2B使節(jié)點Q放電，并且由下一級的輸出電壓OUTi+1控制第三晶體管NT3使得節(jié)點Q放電。
第二控制器包括晶體管NT4A和NT4B，其用于將第一和第二高電平電壓VDD1和VDD2充入節(jié)點QB1和節(jié)點QB2；晶體管NT5A-NT5D，其在起始脈沖Vst和節(jié)點Q的控制下使節(jié)點QB1和節(jié)點QB2放電；晶體管NT6A，其在節(jié)點QB1的控制下使節(jié)點QB2放電；和晶體管NT6B，其在節(jié)點QB2的控制下使節(jié)點QB1放電。
如圖4和圖5所示，通過第二控制器，在第一驅(qū)動電壓VDD1為高電平狀態(tài)的奇數(shù)幀時，在節(jié)點QB1的控制下驅(qū)動第一下拉晶體管NT8A，而在第二驅(qū)動電壓VDD2是高電平狀態(tài)的偶數(shù)幀時，在節(jié)點QB2的控制下驅(qū)動第二下拉晶體管NT8B。用這種方式，在奇數(shù)和偶數(shù)幀時交替驅(qū)動第一和第二下拉晶體管NT8A和NT8B，從而能夠最大限度地減小因直流偏壓引起的應(yīng)力(stress)。
向圖4中所示的特定級提供反相的第一和第二時鐘信號CLK1和CLK2中的第一時鐘信號CLK1，而向下一級提供第二時鐘信號CLK2。向每一級交替地提供第一和第二時鐘信號CLK1和CLK2。此外，向每一級提供在奇數(shù)和偶數(shù)幀時具有彼此相反極性的第一和第二驅(qū)動電壓VDD1和VDD2，而且向每一級提供第三驅(qū)動電壓VSS。
下面將參照圖5中所示的驅(qū)動波形描述具有這種結(jié)構(gòu)的移位寄存器的工作情況。
在奇數(shù)幀時段，第一驅(qū)動電壓VDD1為高態(tài)而第二驅(qū)動電壓VDD2為低態(tài)。因此按二極管結(jié)構(gòu)連接到第一驅(qū)動電壓VDD1饋送線上的晶體管NT4A保持為導(dǎo)通(ON)狀態(tài)，而按二極管結(jié)構(gòu)連接到第二驅(qū)動電壓VDD2饋送線上的晶體管NT4B保持在截止(OFF)狀態(tài)。因此，在奇數(shù)幀時，節(jié)點QB1進行的工作與QB2相反，借此，使第一下拉晶體管NT8A進行與上拉晶體管NT7相反的工作。此外，節(jié)點QB2保持低態(tài)，由此使第二下拉晶體管NT8B保持在截止(OFF)狀態(tài)。
在奇數(shù)幀的周期A中，施加的是第一時鐘信號CLK1的低態(tài)電壓，第二時鐘信號CLK2的高態(tài)電壓和起始脈沖Vst的高態(tài)電壓。第一晶體管NT1因起始脈沖為高態(tài)電壓而導(dǎo)通從而將節(jié)點Q預(yù)充電到高態(tài)電壓。上拉晶體管NT7因節(jié)點Q為高態(tài)電壓而導(dǎo)通，從而施加第一時鐘信號CLK1的低態(tài)電壓作為輸出信號OUTi。晶體管NT4A在高態(tài)的第一驅(qū)動電壓VDD1的作用下而導(dǎo)通，晶體管NT5A和NT5B分別因起始脈沖Vst和節(jié)點Q為高態(tài)電壓而導(dǎo)通，因此，節(jié)點QB1在驅(qū)動電壓VSS的作用下成為低態(tài)。此外，晶體管NT4B在低態(tài)的第二驅(qū)動電壓VDD的作用下截止，而晶體管NT5C和NT5D分別在起始脈沖Vst和節(jié)點Q的高態(tài)電壓作用下導(dǎo)通，因此，節(jié)點QB2在第三驅(qū)動電壓VSS的作用下成為低態(tài)。所以，第一和第二下拉晶體管NT8A和NT8B截止。
在周期B，施加的是第一時鐘信號CLK1的高態(tài)電壓，第二時鐘信號CLK2的低態(tài)電壓和起始脈沖Vst的低態(tài)電壓。第一晶體管NT1因起始脈沖Vst為低態(tài)電壓而截止，第三晶體管NT3因下一級輸出信號OUTi+1為低態(tài)電壓而截止，由此，節(jié)點Q浮動到高態(tài)。浮到高態(tài)的節(jié)點Q響應(yīng)第一時鐘信號CLK1的高態(tài)電壓，通過寄生電容CGD的耦合作用產(chǎn)生自舉，所述寄生電容因上拉晶體管NT7的柵極和源極之間有重疊而產(chǎn)生。因此，節(jié)點Q處的電壓進一步上升到使上拉晶體管NT7必然導(dǎo)通，從而可輸送第一時鐘信號CLK1的高態(tài)電壓作為輸出信號OUTi。在此，為了提高節(jié)點Q的自舉效果，可以設(shè)置一個與寄生電容CGD并聯(lián)的附加電容(未示出)。晶體管NT4A在高態(tài)第一驅(qū)動電壓VDD1的作用下導(dǎo)通，而晶體管NT5B因自舉的節(jié)點Q為高態(tài)電壓而導(dǎo)通，因此節(jié)點QB1在第三驅(qū)動電壓VSS作用下成為低態(tài)。此外，晶體管NT5D因節(jié)點Q處為高態(tài)電壓而導(dǎo)通，因此，節(jié)點QB2保持低態(tài)。所以，第一和第二下拉晶體管NT8A和NT8B截止。
在周期C，施加的是第一時鐘信號CLK1的低態(tài)電壓，第二時鐘信號CLK2的高態(tài)電壓和起始脈沖Vst的低態(tài)電壓。第一晶體管NT1因起始脈沖Vst為低態(tài)電壓而截止，第三晶體管NT3因下一級輸出信號OUTi+1為高態(tài)電壓而導(dǎo)通從而將第三驅(qū)動電壓VSS送到節(jié)點Q，進而使上拉晶體管NT7截止。所有晶體管NT5A-NT5D因起始脈沖Vst和節(jié)點Q為低態(tài)電壓而截止；和通過保持在導(dǎo)通狀態(tài)的晶體管NT4A將高態(tài)第一驅(qū)動電壓VDD1充到節(jié)點QB1。因此，使第一下拉晶體管NT8A導(dǎo)通，從而施加第三驅(qū)動電壓VSS作為輸出信號OUTi。此外，通過QB1處的高態(tài)電壓，使晶體管NT6A導(dǎo)通并將節(jié)點QB2保持在低態(tài)，同時使晶體管NT2A導(dǎo)通并將節(jié)點Q保持在低態(tài)。
在周期D，施加的是第一時鐘信號CLK1的高態(tài)電壓，第二時鐘信號CLK2的低態(tài)電壓，和起始脈沖Vst的低態(tài)電壓。第一和第三晶體管NT1和NT3分別因起始脈沖Vst和下一級輸出信號OUTi+1為低態(tài)電壓而截止，因此，節(jié)點Q保持先前的低態(tài)。通過起始脈沖Vst和節(jié)點Q的低態(tài)電壓使所有晶體管NT5A-NT5D截止，并通過保持導(dǎo)通(ON)狀態(tài)的晶體管NT4A使節(jié)點QB1保持高態(tài)。因此，第一下拉晶體管NT8A導(dǎo)通，并施加第三驅(qū)動電壓VSS作為輸出信號OUTi。此外，通過節(jié)點QB1處的高態(tài)電壓，使晶體管NT6A導(dǎo)通，并將節(jié)點QB2保持在低態(tài)，同時使晶體管NT2A導(dǎo)通，以將節(jié)點Q固定在低態(tài)。
在奇數(shù)幀的其余周期，重復(fù)進行上述C和D周期的操作，從而把當(dāng)前級的輸出信號OUTi保持在低態(tài)。
接著，在偶數(shù)幀時段內(nèi)，第一驅(qū)動電壓VDD1成為低態(tài)而第二驅(qū)動電壓VDD2成為高態(tài)。因此，按二極管結(jié)構(gòu)與第一驅(qū)動電壓VDD1的饋送線相連接的晶體管NT4A保持截止(OFF)狀態(tài)，而按二極管結(jié)構(gòu)與第二驅(qū)動電壓VDD2相連接的晶體管NT4B保持在導(dǎo)通(ON)狀態(tài)。所以，在偶數(shù)幀內(nèi)，節(jié)點QB2進行的是與節(jié)點Q相反的工作，由此使第二下拉晶體管NT8B進行與上拉晶體管NT7相反的工作。此外，節(jié)點QB1保持低態(tài)，因此使第一下拉晶體管NT8A保持截止?fàn)顟B(tài)。
在偶數(shù)幀的周期A，施加的是第一時鐘信號CLK1的低態(tài)電壓，第二時鐘信號CLK2的高態(tài)電壓，和起始脈沖Vst的高態(tài)電壓。第一晶體管NT1因起始脈沖Vst為高態(tài)電壓而導(dǎo)通，從而將起始脈沖Vst的高態(tài)電壓預(yù)充到節(jié)點Q。上拉晶體管NT7因節(jié)點Q為高態(tài)電壓而導(dǎo)通，因而施加第一時鐘信號CLK1的低態(tài)電壓作為輸出信號OUTi。晶體管NT4B在高態(tài)第二驅(qū)動電壓VDD2的作用下導(dǎo)通，同時晶體管NT5C和NT5D分別因起始脈沖Vst和節(jié)點Q為高態(tài)電壓而導(dǎo)通，因此節(jié)點QB2在第三驅(qū)動電壓VSS的作用下進入低態(tài)。此外，晶體管NT4A在低態(tài)第一驅(qū)動電壓VDD1的作用下截止，而晶體管NT5A和NTSB則分別因起始脈沖Vst和節(jié)點Q為高態(tài)電壓而導(dǎo)通，因此，節(jié)點QB1在第三驅(qū)動電壓VSS的作用下進入低態(tài)。所以，第一和第二下拉晶體管NT8A和NT8B截止。
在周期B，施加的是第一時鐘信號CLK1的高態(tài)電壓，第二時鐘信號CLK2的低態(tài)電壓和起始脈沖Vst的低態(tài)電壓。第一晶體管NT1因起始脈沖Vst為低態(tài)電壓而截止，第三晶體管NT3因下一級輸出信號OUTi+1為低態(tài)電壓而截止，由此，節(jié)點Q浮動到高態(tài)。浮動到高態(tài)的節(jié)點Q響應(yīng)第一時鐘信號CLK1的高態(tài)電壓產(chǎn)生自舉，使上拉晶體管NT7必然導(dǎo)通，從而施加第一時鐘信號CLK1的高態(tài)電壓作為輸出信號OUTi。晶體管NT4B在高態(tài)第二驅(qū)動電壓VDD2的作用下導(dǎo)通，而晶體管NT5D因自舉的節(jié)點Q為高態(tài)電壓而導(dǎo)通，因此節(jié)點QB2在第三驅(qū)動電壓VSS的作用下成為低態(tài)。此外，晶體管NT5B因節(jié)點Q處為高態(tài)電壓而導(dǎo)通，因此，節(jié)點QB1保持低態(tài)。所以，第一和第二下拉晶體管NT8A和NT8B截止。
在周期C，施加的是第一時鐘信號CLK1的低態(tài)電壓，第二時鐘信號CLK2的高態(tài)電壓和起始脈沖Vst的低態(tài)電壓。第一晶體管NT1因起始脈沖Vst為低態(tài)電壓而截止，第三晶體管NT3通過下一級輸出信號OUTi+1的高態(tài)電壓而導(dǎo)通從而將第三驅(qū)動電壓VSS施加到節(jié)點Q，進而使上拉晶體管NT7截止。所有晶體管NT5A-NT5D通過起始脈沖Vst和節(jié)點Q的低態(tài)電壓而截止；和通過保持在導(dǎo)通狀態(tài)的晶體管NT4B將高態(tài)第二驅(qū)動電壓VDD2充到節(jié)點QB2。因此，使第二下拉晶體管NT8B導(dǎo)通，從而施加第三驅(qū)動電壓VSS作為輸出信號OUTi。此外，通過QB2處的高態(tài)電壓，使晶體管NT6B導(dǎo)通并將節(jié)點QB1保持在低態(tài)，同時使晶體管NT2B導(dǎo)通以將節(jié)點Q更確定地保持在低態(tài)。
在周期D，施加的是第一時鐘信號CLK1的高態(tài)電壓，第二時鐘信號CLK2的低態(tài)電壓，和起始脈沖Vst的低態(tài)電壓。第一和第三晶體管NT1和NT3分別通過起始脈沖Vst和下一級輸出信號OUTi+1的低態(tài)電壓而截止，因此，節(jié)點Q保持先前的低態(tài)。通過起始脈沖Vst和節(jié)點Q的低態(tài)電壓使所有晶體管NT5A-NT5D截止，并通過保持導(dǎo)通(ON)狀態(tài)的晶體管NT4B使節(jié)點QB2保持高態(tài)。因此，第二下拉晶體管NT8B導(dǎo)通，并施加第三驅(qū)動電壓VSS作為輸出信號OUTi。此外，通過節(jié)點QB2處的高態(tài)電壓，使晶體管NT6B導(dǎo)通，以將節(jié)點QB1保持在低態(tài)，同時使晶體管NT2B導(dǎo)通，以將節(jié)點Q固定在低態(tài)。
在偶數(shù)幀的其余周期，重復(fù)進行上述C和D周期的操作，從而把當(dāng)前級的輸出信號OUTi保持在低態(tài)。
如上所述，本發(fā)明所述的移位寄存器能夠在奇數(shù)幀和偶數(shù)幀交替地驅(qū)動雙下拉晶體管NT8A和NT8B，所以最大限度地減小了柵極偏壓應(yīng)力。而且可以在奇數(shù)幀和偶數(shù)幀交替驅(qū)動使節(jié)點QB1放電的晶體管NT5A和NT5B以及對節(jié)點QB1和節(jié)點QB2充電的晶體管NT4A和NT4B，所以能最大限度地減小柵極偏壓應(yīng)力。此外，將晶體管NT4A和NT4B按二極管的形式連接到第一和第二驅(qū)動電壓VDD1和VDD2的相應(yīng)饋送線上。如上所述，按二極管的結(jié)構(gòu)連接晶體管NT4A和NT4B，使得在工作幀內(nèi)將高態(tài)電壓加載到所有柵極、源極和漏極上，而在空閑幀內(nèi)將低態(tài)電壓加載到所有柵極、源極和漏極上，從而可以減少退化。如上所述，本發(fā)明提供了一種能最大限度減小偏壓應(yīng)力的結(jié)構(gòu)從而能提高顯示板的壽命。
如上所述，本發(fā)明所述的移位寄存器設(shè)置了用于使節(jié)點Q放電的晶體管NT2A和NT2B，用于對節(jié)點QB1和節(jié)點QB2充電和使其放電的晶體管NT4A和NT4B，以及上拉晶體管NT8A和NT8B，以便利用不同的晶體管來驅(qū)動奇數(shù)幀和偶數(shù)幀，由此最大限度地減小柵極的偏壓應(yīng)力。
此外，本發(fā)明所述的移位寄存器按二極管的結(jié)構(gòu)將晶體管NT4A和NT4B連接到第一和第二驅(qū)動電壓VDD1和VDD2的相應(yīng)饋送線上，因此，在工作幀內(nèi)將高態(tài)電壓加載到所有柵極、源極和漏極上，而在空閑幀內(nèi)將低態(tài)電壓加載到所有柵極、源極和漏極上，因此可以減小退化。所以，最大限度地減小了偏壓應(yīng)力從而提高了顯示板的壽命。
所以，本發(fā)明所述的移位寄存器，在采用非晶硅薄膜晶體管時可以防止因柵極偏壓應(yīng)力而導(dǎo)致的電路誤動作。
盡管以上通過附圖中所示的實施例方式對本發(fā)明進行了說明，但是對于本領(lǐng)域的普通技術(shù)人員來說，很顯然，本發(fā)明并不限于這些實施方式，而是可以在不脫離本發(fā)明構(gòu)思的的情況下對本發(fā)明做出各種變型和改進。因此，本發(fā)明的范圍僅通過后附的權(quán)利要求及其等同物來確定。
權(quán)利要求
1.具有多級的移位寄存器，包括第一、第二和第三驅(qū)動電壓饋送線；至少兩條時鐘信號饋送線；輸出緩沖器，其包括輸出上拉晶體管以及第一和第二輸出下拉晶體管；第一控制器，其輸入端與起動信號饋送線相連而輸出端與第一節(jié)點相連；和第二控制器，其輸入端與第一及第二電壓饋送線相連而輸出端與第一及第二輸出下拉晶體管的柵極相連。
2.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，所述第一控制器包括充電晶體管，其柵極與起始信號饋送線相連，而輸出端與第一節(jié)點相連；和多個放電晶體管，所述多個放電晶體管與第一節(jié)點以及第三驅(qū)動電壓饋送線相連。
3.根據(jù)權(quán)利要求2所述的移位寄存器，其特征在于，所述第一節(jié)點與輸出上拉晶體管的柵極相連。
4.根據(jù)權(quán)利要求2所述的移位寄存器，其特征在于，所述多個放電晶體管包括第一放電晶體管，其柵極與奇數(shù)幀輸出節(jié)點相連；和第二放電晶體管，其柵極與偶數(shù)幀輸出節(jié)點相連。
5.根據(jù)權(quán)利要求4所述的移位寄存器，其特征在于，所述第二控制器包括奇數(shù)幀電壓控制晶體管，所述晶體管的柵極與所述第一驅(qū)動電壓饋送線相連，而其輸出端與所述奇數(shù)幀輸出節(jié)點相連。
6.根據(jù)權(quán)利要求4所述的移位寄存器，其特征在于，所述第二控制器包括偶數(shù)幀電壓控制晶體管，所述晶體管的柵極與所述偶數(shù)幀輸出節(jié)點相連。
7.根據(jù)權(quán)利要求4所述的移位寄存器，其特征在于，進一步包括第三放電控制晶體管，所述晶體管的柵極與后一級的輸出端相連。
8.根據(jù)權(quán)利要求4所述的移位寄存器，其特征在于，所述奇數(shù)幀輸出節(jié)點與所述第一輸出下拉晶體管的柵極相連。
9.根據(jù)權(quán)利要求4所述的移位寄存器，其特征在于，所述偶數(shù)幀輸出節(jié)點與所述第二輸出下拉晶體管的柵極相連。
10.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，所述輸出上拉晶體管和第一及第二輸出下拉晶體管包括非晶硅。
11.具有多級的移位寄存器，包括輸出緩沖器，所述輸出緩沖器具有第一晶體管和偶數(shù)及奇數(shù)晶體管，所述偶數(shù)及奇數(shù)晶體管具有相同的極性；用于控制所述輸出緩沖器輸出狀態(tài)的第一控制器；和用于對所述偶數(shù)和奇數(shù)晶體管之間的輸出控制進行轉(zhuǎn)換的第二控制器。
12.根據(jù)權(quán)利要求11所述的移位寄存器，其特征在于，進一步包括與所述第二控制器相連的第一和第二電壓饋送線。
13.根據(jù)權(quán)利要求11所述的移位寄存器，其特征在于，進一步包括與第一控制器相連的起始信號饋送線。
14.根據(jù)權(quán)利要求11所述的移位寄存器，其特征在于，所述第一控制器與后一級的輸出端相連。
15.根據(jù)權(quán)利要求11所述的移位寄存器，其特征在于，進一步包括與所述輸出緩沖器相連的時鐘信號饋送線。
16.根據(jù)權(quán)利要求11所述的移位寄存器，其特征在于，所述第一晶體管以及偶數(shù)和奇數(shù)晶體管包括非晶硅。
全文摘要
本發(fā)明公開了一種能減小柵極偏壓應(yīng)力的移位寄存器。含有多級的移位寄存器包括輸出緩沖器，所述輸出緩沖器具有一個上拉晶體管和兩個下拉晶體管，每個晶體管的柵極與不同的節(jié)點相連。兩個下拉晶體管中的一個在LCD偶數(shù)幀部分工作時進行工作；而兩個下拉晶體管中的另一個在LCD顯示器奇數(shù)幀部分工作時進行工作。下拉晶體管的交替工作基本上克服了柵極應(yīng)力，并且基本上能使移位寄存器用非晶硅制造。
文檔編號H03K19/00GK1705042SQ20051007239
公開日2005年12月7日 申請日期2005年5月31日 優(yōu)先權(quán)日2004年5月31日
發(fā)明者金彬, 尹洙榮 申請人:Lg.菲利浦Lcd株式會社