專利名稱：數(shù)字工作周期改正器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體而言是關(guān)于電子電路，且尤其是關(guān)于一種數(shù)字工作周期改正器的系統(tǒng)和方法。
背景技術(shù)：
半導(dǎo)體一般是用于大范圍電子應(yīng)用的集成電路上，舉例來(lái)說(shuō)，包括無(wú)線電、電視、行動(dòng)電話以及個(gè)人計(jì)算機(jī)裝置。隨著集成電路數(shù)年來(lái)的發(fā)展，用以形成集成電路組件的結(jié)構(gòu)，像是晶體管或是二極管在尺寸上一再地減小，使得以小尺寸制造更復(fù)雜的裝置變得可行，且效能改善并降低成本。一個(gè)高度積體半導(dǎo)體裝置的例子便是動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)裝置，其中配置大量的晶體管以在非常緊密的尺寸上儲(chǔ)存大量的數(shù)字信息，但成本相對(duì)較低。
其中一種DRAM形式是雙數(shù)據(jù)率(DDR)同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM)，雙數(shù)據(jù)率存儲(chǔ)器使用一差分時(shí)鐘信號(hào)，其存在兩線，每一線載送另一線的互補(bǔ)信號(hào)，由該存儲(chǔ)器輸出的數(shù)據(jù)對(duì)兩個(gè)時(shí)鐘線的升起和下降邊緣調(diào)準(zhǔn)，因此差分時(shí)鐘工作周期會(huì)直接影響輸出數(shù)據(jù)窗。
圖1所示為輸出數(shù)據(jù)窗與差分時(shí)鐘比較的時(shí)序圖。如同圖中所示，該差分時(shí)鐘包含兩個(gè)互補(bǔ)成分，標(biāo)示為CLK和bCLK(有時(shí)稱為時(shí)鐘條)，輸出數(shù)據(jù)標(biāo)示為DATA_OUT。圖表所示為三種時(shí)期，tCK為CLK和bCLK的周期時(shí)間；tDT為CLK上升邊緣至bCLK上升邊緣的時(shí)間；而tbDT為bCLK上升邊緣至CLK上升邊緣的時(shí)間。CLK的工作周期尤其能以tDT/tCK計(jì)算，而bCLK的工作周期能以tbDT/tCK計(jì)算。
包含CLK和bCLK的差分時(shí)鐘工作周期對(duì)裝置接收數(shù)據(jù)的設(shè)定/保留時(shí)間是很關(guān)鍵的，一般來(lái)說(shuō)，盡管期待具有50％的工作周期，提供給DRAM的差分時(shí)鐘可能會(huì)具有一些數(shù)據(jù)接口工作周期的失真，隨著時(shí)鐘頻率越來(lái)越高(亦即tCK變得越小)，工作周期失真會(huì)越來(lái)越關(guān)鍵。結(jié)果，高階的記體裝置就需要包含芯片工作周期改正器(DCC)。
一些模擬DCCs已經(jīng)為快速運(yùn)作的芯片發(fā)展出來(lái)，例如微處理器及繪圖存儲(chǔ)器。然而模擬的DCC并不適用于一般的存儲(chǔ)器芯片，因?yàn)槠湓谑‰娔Ｊ綍r(shí)很難省卻功率消耗。一般來(lái)說(shuō)，模擬DCC使用兩時(shí)鐘線間的累積電荷的差距，不幸的是，很難保留累積電荷一段長(zhǎng)時(shí)間而不更新，因此即便如果該存儲(chǔ)器芯片處于省電模式下，時(shí)鐘能需提供給DCC以便保留該累積電荷，這表示時(shí)鐘緩沖器和DCC都不能在省電模式期間中斷，結(jié)果就是即便在省電模式期間，芯片仍持續(xù)地消耗功率。

發(fā)明內(nèi)容
藉由本發(fā)明較佳實(shí)施方式所提供的數(shù)字工作周期改正器，大體上可達(dá)到解決或避免這些和其它問(wèn)題，并達(dá)到技術(shù)上的優(yōu)勢(shì)。本發(fā)明的較佳實(shí)施方式使用數(shù)字電路以比較和改正兩時(shí)鐘(例如由一差分時(shí)鐘組件所獲得)的工作周期，用以改正工作周期失真的數(shù)字信息儲(chǔ)存于緩存器中，使得在省電模式期間并不需要時(shí)鐘，最終該芯片的功率消耗便可減少。
根據(jù)本發(fā)明的一較佳實(shí)施方式，一種用以調(diào)整兩信號(hào)的相對(duì)相的方法包含接收第一和第二信號(hào)，舉例來(lái)說(shuō)，其可由一差分時(shí)鐘信號(hào)獲得。介于該第一和第二信號(hào)間的工作周期錯(cuò)誤可藉由比較第一信號(hào)的相成分與第二信號(hào)的相成分所檢測(cè)，此工作周期錯(cuò)誤接著能藉由一數(shù)量來(lái)延遲該第二信號(hào)所校正，該數(shù)量基于由該比較所得結(jié)果。
根據(jù)本發(fā)明的另一較佳實(shí)施方式，該第二信號(hào)為該第一信號(hào)互補(bǔ)信號(hào)，藉由一第一延遲量延遲該第一信號(hào)可產(chǎn)生該第一信號(hào)的一延遲版本，該第一延遲量決定使得該第一信號(hào)的該延遲版本邊緣系對(duì)準(zhǔn)該第二信號(hào)邊緣，藉由該第一延遲量延遲該第二信號(hào)亦可產(chǎn)生該第二信號(hào)延遲版本，該第一和第二信號(hào)工作周期可藉由第二延遲量延遲該第二信號(hào)所調(diào)整，為了調(diào)整工作周期至50％，第二延遲量的改變應(yīng)該等于第一延遲量改變的一半。
本發(fā)明實(shí)施方式可使用包含四個(gè)延遲組件的電路實(shí)施，第三延遲組件具有一輸入與該第一延遲組件的輸出耦合，第四延遲組件具有一輸入與該第二延遲的輸出耦合。一第一相檢測(cè)器具有一第一輸入與該第二延遲組件的輸出耦合，以及一第二輸入與該第三延遲組件的輸出耦合。同樣地，一第二相檢測(cè)器具有一第一輸入與該第一延遲組件的輸出耦合，以及一第二輸入與第四延遲組件的輸出耦合。一有限狀態(tài)機(jī)(finit estate machine)具有輸入與該第一相和第二相檢測(cè)器的輸出耦合，以及輸出與該延遲組件的控制輸入耦合。
本發(fā)明較佳實(shí)施方式優(yōu)點(diǎn)是可減少功率消耗，如同上文所述，當(dāng)使用模擬工作周期改正器時(shí)，在省電模式期間很難節(jié)省功率消耗，其在省電模式可能產(chǎn)生3-4mA的電流，然而這個(gè)問(wèn)題能使用在此提出數(shù)字工作周期改正器解決，該數(shù)字工作周期改正器能儲(chǔ)存在省電模式期間的工作周期信息，且在省電模式期間不會(huì)消耗電流。


為了更完整的了解本發(fā)明及其優(yōu)點(diǎn)，下面將描述伴隨圖式的說(shuō)明，其中圖1所示為具有工作周期失真的互補(bǔ)時(shí)鐘信號(hào)輸出數(shù)據(jù)窗的時(shí)序圖；圖2所示為本發(fā)明的一較佳實(shí)施方式的方塊圖；圖3a-3b所示為本發(fā)明的實(shí)施方式運(yùn)作圖；圖4a-4h所示為圖3a-3b的運(yùn)作步驟時(shí)序圖；圖5a-5b所示為本發(fā)明的實(shí)施方式運(yùn)作圖；圖6a-6h所示為圖5a-5b的運(yùn)作步驟時(shí)序圖；圖7-10所示為本發(fā)明不同的時(shí)序電路；以及圖11所示為利用本發(fā)明觀點(diǎn)的存儲(chǔ)器裝置的簡(jiǎn)單方塊圖。
具體實(shí)施例方式
較佳實(shí)施方式的制造和使用現(xiàn)在在下文中更詳細(xì)的描述，然而必須知道的是，本發(fā)明提供許多可應(yīng)用的發(fā)明概念，其可以特定方式廣泛變化實(shí)施，特定的實(shí)施方式的討論僅僅說(shuō)明特定的方式來(lái)制造和使用本發(fā)明，且并未限制本發(fā)明保護(hù)范圍。
本發(fā)明將參照特定實(shí)施方式以特定內(nèi)容描述，其稱為一雙數(shù)據(jù)率(DDR)同步動(dòng)態(tài)存取存儲(chǔ)器(DRAM)的差分時(shí)鐘。然而，本發(fā)明亦可應(yīng)用在其它包含互補(bǔ)信號(hào)(時(shí)鐘或其它信號(hào))的系統(tǒng)，其需要一信號(hào)邊緣與其它信號(hào)邊緣有一預(yù)設(shè)量的空間，范例包含其它存儲(chǔ)器裝置及邏輯芯片，例如處理器和通訊芯片。
圖2所示為較佳實(shí)施電路100的方塊圖，其能作為數(shù)字工作周期改正器，圖標(biāo)的實(shí)施方式包含三個(gè)區(qū)塊，稱為一工作周期改正器102、一工作周期檢測(cè)器104以及一有限狀態(tài)機(jī)(FSM)106。如同下文中更細(xì)節(jié)的描述，該工作周期檢測(cè)器104檢測(cè)該工作周期錯(cuò)誤，且該工作周期改正器102改正該工作周期錯(cuò)誤。在本實(shí)施方式中，當(dāng)信號(hào)OUT1邊緣(上升或下降)之一或兩者，皆與該信號(hào)OUT2對(duì)應(yīng)邊緣具有一預(yù)設(shè)的相位關(guān)系時(shí)，該工作周期會(huì)被改正。舉例來(lái)說(shuō)，在較佳實(shí)施方式中，期望對(duì)應(yīng)邊緣互相呈現(xiàn)180°的相位。
在該較佳實(shí)施方式中，該輸入信號(hào)IN1和IN2為時(shí)鐘信號(hào)，較佳地是由一差分時(shí)鐘信號(hào)所得，因此該輸入信號(hào)IN1是該輸入信號(hào)IN2的互補(bǔ)信號(hào)，反之亦然(亦即IN1=IN2‾]]>且IN1‾=IN2]]>)，在一SDRAM方面，該信號(hào)IN-1可為一時(shí)鐘信號(hào)CLK，且該信號(hào)IN2可為一時(shí)鐘信號(hào)bCLK，必須假設(shè)這些信號(hào)會(huì)具有該電路100會(huì)改正的工作周期失真。
該輸出信號(hào)OUT1及OUT2表示工作周期失真被移除的信號(hào)，這些信號(hào)典型地并非互相互補(bǔ)的信號(hào)，然而在較佳實(shí)施方式中，介于該信號(hào)OUT1上升(或下降)邊緣及信號(hào)OUT2上升(或下降)邊緣問(wèn)的時(shí)間周期，與介于該信號(hào)OUT2上升(或下降)邊緣及信號(hào)OUT1上升(或下降)邊緣間的時(shí)間周期相同，這個(gè)關(guān)系可有效地復(fù)制一對(duì)具有50％工作周期的互補(bǔ)信號(hào)。
工作周期改正器102包含一第一延遲組件108及一第二延遲組件110，該第一延遲組件108藉由一固定量延遲該信號(hào)IN1輸入以產(chǎn)生信號(hào)OUT1，這表示延遲組件較佳地為一固定或是非變動(dòng)延遲。該第二延遲組件110可藉由一變化量延遲該輸入信號(hào)IN2，其根據(jù)控制信號(hào)F2。該控制信號(hào)F2根據(jù)該工作周期比較結(jié)果調(diào)整該量，將在下文中更詳細(xì)的描述。
該工作周期比較器104比較兩信號(hào)OUT1及OUT2工作周期，在說(shuō)明的實(shí)施方式中，此電路包含延遲組件112及114和相位檢測(cè)器116及118，該延遲組件112延遲信號(hào)OUT1以產(chǎn)生信號(hào)DEL1，同時(shí)延遲組件114延遲信號(hào)OUT2以產(chǎn)生信號(hào)DEL2，該延遲組件112和114較佳地具有相同的延遲量，該延遲量可藉由信號(hào)F1根據(jù)相位檢測(cè)結(jié)果而變化。
該相位檢測(cè)器116比較該信號(hào)OUT2及DEL1振幅，以提供一輸出信號(hào)K1，其指令兩個(gè)信號(hào)中哪一個(gè)較大。在此實(shí)施方式中，該相位檢測(cè)器116作為檢測(cè)該信號(hào)OUT2相位及信號(hào)DEL1上升(或下降)，當(dāng)該邊緣被檢測(cè)時(shí)，信號(hào)K1會(huì)隨之改變狀態(tài)。相位檢測(cè)器118以類似的方式運(yùn)作，在操作方面，此檢測(cè)器118檢測(cè)該信號(hào)OUT1信號(hào)及信號(hào)DEL2上升邊緣以輸出信號(hào)K2。因此信號(hào)K1指令信號(hào)OUT2相位如同由信號(hào)DEL-1所檢測(cè)，且信號(hào)K2指令信號(hào)OUT1相位如同由信號(hào)DEL-2所檢測(cè)。
有限狀態(tài)機(jī)106產(chǎn)生控制信號(hào)F1及F2以調(diào)整不同延遲組件110、112和114的延遲量。信號(hào)K1高而信號(hào)K2低的組合表示信號(hào)OUT1工作周期比信號(hào)OUT2工作周期小。在此例子中，有限狀態(tài)機(jī)106使得該信號(hào)F2增加延遲組件110的延遲量(D2)，如果信號(hào)K1低而信號(hào)K2高，則信號(hào)OUT1工作周期便會(huì)比信號(hào)OUT2工作周期大，在此例子中，有限狀態(tài)機(jī)106使得信號(hào)F2減少延遲組件110延遲量(D2)，如果信號(hào)K1和K2都很低，則有限狀態(tài)機(jī)106使得信號(hào)F1增加延遲組件112和114延遲量(D3和D4)，同時(shí)如果信號(hào)K1和K2都很高，則有限狀態(tài)機(jī)106會(huì)使信號(hào)F1增加延遲組件112和114的延遲量(D3和D4)，表1顯示F1和F2的函數(shù)定義。
表1

較佳實(shí)施電路的運(yùn)作可藉由參照一些范例做得到更進(jìn)一步的了解。圖3a-3b和4a-4b尤其圖標(biāo)第一種例子，其當(dāng)信號(hào)IN1工作周期小于信號(hào)IN2工作周期時(shí)，圖5a-5b及圖6a-6b則說(shuō)明第二種例子，其當(dāng)信號(hào)IN1工作周期大于信號(hào)IN2工作周期時(shí)。這些范例都是當(dāng)信號(hào)為時(shí)鐘信號(hào)的狀態(tài)，如同將會(huì)用于一DDR SDRAM中，圖2所示信號(hào)及圖3-8所示信號(hào)間的關(guān)系如表2所示。
表2

圖3a-3b說(shuō)明當(dāng)信號(hào)CLK_IN工作周期小于信號(hào)bCLK_IN工作周期時(shí)的運(yùn)作。在第一步驟中，如圖3a所示，該信號(hào)DCLK上升邊緣對(duì)準(zhǔn)信號(hào)bCLK_OUT上升邊緣，當(dāng)這些邊緣對(duì)準(zhǔn)后，介于信號(hào)bCLK_OUT上升邊緣及信號(hào)DCLK上升邊緣間的時(shí)間將成為T2，其等于改正時(shí)間Tcorr的兩倍。在第二步驟中，如圖3b所示，信號(hào)bCLK_OUT上升邊緣調(diào)整為時(shí)期T2的中點(diǎn)，一旦此發(fā)生，所需介于信號(hào)CLK_OUT及bCLK_OUT間的關(guān)系便可達(dá)成。
第二步驟的運(yùn)作可總結(jié)成如下1)增加bCLK_OUT的延遲與Tcorr＝T2/2一樣多2)接著bDCLK亦增加與Tcorr＝T2/2一樣多3)DCLK及bDCLK將根據(jù)圖3a步驟增加與Tcorr一樣多，接著DCLK上升邊緣對(duì)準(zhǔn)bCLK_OUT上升邊緣4)現(xiàn)在，工作周期已經(jīng)改正第一種例子的運(yùn)作參照特定范例做更進(jìn)一步的了解，此范例提供圖4a-4h的時(shí)序圖以及七個(gè)下述步驟。
步驟1)重復(fù)地確立F1_PLUS步驟2)確立F2_PLUS(DCLK上升邊緣對(duì)準(zhǔn)bCLK_OUT上升邊緣)步驟3)確立F1_PLUS步驟4)重復(fù)步驟2)和步驟3)步驟5)確立F1_MINUS(bDCLK上升邊緣對(duì)準(zhǔn)CLK_OUT上升邊緣)步驟6)確立F1_MINUS步驟7)重復(fù)步驟5)和步驟6)現(xiàn)在參照?qǐng)D4a，信號(hào)K1屬于低(“0”)，表示bCLK_OUT在DCLK上升邊緣低，而信號(hào)K2屬于低(“0”)，表示CLK_OUT在bDCLK上升邊緣低，因此信號(hào)F1_PLUS便確立，其會(huì)使得組件112及114的延遲(D3和D4)增加。如圖4b所示，信號(hào)F1_PLUS的確立使得信號(hào)DCLK和bDCLK會(huì)更進(jìn)一步的延遲，圖式為在圖表中往右位移(對(duì)應(yīng)圖4a時(shí)序的邊緣時(shí)序的虛線)，此程序會(huì)重復(fù)執(zhí)行直到K1或K2升高為止(在此例中，K1會(huì)因?yàn)镃LK_IN工作周期小于bCLK_IN工作周期而升高，圖5所示為另一例子)。
圖4c所示為當(dāng)信號(hào)DCLK延遲(時(shí)間位移)使得DCK上升邊緣對(duì)準(zhǔn)bCLK_OUT上升邊緣的時(shí)序(在增加延遲組件112和114延遲單元的精確度內(nèi))，在此點(diǎn)該信號(hào)F2_PLUS激活以使得信號(hào)bCLK_OUT被延遲(時(shí)間往右位移)。如圖4c所示，延遲bCLK_OUT將使得信號(hào)K1再次降低，最終信號(hào)F1_PLUS被激活以延遲DCLK和bDCLK。如圖4e和4f所示，這些步驟會(huì)重復(fù)執(zhí)行，有效地往右移動(dòng)信號(hào)bCLK_OUT、DCLK和bDCLK。
如圖4g所示，當(dāng)信號(hào)bDCLK的上升邊緣達(dá)到信號(hào)CLK_OUT的上升邊緣時(shí)，則重復(fù)步驟就會(huì)停止，在此點(diǎn)便達(dá)到目標(biāo)，那就是CLK_OUT上升邊緣和bCLK_OUT上升邊緣間的時(shí)間周期，會(huì)是信號(hào)CLK_OUT和bCLK_OUT總時(shí)間周期的一半(如同CLK_OUT或bCLK_OUT的第一上升邊緣，及CLK_OUT或bCLK_OUT接續(xù)的上升邊緣間的時(shí)間周期所定義)。
在步驟6，如圖4h所示，信號(hào)F1_PLUS確立使得DCLK和bDCLK會(huì)更進(jìn)一步延遲。如同上述所標(biāo)示步驟7，該信號(hào)F1_MINUS和F1_PLUS可交替地確立、有效地保持bCLK_OUT上升邊緣在DCLK上升邊緣一延遲增加內(nèi)對(duì)準(zhǔn)。
圖5a和5b展示第二種例子，信號(hào)CLK_IN工作周期大于信號(hào)bCLK_IN工作周期。在第一步驟中，如圖5a所示，信號(hào)bDCLK上升邊緣對(duì)準(zhǔn)信號(hào)CLK_OUT上升邊緣，在此點(diǎn)介于bCLK_OUT上升邊緣和DCLK上升邊緣間的時(shí)間等于時(shí)間周期T2，其系兩倍于改正時(shí)間Tcorr。
如圖5b所示，信號(hào)bCLK_OUT上升邊緣接著能調(diào)至?xí)r間周期T2中間，一旦此發(fā)生，所需介于該信號(hào)CLK_OUT和bCLK_OUT間的關(guān)系便會(huì)達(dá)成，第二步驟運(yùn)作能總結(jié)如下。
1)增加bCLK_OUT延遲與Tcorr＝T2/2一樣多2)接著bDCLK亦增加與Tcorr＝T2/2一樣多3)DCLK及bDCLK將根據(jù)圖5a步驟增加與Tcorr一樣多，接著DCLK上升邊緣對(duì)準(zhǔn)bCLK_OUT上升邊緣4)現(xiàn)在，工作周期已經(jīng)改正圖6a-6h說(shuō)明該第二例參照特定范例運(yùn)作，下列的七個(gè)步驟詳述信號(hào)時(shí)序隨時(shí)間改變。
步驟1)重復(fù)地確立F1_PLUS步驟2)確立F2_MINUS(DCLK上升邊緣對(duì)準(zhǔn)CLK_OUT上升邊緣)步驟3)確立F1_PLUS步驟4)重復(fù)步驟2)和步驟3)步驟5)確立F1_MINUS(DCLK上升邊緣對(duì)準(zhǔn)bCLK_OUT上升邊緣)步驟6)確立F1_PLUS
步驟7)重復(fù)步驟5)和步驟6)由于類似圖4和圖6，因此細(xì)節(jié)將不再重復(fù)。
在此描述數(shù)字工作周期檢測(cè)器100將非常適合與延遲鎖定回路(DLL)120一起運(yùn)作。圖7-10說(shuō)明不同的實(shí)施方式，其中該數(shù)字DCC100與DLL 120一起執(zhí)行，在任一這些實(shí)施方式中，可使用不同形式的DLL，圖式中所示的結(jié)構(gòu)只是為了說(shuō)明目的。
圖7所視為數(shù)字DCC 100置于DLL 120前的執(zhí)行方式。如圖所示，輸入時(shí)鐘信號(hào)CLK_IN及bCLK_IN提供給DCC 100，且輸出時(shí)鐘信號(hào)CLK_OUT和bCLK_OUT從DCC 100提供給DLL 120，該DCC 100如上述可作為一工作周期改正器。
DLL 120包含一第一延遲線122耦合以接收該時(shí)鐘信號(hào)CLK_OUT，以及一第二延遲線124耦合以接收該時(shí)鐘信號(hào)bCLK_OUT。該第一延遲線122輸出提供給一反饋組件126，反饋組件126輸出提供給一相位檢測(cè)器128，其由反饋組件126比較該信號(hào)與信號(hào)CLK_OUT相位，該相位檢測(cè)器128輸出提供給有限狀態(tài)機(jī)130，其控制延遲線122和延遲線124的延遲。
在較佳實(shí)施方式中，該延遲鎖定回路120用以對(duì)準(zhǔn)該信號(hào)DCLK和bDCLK，其以將信號(hào)CLK_IN及bCLK_in對(duì)準(zhǔn)。在一DDR SDRAM中，數(shù)據(jù)用以與由CLK_IN和bCLK_IN所得的外部差分時(shí)鐘同步輸出。在實(shí)作上，該數(shù)據(jù)確實(shí)由該數(shù)據(jù)時(shí)鐘DCLK及bCLK輸出，因此如果該數(shù)據(jù)時(shí)鐘對(duì)準(zhǔn)該外部時(shí)鐘，則該數(shù)據(jù)將同步地與該外部時(shí)鐘輸出，因?yàn)閮?nèi)部回路(例如緩沖區(qū)、導(dǎo)線等等)增加了CLK_IN(和bCLK_IN)及DCLK(和bDCLK_IN)間的延遲，該DLL 120有效地用于移除此延遲。
參照?qǐng)D7，該時(shí)鐘信號(hào)CLK_OUT提供給可程序化延遲線122，延遲122的輸出提供給反饋組件126，其較佳地包含一延遲組件以在芯片內(nèi)仿真CLK_IN會(huì)遇到的延遲，相位檢測(cè)器128比較該反饋時(shí)鐘信號(hào)(由FB 126)至該時(shí)鐘CLK_OUT間的相位差，且使得有限狀態(tài)機(jī)130產(chǎn)生一控制信號(hào)，其可調(diào)整延遲線122和124的延遲，該數(shù)據(jù)時(shí)鐘也將如所需同步化，該數(shù)據(jù)時(shí)鐘DCLK和bDCLK接著能被提供芯片外(off-chip)驅(qū)動(dòng)器(圖7未示，該芯片外驅(qū)動(dòng)器置于圖11的區(qū)塊164中)。
圖8描述另一配置，其中該數(shù)字DCC 100置于該DLL 120的輸出。在此實(shí)施方式中，該對(duì)準(zhǔn)時(shí)鐘的工作周期藉由該數(shù)字DCC 100改正，因此在此電路中，任一由該DLL 120所產(chǎn)生的工作周期失真便能被改正。
圖9所示為一執(zhí)行方式，其中該DLL 120位于工作周期改正器102和該工作周期檢測(cè)器104間。在此例子中，該工作周期改正器102的輸出DCLK_IN和bDCLK_IN提供給DLL 120，其產(chǎn)生信號(hào)DCLK和bDCLK，這些信號(hào)提供給工作周期檢測(cè)器104，期能被用以調(diào)整DCLK_IN及bDCLK_IN的工作周期(以及接續(xù)DCLK和bDCLK的工作周期)。
圖10所示為另一個(gè)執(zhí)行方式，其中該DLL 120位于該工作周期改正器102及該工作周期檢測(cè)器104間。此例子類似圖9，除了在該工作周期檢測(cè)器104中提供有一反饋組件132，在此案例中，延遲線112接收一輸入，其已經(jīng)由反饋延遲126所延遲，為了維持對(duì)稱，該反饋組件132，其較佳地同于組件126，置于信號(hào)bDCLK和延遲組件114間。
圖11提供一存儲(chǔ)器裝置的簡(jiǎn)易方塊圖，其使用本發(fā)明的一觀點(diǎn)。較佳地，圖11所示所有組件于一單一半導(dǎo)體基板上形成，一數(shù)組152包含一數(shù)量的存儲(chǔ)器單元，其以行列排列。對(duì)DRAM來(lái)說(shuō)，每一存儲(chǔ)器單元包含一旁路晶體管，其串聯(lián)于一儲(chǔ)存電容器，該存儲(chǔ)器單元耦合一數(shù)量沿著每一列字符線，及耦合一數(shù)量沿著每一行位線，如同先前技術(shù)所知，該位線以互補(bǔ)對(duì)排列。
為了存取該數(shù)組152內(nèi)的特定單元，一地址信號(hào)ADDR傳輸至一行地址緩沖器154及列地址緩沖器156，在一典型的DRAM芯片中，該行地址和列地址分享外部針腳，使得該列地址在一第一時(shí)間接收，而該行地址在一第二時(shí)間接收。該ADDR信號(hào)可藉由一外部裝置傳輸，舉例來(lái)說(shuō)，例如一存儲(chǔ)器裝置(圖上未示)。
該行地址緩沖器154和列地址緩沖器156用以緩沖該地址信號(hào)，該行位置緩沖器154及該列地址緩沖器156的輸出分別耦合至一行譯碼器158和列譯碼器160，該行和列譯碼器158和160分別用以譯碼接收自行地址緩沖器154和列地址緩沖器156的信號(hào)，以提供該信號(hào)輸入至該數(shù)組152，使得該所選的行列可被選擇。
在圖11中，該譯碼器158和160示為單一區(qū)塊，然而必須了解的是，該譯碼器可執(zhí)行不同等級(jí)的前譯碼及譯碼，一些、所有或是沒(méi)有這些等級(jí)可被計(jì)時(shí)。
于存儲(chǔ)器150中尋址的數(shù)據(jù)將經(jīng)由輸入緩沖器162和數(shù)據(jù)輸出緩沖器164，寫入存儲(chǔ)器152或是由存儲(chǔ)器152中讀出。一信號(hào)外部輸入/輸出終端I/O提供在芯片外的路徑，再一次，該圖式提供最大的簡(jiǎn)化。該數(shù)據(jù)緩沖器162和164及相關(guān)線提供以表示讀取和寫入路徑，其可包含一大量的線和其它組件(例如第二感應(yīng)放大器)，在該較佳實(shí)施方式中，多重位(例如4、8或16)同時(shí)輸入或輸出，最終，多重?cái)?shù)據(jù)輸入緩沖器162及輸出緩沖器164將包含該芯片中。
該圖展示工作周期改正器100的輸出(有或沒(méi)有延遲鎖定回路120)提供給該輸出緩沖器164，此連結(jié)提供以說(shuō)明時(shí)鐘的多種使用，再一次，該圖式簡(jiǎn)化且如果其間有任何組件也未示于圖上。該輸出緩沖器配置以輸出一位信息于該時(shí)鐘信號(hào)CLK_OUT上升邊緣，且另一位信息在時(shí)鐘信號(hào)bCLK_OUT上升邊緣(或DCLK和bDCLK，其如果使用圖7-10時(shí)序電路的話)，該外部時(shí)鐘CLK，其較佳地為一差分時(shí)鐘，能于一時(shí)鐘接收器接收，其可簡(jiǎn)化為一導(dǎo)電終端或是包含其它組件，例如于先前技術(shù)中所揭露的接收器的其一，或是與2004 P 52257的較佳實(shí)施方式(具有或不具有溫度感應(yīng)器)，其在本文中列為參考文獻(xiàn)。
在圖11所示亦有控制電路166，其控制信號(hào)的簡(jiǎn)化說(shuō)明。一數(shù)量的控制信號(hào)，其通常標(biāo)示為CONTROL，由存儲(chǔ)器裝置150的外部來(lái)源所接收(例如由一存儲(chǔ)器控制器，圖上未示)，該控制電路區(qū)塊166耦合至該數(shù)組，其將提供不同的控制信號(hào)以控制該裝置的運(yùn)作。
盡管本發(fā)明已經(jīng)參照說(shuō)明用的實(shí)施方式描述，此描述并未被視為其限制。該說(shuō)明用的實(shí)施方式及本發(fā)明的實(shí)施方式的不同修改和組合，對(duì)熟習(xí)此技藝的人士來(lái)說(shuō)是顯而易見(jiàn)的，因此附上權(quán)利要求項(xiàng)將包含任何修改或?qū)嵤┓绞健?br> 權(quán)利要求
1.一種調(diào)整二信號(hào)的相對(duì)相位的方法，其步驟包含接收一第一信號(hào)及一第二信號(hào)；檢測(cè)介于該第一信號(hào)和該第二信號(hào)間的一工作周期錯(cuò)誤，其是藉由比較該第一信號(hào)之一相位成分與該第二信號(hào)的一相位成分，其中檢測(cè)一工作周期錯(cuò)誤包含藉由一第一量來(lái)延遲該第一信號(hào)，以產(chǎn)生一第一延遲信號(hào)；藉由該第一量來(lái)延遲該第二信號(hào)，以產(chǎn)生一第二延遲信號(hào)；比較該第一信號(hào)之一相位與該第二延遲信號(hào)之一相位；以及比較該第二信號(hào)之一相位與該第一延遲信號(hào)之一相位；以及藉由以該比較所獲得之一結(jié)果為基礎(chǔ)的一量來(lái)延遲該第二信號(hào)，以改正該工作周期錯(cuò)誤。
2.如權(quán)利要求1所述的方法，其中接收一第一信號(hào)和一第二信號(hào)包含接收一差分信號(hào)，且由該差分信號(hào)獲得該第一信號(hào)和該第二信號(hào)。
3.如權(quán)利要求1所述的方法，其中該第一信號(hào)為該第二信號(hào)之一互補(bǔ)信號(hào)。
4.如權(quán)利要求1所述的方法，更包含根據(jù)該比較步驟之一結(jié)果，調(diào)整該第一延遲量。
5.如權(quán)利要求4所述的方法，其中該第一延遲量乃受調(diào)整，直到該第一信號(hào)之一上升邊緣對(duì)準(zhǔn)該第二延遲信號(hào)之一上升邊緣。
6.如權(quán)利要求1所述的方法，其中該第一延遲量乃藉由一第二量調(diào)整，使得該第一時(shí)鐘信號(hào)的該上升邊緣對(duì)準(zhǔn)該第二延遲時(shí)鐘信號(hào)之該上升邊緣，且其中改正該工作周期錯(cuò)誤乃包含藉由具有該第二量的一半的一量來(lái)延遲該第二時(shí)鐘信號(hào)。
7.如權(quán)利要求1所述的方法，其中該第一信號(hào)包含一第一時(shí)鐘信號(hào)，且其中該第二信號(hào)包含一第二時(shí)鐘信號(hào)。
8.如權(quán)利要求7所述的方法，其中接收一第一信號(hào)和一第二信號(hào)包含接收一差分時(shí)鐘信號(hào)，以及由該差分時(shí)鐘信號(hào)獲得該第一時(shí)鐘信號(hào)和該第二時(shí)鐘信號(hào)。
9.一種操作一半導(dǎo)體裝置之方法，其步驟包含接收一第一信號(hào)；接收一第二信號(hào)，其為第一信號(hào)之互補(bǔ)信號(hào)；藉由一第一延遲量延遲該第一信號(hào)，以產(chǎn)生該第一信號(hào)之一延遲版本，該第一延遲量已經(jīng)決定，使得該第一信號(hào)之該延遲版本之一邊緣對(duì)準(zhǔn)該第二信號(hào)之一邊緣；藉由該第一延遲量延遲該第二信號(hào)，以產(chǎn)生該第二信號(hào)之一延遲版本；以及藉由一第二延遲量延遲該第二信號(hào)，在該第二信號(hào)已經(jīng)由該第二延遲量延遲后，選擇該第二延遲量以產(chǎn)生一介于該第一信號(hào)之一邊緣及該第二信號(hào)之一邊緣間的選擇時(shí)序關(guān)系。
10.如權(quán)利要求9所述的方法，其中該第一延遲量由該第一信號(hào)之一相位及該第二信號(hào)之一相位所決定。
11.如權(quán)利要求10所述的方法，其中該第一延遲量由比較該第一信號(hào)之一相位與該第二信號(hào)之該延遲版本之一相位所決定。
12.如權(quán)利要求11所述的方法，其中該第一延遲量亦由比較該第二信號(hào)之一相位與該第一信號(hào)之該延遲版本之一相位所決定。
13.如權(quán)利要求10所述的方法，其中該第一延遲量由比較該第二信號(hào)之一相位及該第一信號(hào)之該延遲版本之一相位所決定。
14.如權(quán)利要求9所述的方法，其中該第一信號(hào)由一差分時(shí)鐘信號(hào)之一成分所獲得，而該第二信號(hào)由該差分時(shí)鐘信號(hào)之一互補(bǔ)成分所獲得。
15.如權(quán)利要求14所述的方法，其中該半導(dǎo)體裝置包含一雙數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，該方法更包含輸出與該第一信號(hào)同步之一第一數(shù)據(jù)位；以及輸出與該第二信號(hào)同步之一第二數(shù)據(jù)位。
16.如權(quán)利要求15所述的方法，其中輸出一第一數(shù)據(jù)位包含輸出與該第一信號(hào)之一上升邊緣同步之該第一數(shù)據(jù)位，且其中輸出一第二數(shù)據(jù)位包含輸出與該第二信號(hào)之一上升邊緣同步之該第二數(shù)據(jù)位。
17.一種調(diào)整時(shí)鐘信號(hào)之方法，其步驟系包含接收一差分時(shí)鐘；由該差分時(shí)鐘信號(hào)產(chǎn)生一第一輸入時(shí)鐘信號(hào)及一第二輸入時(shí)鐘信號(hào)；延遲該第一輸入時(shí)鐘信號(hào)以獲得一第一輸出時(shí)鐘信號(hào)；延遲該第二輸入時(shí)鐘信號(hào)以獲得一第二輸出時(shí)鐘信號(hào)；延遲該第一輸出時(shí)鐘信號(hào)以獲得一第一延遲時(shí)鐘信號(hào)；延遲該第二輸出時(shí)鐘信號(hào)以獲得一第二延遲時(shí)鐘信號(hào)；比較該第一輸出時(shí)鐘信號(hào)之一相位與該第二延遲時(shí)鐘信號(hào)之一相位；比較該第二輸出時(shí)鐘信號(hào)之一相位與該第一延遲時(shí)鐘信號(hào)之一相位；以及藉由一第一量修改該第二輸入時(shí)鐘信號(hào)之該延遲，且藉由一第二量修改該第一和第二輸出時(shí)鐘信號(hào)之延遲，該修改以該比較步驟之一結(jié)果為基礎(chǔ)。
18.一種數(shù)字時(shí)鐘調(diào)整裝置，其包含一檢測(cè)裝置，用以檢測(cè)介于一第一時(shí)鐘信號(hào)及一第二時(shí)鐘信號(hào)間之一工作周期錯(cuò)誤，該檢測(cè)裝置包含一比較裝置，用以比較該第一時(shí)鐘信號(hào)之一相位成分及該第二時(shí)鐘信號(hào)之一相位成分；以及一改正裝置，用以改正該工作周期錯(cuò)誤，其經(jīng)耦合以接收來(lái)自該檢測(cè)裝置之至少一控制信號(hào)，該改正裝置根據(jù)該比較裝置的一輸出而藉由延遲該第二時(shí)鐘信號(hào)而用于改正。
19.如權(quán)利要求18所述的裝置，更包含一接收裝置，用以接收一差分時(shí)鐘信號(hào)，其中該第一時(shí)鐘信號(hào)及該第二時(shí)鐘信號(hào)由該差分時(shí)鐘信號(hào)所獲得。
20.如權(quán)利要求19所述的裝置，其中該檢測(cè)裝置及改正裝置形成于一單一硅基板上，該單一硅基板亦包含形成于其上之一動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器單元之一數(shù)組。
21.如權(quán)利要求20所述的裝置，其中該單一硅基板更包含一輸出裝置，用以輸出與該第一時(shí)鐘信號(hào)同步之一第一數(shù)據(jù)位；一輸出裝置，用以輸出與該第二時(shí)鐘信號(hào)同步之一第二數(shù)據(jù)位。
22.一種相位調(diào)整電路，其包含一第一延遲組件，其具有一輸入和一輸出；一第二延遲組件，其具有一輸入和一輸出；一第三延遲組件，其具有一輸入和一輸出，該第三延遲組件的輸入耦合至該第一延遲組件的輸出；一第四延遲組件，其具有一輸入和一輸出，該第四延遲組件之輸入耦合至該第二延遲組件的輸出；一第一相位檢測(cè)器，其具有耦合至該第二延遲組件之輸出的一第一輸入，以及耦合至該第三延遲組件之輸出的一第二輸入；一第二相位檢測(cè)器，其具有耦合至該第一延遲組件之輸出的一第一輸入，以及耦合至該第四延遲組件之輸出的一第二輸入；以及一有限狀態(tài)機(jī)，其具有耦合至該第一相位檢測(cè)器之一輸出的一第一輸入，以及耦合至該第二相位檢測(cè)器之一輸出的一第二輸入，該有限狀態(tài)機(jī)具有耦合至該第三延遲組件之一控制輸入及該第四延遲組件之一控制輸入的一第一輸出，該有限狀態(tài)機(jī)亦具有耦合至該第二延遲組件之一控制輸入的一第二輸出。
23.如權(quán)利要求22所述的電路，其中該第一延遲組件包含一固定延遲。
24.如權(quán)利要求22所述的電路，其中該第一延遲組件之輸入乃經(jīng)耦合以接收一第一信號(hào)，且其中該第二延遲組件之輸入乃經(jīng)耦合以接收一第二信號(hào)，其中該第一信號(hào)系為該第二信號(hào)之互補(bǔ)信號(hào)。
25.如權(quán)利要求24所述的電路，其中該第一信號(hào)為一時(shí)鐘信號(hào)，且其中該第二信號(hào)為一時(shí)鐘信號(hào)。
26.如權(quán)利要求22所述的電路，其中該第一延遲組件包含一固定延遲組件，且其中該第二、第三、第四延遲組件包含可變延遲組件，使得各個(gè)該可變延遲組件之一延遲可基于施加于該可變延遲組件控制輸入之一信號(hào)而增加或減少。
27.如權(quán)利要求26所述的電路，其中該有限狀態(tài)機(jī)根據(jù)下表而作用
其中K1包含在該第一相位檢測(cè)器之輸出載送之一信號(hào)，K2包含在該第二相位檢測(cè)器之輸出載送之一信號(hào)，F(xiàn)1包含在該有限狀態(tài)機(jī)之第一輸出載送之一信號(hào)，其控制該第三和第四延遲組件之一延遲量，且其中F2包含在該有限狀態(tài)機(jī)之第二輸出載送之一信號(hào)，其控制該第二延遲組件之一延遲量。
28.如權(quán)利要求27所述的電路，其中當(dāng)在該第二延遲組件之輸出載送之一信號(hào)值小于在該第三延遲組件之輸出載送之一信號(hào)值時(shí)，該K1系為「0」；當(dāng)在該第二延遲組件之輸出載送之一信號(hào)值大于在該第三延遲組件之輸出載送之一信號(hào)值時(shí)，該K1系為「1」；當(dāng)在該第一延遲組件之輸出載送之一信號(hào)值小于在該第四延遲組件之輸出載送之一信號(hào)值時(shí)，該K2系為「0」；當(dāng)在該第一延遲組件之輸出載送之一信號(hào)值大于在該第四延遲組件之輸出載送之一信號(hào)值時(shí)，該K2系為「1」；「+」表示增加一延遲之一指令；以及「-」表示減少一延遲之一指令。
29.一種雙數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器裝置，其包含一存儲(chǔ)器單元數(shù)組，其以行和列配置，每個(gè)該存儲(chǔ)器單元包含串聯(lián)耦合至一儲(chǔ)存電容器的一旁路晶體管；一行譯碼器，耦合至該數(shù)組；一列譯碼器，耦合至該數(shù)組；一時(shí)鐘接收器，耦合以接收一外部差分時(shí)鐘信號(hào)，該外部差分時(shí)鐘包含在一第一導(dǎo)體上載送之一第一成分，及在一第二導(dǎo)體上載送之一第二成分；一第一延遲組件，其具有耦合至該第一導(dǎo)體的一輸入；一第二延遲組件，其具有耦合至該第二導(dǎo)體的一輸入；一第三延遲組件，其具有一輸入和一輸出，該第三延遲組件之輸入耦合至該第一延遲組件之一輸出；一第四延遲組件，其具有一輸入和一輸出，該第四延遲組件之輸入系耦合至該第二延遲組件之一輸出；一第一相位檢測(cè)器，其具有耦合至該第一延遲組件之輸出的一第一輸入，以及耦合至該第三延遲組件之輸出的一第二輸入；一第二相位檢測(cè)器，其具有耦合至該第一延遲組件之輸出的一第一輸入，以及耦合至該第四延遲組件之輸出的一第二輸入；一有限狀態(tài)機(jī)，其具有耦合至該第一相位檢測(cè)器之一輸出的一第一輸入，以及耦合至該第二相位檢測(cè)器之一輸出的一第二輸入，該有限狀態(tài)機(jī)具有耦合至該第三延遲組件之一控制輸入和該第四延遲組件之一控制輸入的一第一輸出，該有限狀態(tài)機(jī)亦具有耦合至該第二延遲組件之一控制輸入的一第二輸入；以及一輸出緩沖器，其具有耦合至該第一延遲組件之輸出的一第一輸入，以及耦合至該第二延遲組件之輸出的一第二輸入。
30.如權(quán)利要求29所述的裝置，其中該第一延遲組件包含一固定延遲組件，且其中該第二、第三、第四延遲組件包含可變延遲組件，使得每個(gè)該可變延遲組件之一延遲可基于施加于該可變延遲組件控制輸入之一信號(hào)而增加或減少。
31.如權(quán)利要求30所述的裝置，其中該有限狀態(tài)機(jī)根據(jù)下表而作用
其中K1包含在該第一相位檢測(cè)器之輸出載送之一信號(hào)，K2包含在該第二相位檢測(cè)器之輸出載送之一信號(hào)，F(xiàn)1包含在該有限狀態(tài)機(jī)之第一輸出載送之一信號(hào)，且其中F2包含在該有限狀態(tài)機(jī)之第二輸出載送之一信號(hào)；當(dāng)在該第二延遲組件之輸出載送之一信號(hào)值小于在該第三延遲組件之輸出載送之一信號(hào)值時(shí)，該K1為「0」；當(dāng)在該第二延遲組件之輸出載送之一信號(hào)值大于在該第三延遲組件之輸出載送之一信號(hào)值時(shí)，該K1為「1」；當(dāng)在該第一延遲組件之輸出載送之一信號(hào)值小于在該第四延遲組件之輸出載送之一信號(hào)值時(shí)，該K2為「0」；當(dāng)在該第一延遲組件之輸出載送之一信號(hào)值大于在該第四延遲組件之輸出載送之一信號(hào)值時(shí)，該K2為「1」；「+」表示增加一延遲之一指令；以及「-」表示減少一延遲之一指令。
32.如權(quán)利要求29所述的裝置，其中該存儲(chǔ)器單元數(shù)組包含至少十億個(gè)存儲(chǔ)器單元。
33.一種時(shí)序電路，其包含一工作周期檢測(cè)器，用以檢測(cè)介于一第一時(shí)鐘信號(hào)及一第二時(shí)鐘信號(hào)間之一錯(cuò)誤，該工作周期檢測(cè)器可運(yùn)作以比較該第一信號(hào)之一相位成與該第二信號(hào)之一相位成分；一工作周期改正器，其耦合至該工作周期檢測(cè)器，該工作周期改正器可藉由一量以延遲該第二時(shí)鐘信號(hào)，該量乃基于由該工作周期檢測(cè)器所獲得之一結(jié)果；以及一延遲鎖定回路，其至少耦合至該工作周期檢測(cè)器或該工作周期改正器其一。
34.如權(quán)利要求33所述的電路，其中該延遲鎖定回路包含耦合至該工作周期檢測(cè)器之一輸出的一輸入。
35.如權(quán)利要求33所述的電路，其中該延遲鎖定回路包含耦合至該工作周期改正器之一輸入的一輸出。
36.如權(quán)利要求33所述的電路，其中該延遲鎖定回路包含耦合至該工作周期改正器之一輸出的一輸入，以及耦合至該工作周期檢測(cè)器之一輸入的一輸出。
37.如權(quán)利要求33所述的電路，其中該延遲鎖定回路包含一第一延遲線；一第二延遲線；一反饋組件，用以接收該第一延遲線之一輸出；一相位檢測(cè)器，其具有耦合至該反饋組件之一輸出的一輸入；以及一有限狀態(tài)機(jī)，其耦合至該相位檢測(cè)器輸出之一輸入內(nèi)，該有限狀態(tài)機(jī)具有至少耦合至該第一和第二延遲線其一的一輸出。
全文摘要
一種調(diào)整二信號(hào)的相對(duì)相位的方法，包含接收第一信號(hào)和第二信號(hào)，舉例來(lái)說(shuō)，其可由一差分時(shí)鐘信號(hào)所獲得。介于該第一信號(hào)和該第二信號(hào)間的工作周期錯(cuò)誤乃藉由比較該第一信號(hào)之一相位成分和該第二信號(hào)之一相位成分而檢測(cè)。此工作周期錯(cuò)誤可接著由一量來(lái)延遲該第二信號(hào)而改正，所述量乃基于由該比較所獲得的一結(jié)果。
文檔編號(hào)H03L7/00GK1790546SQ20051008098
公開(kāi)日2006年6月21日 申請(qǐng)日期2005年6月30日 優(yōu)先權(quán)日2004年6月30日
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