專利名稱：用于二進制信號的驅(qū)動電路的制作方法
技術領域：
本發(fā)明涉及用于二進制信號的驅(qū)動電路，它具有兩個根據(jù)權利要求1主題的并聯(lián)驅(qū)動分支。本發(fā)明的優(yōu)選但不排它的應用領域是放大在數(shù)字組件輸出特別是DRAM存儲電路或者所屬存儲控制器的輸出上的二進制數(shù)據(jù)和/或控制信號。
背景技術：
用于放大表示信息的串行位的二進制信號的驅(qū)動電路通常包括可控開關元件，其由要放大的二進制信號控制，以便把輸出節(jié)點按照該信號的二進制狀態(tài)要么用規(guī)定的第一邏輯電位要么用規(guī)定的第二邏輯電位連接。該可控開關元件可以是兩個輸入輸出開關，優(yōu)選兩個互補功率型(一個P-FET和一個N-FET)場效應晶體管(FET)，它們通過分開的分支由要放大的二進制信號控制，并構(gòu)成該分支的輸出級。當控制二進制信號具有第一二進制值(例如“1”)時，僅第一開關(例如P-FET)導通，以便把輸出節(jié)點拉到第一邏輯電位(例如正電位“H”)。當控制二進制信號具有第二二進制值(例如“0”)時，僅第二開關(例如N-FET)導通，以便把輸出節(jié)點拉到第二邏輯電位(例如負電位“L”)。在從一個到另一個二進制值過渡期間，兩個晶體管導電率方向相反地發(fā)生變化，在此，兩個晶體管或多或少暫時導通。在多數(shù)情況下兩個驅(qū)動分支的輸出級分別前接合適的前置放大器。
特別當上述方式的驅(qū)動電路作為一個組件的輸出放大器使用以便把放大的信號通過導線向負載(接收器)發(fā)送時，通過開關元件建立起來的輸出節(jié)點與各邏輯電位的連接分別通過一個非電抗電阻實現(xiàn)。該電阻根據(jù)它通向H電位還是L電位稱為“上拉”電阻或“下拉”電阻。這樣的驅(qū)動電路的終結(jié)，即向負載側(cè)或者接收器側(cè)導通的終結(jié)那時同樣通過非電抗方式要么“非對稱地”即通過一個終結(jié)電阻僅在一個邏輯電位執(zhí)行、或者“對稱地”即通過兩個終結(jié)電阻在H電位和L電位上執(zhí)行。上拉電阻、下拉電阻和終結(jié)電阻在考慮導線的有效波阻抗的情況下安排，使得它盡可能不反射。
在構(gòu)造驅(qū)動電路時不可避免的加工偏差可能引起驅(qū)動電路在運行時的邊沿形狀和時間位置不僅以逐個電路不同的方式受到影響，而且這種影響對不同極性的沿也不同。于是在兩個分支的輸出級中的開關元件的特性曲線關于其開始點(開關閾值)和關于其陡度彼此偏離。這種不對稱的結(jié)果可能是輸出信號的一個極性(例如向H電位行進的“上升”沿)的沿比另一個極性(例如向L電位行進的“下降”沿)的沿“慢”，亦即持續(xù)較長或者更加滯后。此外，在輸出信號中上升沿和下降沿之間的時間移位當在兩個輸出分支內(nèi)插入的放大器具有不對稱性時也能夠發(fā)生。所有這些效應特別在輸出級(并且也在可能的前置放大器)中的開關元件是互補功率型FET時必須要考慮。
所述效應導致輸出信號中的“占空因數(shù)失真”，亦即一個極性(其例如表示“1”位)的信號偏轉(zhuǎn)的振幅/時間平面與另一個極性(“0”位)的信號偏轉(zhuǎn)的振幅/時間平面不同。這些平面的比應該在中間但等于1。否則會在負載上的信號接收中產(chǎn)生不希望的偏移，此外它取決于位序列的組成波動。

發(fā)明內(nèi)容
本發(fā)明的任務在于，構(gòu)造一個用于二進制信號的驅(qū)動電路，使得能夠調(diào)整被驅(qū)動信號的占空因數(shù)(duty cycle)。根據(jù)本發(fā)明該任務通過權利要求1給出的特征解決。
因此，本發(fā)明用一個驅(qū)動電路實現(xiàn)，它包括兩個分支電路，它們在輸入節(jié)點和輸出節(jié)點之間彼此并聯(lián)，其第一分支包括一個輸出級，它根據(jù)在輸入節(jié)點上施加的二進制信號的第一二進制值通過第一非電抗電阻以第一邏輯電位連接輸出節(jié)點，其第二分支包括一個輸出級，它根據(jù)在輸入節(jié)點上施加的二進制信號的第二二進制值通過第二非電抗電阻以第二邏輯電位連接輸出節(jié)點。根據(jù)本發(fā)明提供一個占空因數(shù)控制裝置，用于相對于另一分支電路從輸入節(jié)點到輸出級的信號運行時間調(diào)節(jié)一個分支電路從輸入節(jié)點到輸出級的信號運行時間。
通過根據(jù)本發(fā)明提供的相對移位兩個驅(qū)動分支的信號運行時間的可能性，可以改變兩個輸出級同時處于“導通”狀態(tài)(“EIN”狀態(tài))的重疊信號時間區(qū)間的長度，以便改變驅(qū)動電路中的輸出節(jié)點通過各上拉電阻或者下拉電阻與兩個邏輯電位連接的持續(xù)時間。與該改變同時建立強制的重疊時間區(qū)間，其中兩個輸出級同時處于“阻斷”狀態(tài)(不導通的“AUS”狀態(tài))，使得驅(qū)動電路中的輸出節(jié)點不與任何邏輯電位連接。迄今在被終結(jié)的系統(tǒng)的情況下設計者一直致力于避免驅(qū)動電路中的這種關斷重疊。
本發(fā)明基于對在重疊時間區(qū)間內(nèi)輸出節(jié)點上分別產(chǎn)生確定的電位的時間運行的了解。該運行取決于多種因素。首先，該運行依賴于在該重疊時間區(qū)間內(nèi)輸出級的導通狀態(tài)是否重疊(“EIN”重疊)或者不導通狀態(tài)是否重疊(“AUS”重疊)。第二，該運行依賴于驅(qū)動電路的終結(jié)方式。第三，該運行依賴于在重疊開始時在輸出節(jié)點上存在何種開始電位，亦即該重疊時間區(qū)間是落入輸出信號的上升沿還是下降沿。
于是在導通重疊的時間間隔內(nèi)，必須等待輸出電位從到那時存在的電平以大于在關斷迄今導通的輸出級并僅接通另一輸出級時的速度改變到中間電位(H-L)/2。這對對稱終結(jié)和對不對稱終結(jié)都適用。
在不對稱終結(jié)的情況下，在關斷重疊的時間間隔內(nèi)，必須等待把到那時存在的輸出電位拉到終結(jié)電位。在對稱終結(jié)的情況下在關斷重疊的時間間隔內(nèi)輸出電位從到那時存在的邏輯電位(L或者H)以小于在關斷迄今導通的輸出級并僅接通另一輸出級時的速度改變到中間電位(H-L)/2。
通過為兩個驅(qū)動分支選擇信號運行時間的相對移位的方向和尺度，能夠以簡單而驚人的方式有目的地影響輸出信號的占空因數(shù)。于是，通過選擇移位方向使接通重疊提早在“慢”沿的位置出現(xiàn)，以便把為該重疊開始的沿對在其到中間電位的路徑上“加快”，可以使現(xiàn)有不等于1的占空因數(shù)接近于1。然后關斷重疊必然位于“略微慢的”沿的位置，使得該沿或者不提早起動(在不對稱終結(jié)的情況下)，或者雖然提早起動，但是到中間電位不加速而更慢(在對稱裝置的情況下)。然后在希望時選擇重疊的尺度，使得產(chǎn)生精確為1的占空因數(shù)。
本發(fā)明的有利的實施例在從屬權利要求中進行表征。于是本發(fā)明的占空因數(shù)控制裝置可以沒有問題地插入如下已知的驅(qū)動電路的布線中，它們?yōu)檎{(diào)節(jié)兩個分支的每一分支的沿陡度包括具有時間分級驅(qū)動的多個并聯(lián)的輸出驅(qū)動器。分支內(nèi)的這一內(nèi)部分級不受本發(fā)明的占空因數(shù)控制裝置的影響。


為解釋本發(fā)明，下面根據(jù)

不同的實施例。
圖1表示帶有根據(jù)本發(fā)明的占空因數(shù)控制裝置的一個簡單的驅(qū)動電路的電路圖。
圖2表示一個驅(qū)動電路的電路圖，該驅(qū)動電路包括在兩個分支的每一分支中多個并聯(lián)的、按時間分級控制的輸出級和一個根據(jù)本發(fā)明的占空因數(shù)控制裝置。
具體實施例方式
根據(jù)圖1的驅(qū)動電路由在輸入節(jié)點X和輸出節(jié)點Y之間的兩個并聯(lián)的分支組成。圖1中的“上”分支包括輸出級15，它具有一個P-FET 16，后者的溝道(源漏段)與在輸出節(jié)點Y和第一邏輯電位H的源之間的一個上拉電阻17串聯(lián)。“下”分支包括輸出級25，它具有一個N-FET 26，后者的溝道(源漏段)與在輸出節(jié)點Y和第二邏輯電位L的源之間的一個下拉電阻27串聯(lián)，電位L與H電位相反。輸出節(jié)點Y例如可以是在一個芯片上集成的組件如DRAM存儲器組件的外部數(shù)據(jù)連接端。
運行時輸出節(jié)點Y通過導線31與任一負載連接，該負載作為框30表示，例如可以是在另一組件大體像存儲器控制器中的接收電路。導線31以非電抗方式終結(jié)于負載30。為此可以使用不同的終結(jié)方式，如在圖1下部所示。在對稱終結(jié)中，導線31各通過一個非電抗終結(jié)電阻32或33與H電位和L電位連接。在不對稱終結(jié)中導線通過一個終結(jié)電阻32或33只與一個電位(H或L)連接；輸出級15和25于是在所示情況下構(gòu)成一個所謂的“偽開漏極”放大器。
兩個輸出級中的FET 16和26構(gòu)成兩個可控開關，它們的導通取決于各柵極上的電位V1或V2。當柵極電位V1接近值H時P-FET 16不導通，即在“關斷”狀態(tài)。當電位V1在向電位L的方向上改變時，那時P-FET 16從閾值H-V1＝Vth以遞增方式直到完全導通(“導通”狀態(tài))。以互補的方式N-FET 26當其柵極電位V2接近值L時不導通；當V2在向電位H的方向上改變時，那時N-FET 26從閾值L+V1＝Vth以遞增方式直到完全導通。
運行中在輸入節(jié)點X上接收二進制輸入信號Vx，它表示一個位序列，其中它在兩個離散的電平之間變化，以便表示二進制值“0”和“1”。這兩個電平基本等于邏輯電位H和L。輸入節(jié)點X每次通過上分支和下分支中的一個信號路徑與FET 16和26的柵極連接。
根據(jù)本發(fā)明，在每一分支的信號路徑中插入一個可控制的延遲組件11或者12，它們的延遲時間τ1或者τ2可由控制信號C1或者C2改變?？蛇x地在信號路徑中設置一個或者多個前置放大級，例如在延遲組件前和/或后。在圖1中為每一分支表示出一個在虛線框內(nèi)的這樣的前置放大器12或者22。
為了說明，首先考慮不存在前置放大器12和22的情況。此外接著假定延遲時間τ1和τ2彼此相等(τ1＝τ2)。在這種情況下，輸入信號Vx同時到達兩個互補FET 16和27的柵極，使得這些FET被精確同步控制。亦即輸入信號Vx的“上升”(從L向H行進)沿引起N-FET 26從其關斷狀態(tài)向其導通狀態(tài)轉(zhuǎn)移，而P-FET 16同時從其導通狀態(tài)向其關斷狀態(tài)轉(zhuǎn)移；因此輸出節(jié)點Y上的電位Vy從值H被拉到值L，在此兩個FET的導通狀態(tài)可以短時重疊一已知時間。輸入信號Vx的“下降”(從H向L行進)沿引起P-FET 16從其關斷狀態(tài)向其導通狀態(tài)轉(zhuǎn)移，而N-FET 26同時從其導通狀態(tài)向其關斷狀態(tài)轉(zhuǎn)移；因此輸出節(jié)點Y上的電位Vy從值L被拉到值H，在此兩個FET的導通狀態(tài)可以短時重疊一已知時間。亦即輸出信號Vy是輸入信號Vx的反轉(zhuǎn)版本。
理想情況是，兩個FET的特性曲線彼此精確對稱(閾值Vth的數(shù)值相同以及P-FET特性曲線的形狀相對于N-FET特性曲線的形狀精確點對稱)。然后兩個驅(qū)動級精確互補對稱在上升沿和下降沿各產(chǎn)生相同的兩個FET的導通狀態(tài)的相同的重疊時間，兩個FET的關斷狀態(tài)在上升沿和下降沿都不重疊，輸入信號Vx的所有沿以相同的傳輸特性既關于其形狀也關于其延遲復制輸出信號Vy的沿。
如在前面進一步提到的，在實際中不總能達到理想的特性曲線對稱，這將導致提到的輸出信號Vy中的占空因數(shù)延遲。通過把延遲時間τ1或者τ2調(diào)整到不同的寬度，這一延遲可以借助可控延遲組件11和12修正。相對移位的數(shù)值|Δτ|＝|τ1-τ2|越大，兩個FET的導通狀態(tài)在一個規(guī)定極性的所有沿上的重疊持續(xù)時間越長，在此同時也延長了在另一極性的所有沿上出現(xiàn)的關斷持續(xù)時間。取決于相對移位的方向，亦即表達式Δτ＝|τ1-τ2|的符號，給哪個沿極性分配延長的導通重疊，給哪個沿極性分配關斷重疊。
如在前面進一步提到的，因為導通重疊給沿速度的影響與關斷重疊不同，所以在輸出信號Vy中的占空因數(shù)作為相對移位Δτ的函數(shù)變化。如同樣已經(jīng)說明的，這一函數(shù)的形式取決于終結(jié)方式。該函數(shù)可以在具體情況下由經(jīng)驗確定。但是有關該函數(shù)預先的了解實際并不需要。在實際中只要在施加輸入信號Vx時使相對移位在從負極值到正極值之間的上升區(qū)間變化就已經(jīng)足夠，在此，測量輸出信號Vy的占空因數(shù)，然后在產(chǎn)生希望的占空因數(shù)(例如＝1)的值上確定移位尺度Δτ。這點可以通過自動調(diào)節(jié)電路實現(xiàn)，例如在起動包括該驅(qū)動電路的組件時的調(diào)整階段內(nèi)。在此可以施加一個標準化的輸入信號Vx，例如相應于一個規(guī)律變化的二進制電平的二進制字符序列“010101…”。
根據(jù)本發(fā)明的占空因數(shù)控制裝置11、12的作用方式和驅(qū)動效果以所述方式自然也當在驅(qū)動電路的每一分支中插入一個或者多個前置放大器時產(chǎn)生，和這些前置放大器單個構(gòu)建一樣。在圖1中，作為例子表示出兩個常用的前置放大器12和22，它們各包括一個P-FET和一個N-FET。P-FET和N-FET的柵極由要放大的二進制信號控制，并且它們這樣設置在第一和第二邏輯電位H和L之間，使得放大器輸出取決于控制信號的二進制值或者被拉到H或者被拉到L。在圖示情況下這些放大器是簡單的CMOS放大器。在前置放大器中也會產(chǎn)生引起輸出信號Vy中的占空因數(shù)失真的不對稱性。然而因為占空因數(shù)控制裝置11、12影響輸出信號Vy中在末端產(chǎn)生的占空因數(shù)，不管占空因數(shù)失真源，所以本發(fā)明的技術效果與實際存在的前置放大器的數(shù)量和質(zhì)量無關。
如在前面已經(jīng)進一步提到的，本發(fā)明的占空因數(shù)控制裝置也有利地用在其兩個分支的每一分支中包括多個并行的時間分級控制的輸出驅(qū)動器的驅(qū)動電路中。公知這種驅(qū)動電路，圖2表示本發(fā)明關于這樣的驅(qū)動電路的一種結(jié)構(gòu)。在該圖中，對于P-FET、N-FET、H電位和L電位，和圖1中相同的電路符號表示和圖1相同的組件。
在根據(jù)圖2的實施例中，兩個分支的每一分支的輸出級包括3個輸出驅(qū)動器。在上分支中有3個驅(qū)動器15a、15b和15c，它們的輸出與輸出節(jié)點Y連接，以及它們每一個可按照圖1所示的輸出級15構(gòu)造。在下分支中有3個驅(qū)動器25a、25b和25c，它們的輸出與輸出節(jié)點Y連接，以及它們每一個可按照圖1所示的輸出級25構(gòu)造。輸出節(jié)點Y在運行時通過導線31與一個終結(jié)的負載30連接，如圖1的實施例中那樣。
輸出級的“驅(qū)動強度”通過在該級內(nèi)部作用的輸出驅(qū)動器的強度和數(shù)目確定。通過在該級內(nèi)部時間分級控制驅(qū)動器可做到，這些驅(qū)動器在控制信號的每一沿并非同時而是彼此以步進方式導通或阻斷，使得該驅(qū)動級的有效驅(qū)動強度以步進方式增加或減少。由此輸出信號中的沿看起來仿佛被低通過濾，使得減小輸出信號中的帶寬。
為使這些時間分級控制起作用，在每一輸出驅(qū)動器15a、15b、15c和25a、25b、25c(亦即在朝向所涉及的FET的柵極的信號路徑中)中存在一個可調(diào)節(jié)[？？]的延遲元件13a、13b、13c或者23a、23b、23c?？蛇x在該每一延遲元件和所屬的輸出驅(qū)動器之間各設置一個前置放大器14a、14b、14c或者24a、24b、24c。設置一個控制設備，以便能夠調(diào)整上分支中3個延遲元件13a、13b、13c的延遲時間τa、τb、τc的各希望的分級，和以同樣的方式調(diào)整下分支中3個延遲元件23a、23b、23c的同樣的延遲時間τa、τb、τc的各希望的分級，這點已經(jīng)公知。在每一分支中的輸出驅(qū)動器的數(shù)目(從而所屬延遲元件的數(shù)目)也可以與圖2所示不同；優(yōu)選在每一分支中設置奇數(shù)個分級控制的輸出驅(qū)動器。
反之，根據(jù)本發(fā)明的占空因數(shù)控制裝置考慮相對于在下分支中的控制信號的時間位置調(diào)整上分支中的控制信號的時間位置。在根據(jù)圖2的驅(qū)動電路中占空因數(shù)控制裝置由兩個另外設置的和分開的可控延遲組件11和21構(gòu)成，它們中的第一個在上分支中設置在該分支未細分支成3個信號路徑的節(jié)點前，這些信號路徑通過“時間分級的”延遲元件13a、13b、13c通到輸出驅(qū)動器15a、15b、15c。另一個延遲組件21在下分支中設置在該分支未細分支成3個信號路徑的節(jié)點前，這些信號路徑通過“時間分級的”延遲元件23a、23b、23c通到輸出驅(qū)動器25a、25b、25c。每一個這樣的延遲元件11和21可選后接一個前置放大器12或者22。
在調(diào)整根據(jù)圖2的電路中的占空因數(shù)控制裝置11、21后，可以精確修正輸出信號Vy中的占空因數(shù)失真，如根據(jù)圖1說明的那樣。在此不改變分支內(nèi)的內(nèi)部時間分級，使得保留該時間分級希望的“低通”效果。
權利要求
1.用于二進制信號的驅(qū)動電路，具有兩個分支電路，它們在輸入節(jié)點(X)和輸出節(jié)點(Y)之間彼此并聯(lián)，其中的第一分支電路包括一個輸出級(15)，該輸出級(15)根據(jù)在輸入節(jié)點上施加的二進制信號(Vx)的第一二進制值通過第一非電抗電阻(17)把輸出節(jié)點(Y)與第一邏輯電位(H)相連接，其中的第二分支電路包括一個輸出級(25)，該輸出級(25)根據(jù)在輸入節(jié)點上施加的二進制信號的第二二進制值通過第二非電抗電阻(27)把輸出節(jié)點與第二邏輯電位(L)相連接，其特征在于，占空因數(shù)控制裝置(11，21)，用于相對于另一分支電路從輸入節(jié)點到輸出級(25)的信號運行時間來調(diào)節(jié)一個分支電路從輸入節(jié)點(X)到輸出級(15)的信號運行時間。
2.根據(jù)權利要求1的驅(qū)動電路，其特征在于，占空因數(shù)控制裝置包括兩個獨立受控的延遲組件(11，21)，其中的第一延遲組件被設置在第一分支電路中，其中的第二延遲組件被設置在第二分支電路中。
3.根據(jù)權利要求1的驅(qū)動電路，其中，第一分支電路的輸出級包括多個并聯(lián)的輸出驅(qū)動器(15a，15b，15c)，這些輸出驅(qū)動器(15a，15b，15c)中的每一個根據(jù)在輸入節(jié)點(X)上施加的二進制信號(Vx)的第一二進制值通過一個單獨分配的非電抗電阻把輸出節(jié)點(Y)與第一邏輯電位(H)相連接，其中，第二分支電路的輸出級包括多個并聯(lián)的輸出驅(qū)動器(25a，25b，25c)，其每一個根據(jù)在輸入節(jié)點(X)上施加的二進制信號(Vx)的第二二進制值通過一個單獨分配的終結(jié)電阻把輸出節(jié)點與第二邏輯電位(L)相連接(Y)，其中，每一分支電路在輸出驅(qū)動器之前包括一個可控的時間分級設備(13a，13b，13c或者23a，23b，23c)，用于為相關分支電路內(nèi)的輸出驅(qū)動器對輸入信號進行時間分級。其特征在于，占空因數(shù)控制裝置包括兩個獨立可控的延遲組件(11，21)，其第一延遲組件設置在第一分支電路的輸入節(jié)點(X)和時間分級設備(13a，13b，13c)之間，其第二延遲組件設置在第二分支電路的輸入節(jié)點(X)和時間分級設備(23a，23b，23c)之間。
全文摘要
本發(fā)明的主題是用于二進制信號的驅(qū)動電路，具有兩個分支電路，它們在輸入節(jié)點(X)和輸出節(jié)點(Y)之間彼此并聯(lián)，其第一分支包括一個輸出級(15)，它根據(jù)在輸入節(jié)點上施加的二進制信號(V
文檔編號H03K17/16GK1801619SQ200510104719
公開日2006年7月12日 申請日期2005年12月22日 優(yōu)先權日2004年12月22日
發(fā)明者A·謝菲爾 申請人:因芬尼昂技術股份公司