專利名稱：一種高精度模擬/數(shù)字轉(zhuǎn)換電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及數(shù)據(jù)采集系統(tǒng)，應(yīng)用于數(shù)據(jù)采集儀、數(shù)字控制儀和音頻處理設(shè)備的一種高精度模擬/數(shù)字轉(zhuǎn)換電路。
背景技術(shù)：
在傳統(tǒng)的基于模擬/數(shù)字轉(zhuǎn)換器的數(shù)字格式轉(zhuǎn)換電路中，由于芯片管腳、體積的限制，轉(zhuǎn)換位數(shù)通常為8位、10位，轉(zhuǎn)換精度低，難以滿足對(duì)數(shù)據(jù)采集有較高要求的場合。有些場合下，采用串行輸出的模擬/數(shù)字轉(zhuǎn)換芯片直接與CPU相連，致使數(shù)字格式轉(zhuǎn)換占用CPU處理時(shí)間，并且可擴(kuò)展性差。

發(fā)明內(nèi)容
本實(shí)用新型提供了一種高精度模擬/數(shù)字轉(zhuǎn)換電路，實(shí)現(xiàn)高精度數(shù)據(jù)采集。
本實(shí)用新型采用的技術(shù)方案是包括高精度模擬/數(shù)字轉(zhuǎn)換電路信號(hào)引出線均連接至FPGA可編程邏輯電路。
所述的高精度模擬/數(shù)字轉(zhuǎn)換電路包括能實(shí)現(xiàn)24位高精度模擬/數(shù)字轉(zhuǎn)換的AK5393芯片組成，外部差分模擬信號(hào)接AK5393芯片的CH1AIL+、CH1AIL-和CH2AIL+、CH2AIL-端。
所述的FPGA可編程邏輯電路包括FPGA芯片XC2S50E，20.9M和24.576M晶振芯片，晶振芯片與FPGA芯片的GCK端相連，為高精度模數(shù)/轉(zhuǎn)換電路提供多組采樣率時(shí)鐘；CPU下載接口；模數(shù)轉(zhuǎn)換芯片的串行數(shù)字總線AD1LRCK、AD1SCLK、AD1SDATA、AD1FSYNC和AD1MCLK連接到FPGA可編程邏輯電路；FPGA可編程邏輯電路，通過數(shù)據(jù)線DSPED[31:0]，地址線DSPEA[12:2]，控制線DSPARE、DSPAWE、DSPCE2、DSPAOE，中斷申請(qǐng)線DSPEXIN5_ADINT與數(shù)字信號(hào)處理器DSP并行總線相連。
本實(shí)用新型結(jié)合了模擬/數(shù)字轉(zhuǎn)換器和FPGA編程技術(shù)，提供了一種適用于對(duì)A/D轉(zhuǎn)換精度要求高的數(shù)字電路。在模擬/數(shù)字轉(zhuǎn)換器的基礎(chǔ)上，通過FPGA軟件的支持，該數(shù)字電路可以快速將模擬信號(hào)以24位精度轉(zhuǎn)換為數(shù)字信號(hào)，并可根據(jù)具體應(yīng)用場合設(shè)置不同的采樣率。
本實(shí)用新型與背景技術(shù)相比，具有的有益效果是1.模擬/數(shù)字轉(zhuǎn)換精度高，轉(zhuǎn)換位數(shù)達(dá)24位；2.模擬/數(shù)字轉(zhuǎn)換后采用串行輸出，管腳少，芯片體積小；
3.模擬/數(shù)字轉(zhuǎn)換芯片信噪比高，可達(dá)117dB，動(dòng)態(tài)范圍為117dB，使得整體數(shù)字電路具有高性能；4.FPGA開發(fā)周期短、功耗低、可靠性高，通過程序可設(shè)置不同采樣率；作為一種數(shù)據(jù)接口，可使模擬/數(shù)字轉(zhuǎn)換芯片與數(shù)據(jù)總線相接，可擴(kuò)展性強(qiáng)。


圖1是本實(shí)用新型的結(jié)構(gòu)框圖；圖2是高精度模擬/數(shù)字轉(zhuǎn)換電路原理圖；圖3是FPGA可編程邏輯電路原理圖。
具體實(shí)施方式
以下結(jié)合附圖和實(shí)施例對(duì)本實(shí)用新型作進(jìn)一步說明。
如圖1所示，本實(shí)用新型的結(jié)構(gòu)框圖由附圖1給出。包括高精度模擬/數(shù)字轉(zhuǎn)換電路1信號(hào)引出線均連接至FPGA可編程邏輯電路2。
如圖2所示，高精度模數(shù)轉(zhuǎn)換電路采用AK5393模數(shù)轉(zhuǎn)換芯片1。芯片有兩路模擬差分信號(hào)輸入CH1AIL+、CH1AIL-和CH2AIL+、CH2AIL-。芯片的SMODE1和SMODE2接高電平，將AK5393芯片串行數(shù)字接口設(shè)置為MASTERMODE。復(fù)位信號(hào)/ADRST、校準(zhǔn)信號(hào)AD1ZCAL、高通濾波器使能AD1HPFE、雙速采樣使能AD1DFS連接到FPGA可編程邏輯電路2。模數(shù)轉(zhuǎn)換電路串行數(shù)字總線AD1LRCK、AD1SCLK、AD1SDATA、AD1FSYNC和AD1MCLK，它們都連接到FPGA可編程邏輯電路2。AK5393芯片數(shù)字電路部分由3.3V供電，模擬電路部分由+5V供電。
如圖3所示FPGA可編程邏輯電路包括FPGA芯片XC2S50E，20.9M和24.576M晶振芯片，CPU下載接口。晶振芯片為高精度模數(shù)轉(zhuǎn)換電路[1]提供多組采樣率時(shí)鐘。FPGA芯片完成AK5393和DSP的數(shù)字接口，它完成串行數(shù)字格式到并行數(shù)字格式的轉(zhuǎn)換。FPGA可編程邏輯電路2，通過數(shù)據(jù)線DSPED[31:0]，地址線DSPEA[12:2]，控制線DSPARE、DSPAWE、DSPCE2、DSPAOE，中斷申請(qǐng)線DSPEXIN5_ADINT與DSP并行總線相連。FPGA可編程邏輯電路2和高精度模數(shù)轉(zhuǎn)換電路1，通過串行數(shù)字總線AD1LRCK、AD1SCLK、AD1SDATA、AD1FSYNC和AD1MCLK互連。LED指示燈是為了指示FPGA的程序是否下載成功。FPGA的工作模式選擇管腳M0，M1，M2都外接了一個(gè)上拉電阻，即表明FPGA的配置模式采用了從動(dòng)串口模式的配置。配置時(shí)鐘管腳DLCLK、配置數(shù)據(jù)輸入管腳DLDATA、配置使能管腳/PROG2和配置成功管腳DONE2分別與CPU芯片相連。FPGA的程序通過CPU下載接口，下載到FPGA中。
下面對(duì)本實(shí)用新型的具體工作過程說明1、FPGA程序的下載。系統(tǒng)上電后，CPU下載接口將FPGA程序下載到FPGA中。LED指示燈亮指示FPGA的程序下載成功。
2、DSP初始化AK5393芯片。DSP通過FPGA，將/ADRST拉為低電平，對(duì)AK5393芯片進(jìn)行復(fù)位。AK5393芯片進(jìn)入復(fù)位后，自動(dòng)進(jìn)行校準(zhǔn)操作。FPGA的AD1CAL輸出決定校準(zhǔn)是按VCOML、VCOMR，還是按摸擬輸入進(jìn)行校準(zhǔn)操作。從AK5393芯片的AD1CAL輸出低電平可判斷校準(zhǔn)操作完成。
3、AK5393芯片處于正常工作狀態(tài)。兩路模擬輸入信號(hào)以差分信號(hào)形式進(jìn)入AK5393芯片。AK5393芯片通過串行數(shù)字總線AD1LRCK、AD1SCLK、AD1SDATA、AD1FSYNC和AD1MCLK，將轉(zhuǎn)換后的24位數(shù)字信號(hào)發(fā)送到FPGA可編程邏輯電路2。FPGA程序?qū)⒋?4位數(shù)字轉(zhuǎn)換成并行24位數(shù)字。通過中斷機(jī)制通知DSP，DSP通過數(shù)據(jù)、地址總線讀取24位AD轉(zhuǎn)換數(shù)據(jù)。
AK5393芯片采樣率的控制。20.9M和24.576M晶振經(jīng)FPGA程序分頻可產(chǎn)生多組采樣率時(shí)鐘。DSP可以通過與FPGA接口，控制那一組采樣率時(shí)鐘輸出，從而控制AK5393芯片采樣率。
權(quán)利要求1.一種高精度模擬/數(shù)字轉(zhuǎn)換電路，其特征在于包括高精度模擬/數(shù)字轉(zhuǎn)換電路(1)信號(hào)引出線均連接至FPGA可編程邏輯電路(2)。
2.根據(jù)權(quán)利要求1所述的一種高精度模擬/數(shù)字轉(zhuǎn)換電路，其特征在于所述的高精度模擬/數(shù)字轉(zhuǎn)換電路(1)包括能實(shí)現(xiàn)24位高精度模擬/數(shù)字轉(zhuǎn)換的AK5393芯片組成，外部差分模擬信號(hào)接AK5393芯片的CH1AIL+、CH1AIL-和CH2AIL+、CH2AIL-端。
3.根據(jù)權(quán)利要求1所述的一種高精度模擬/數(shù)字轉(zhuǎn)換電路，其特征在于所述的FPGA可編程邏輯電路(2)包括FPGA芯片XC2S50E，20.9M和24.576M晶振芯片，晶振芯片與FPGA芯片的GCK端相連，為高精度模數(shù)/轉(zhuǎn)換電路(1)提供多組采樣率時(shí)鐘；CPU下載接口；模數(shù)轉(zhuǎn)換芯片的串行數(shù)字總線AD1LRCK、AD1SCLK、AD1SDATA、AD1FSYNC和AD1MCLK連接到FPGA可編程邏輯電路(2)；FPGA可編程邏輯電路(2)，通過數(shù)據(jù)線DSPED[31:0]，地址線DSPEA[12:2]，控制線DSPARE、DSPAWE、DSPCE2、DSPAOE，中斷申請(qǐng)線DSPEXIN5_ADINT與數(shù)字信號(hào)處理器DSP并行總線相連。
專利摘要本實(shí)用新型公開了一種高精度模擬/數(shù)字轉(zhuǎn)換電路。包括高精度模擬/數(shù)字轉(zhuǎn)換電路信號(hào)引出線均連接至FPGA可編程邏輯電路。本實(shí)用新型模擬/數(shù)字轉(zhuǎn)換精度高，轉(zhuǎn)換位數(shù)達(dá)24位；模擬/數(shù)字轉(zhuǎn)換后采用串行輸出，管腳少，芯片體積?。荒M/數(shù)字轉(zhuǎn)換芯片信噪比高，可達(dá)117dB，動(dòng)態(tài)范圍為117dB，使得整體數(shù)字電路具有高性能；FPGA開發(fā)周期短、功耗低、可靠性高，通過程序可設(shè)置不同采樣率；作為一種數(shù)據(jù)接口，可使模擬/數(shù)字轉(zhuǎn)換芯片與數(shù)據(jù)總線相接，可擴(kuò)展性強(qiáng)。
文檔編號(hào)H03M1/12GK2909389SQ20052001272
公開日2007年6月6日 申請(qǐng)日期2005年6月24日 優(yōu)先權(quán)日2005年6月24日
發(fā)明者賀惠農(nóng) 申請(qǐng)人:杭州億恒科技有限公司