專利名稱：高速率隨機(jī)比特流的產(chǎn)生的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及隨機(jī)產(chǎn)生比特流。具體地說，本發(fā)明涉及產(chǎn)生高比特率(高于10千兆比特/秒)的比特流，特別適用于在任何類型的通信連接或網(wǎng)絡(luò)上的高速傳輸。
背景技術(shù)：
圖1非常示意性地以方框圖示出了一個應(yīng)用本發(fā)明的第一實例。它用來測試發(fā)射機(jī)(Tx)2與接收機(jī)(Rx)3之間的通信連接1。這個連接可以是一個電、光或微波鏈路。一些通信標(biāo)準(zhǔn)提供了標(biāo)準(zhǔn)化的對連接通信量的仿真測試。這樣的測試用一個代替發(fā)射機(jī)2接上的專用測試設(shè)備(TEST-RNG)4執(zhí)行。這個試驗設(shè)備將一個偽隨機(jī)比特序列PRBS發(fā)送到傳輸線上。在這種測試應(yīng)用中，還可以直接測試電、光、無線電、光電或電光設(shè)備(例如，連接的接收機(jī)或時鐘恢復(fù)單元)。偽隨機(jī)比特序列例如由標(biāo)準(zhǔn)ITQ 0.151確定。
圖2非常簡化地以方框圖例示了一個應(yīng)用本發(fā)明的第二實例。這個恰當(dāng)?shù)睦邮菍鬏斶M(jìn)行擾碼或編碼，或者對信號特性進(jìn)行平均，以便掩蔽發(fā)送數(shù)據(jù)或者平衡一個連接上的通信量。
圖2示出了接到連接1上的發(fā)射機(jī)(Tx)2。發(fā)射機(jī)2包括一個處理數(shù)據(jù)D的數(shù)字電路(μTx)21，數(shù)據(jù)在對來自本機(jī)振蕩器的載波OL進(jìn)行可能的調(diào)制(調(diào)制器22)后通過發(fā)送放大器(LNA)23發(fā)送出去。擾碼器或編碼器24配置在電路21的輸出端，元件22調(diào)制之前。擾碼器(SCRAMB-RNG)旨在用一個偽隨機(jī)比特序列修改發(fā)送的數(shù)據(jù)的特性。
本發(fā)明也適用于光傳輸。例如，可以將一個擾碼器插入電光變換的上游，而本機(jī)振蕩器是一個光源，例如一個激光器。
偽隨機(jī)產(chǎn)生也用于糾錯碼應(yīng)用、“碼分多址”(CDMA)型傳輸、密碼編碼等。
圖3示出了在上面所提到的應(yīng)用中所用的產(chǎn)生這種偽隨機(jī)比特序列(PRBS)的產(chǎn)生器的一個傳統(tǒng)例子。這樣的產(chǎn)生器基于采用環(huán)形連接的一些移位寄存器。一些觸發(fā)器30(B1，Bi，Bn)串聯(lián)在一起，即觸發(fā)器B1的Q輸出端接到第二個觸發(fā)器的D數(shù)據(jù)輸入端上，諸如此類，直到倒數(shù)第二個觸發(fā)器的Q輸出端接到第n個觸發(fā)器的輸入端D上。最后這個觸發(fā)器Bn的輸出端通過一個XOR型門31返接到第一個觸發(fā)器的D輸入端上，從而形成一個閉路。門31的第二輸入端接到串聯(lián)連接中的一個中間觸發(fā)器Bi的輸出端上。
觸發(fā)器的數(shù)量取決于偽隨機(jī)比特序列所希望的功率，即與得到一個0或一個1的概率有關(guān)的比特數(shù)。序列越長，觸發(fā)器的數(shù)量n越大，所產(chǎn)生的PRBS序列的隨機(jī)性就越好。實際上，序列長度等于2n-1。例如，用7個觸發(fā)器，可以得到一個127比特的序列。
選擇中間觸發(fā)器在串聯(lián)連接內(nèi)的位置關(guān)系到得到一個n次不可約多項式，因此取決于級數(shù)。所產(chǎn)生的比特序列現(xiàn)在稱為“m序列”，遵從以原始多項式特征的線性遞歸。例如，在Robert J.Mc Eliece的著作“計算機(jī)科學(xué)家和工程師的有限領(lǐng)域”(“Finite Field ForComputer Scientists And Engineers”，published by Kluwer AcademicPublishers in 1995)中揭示了這樣的一些序列。
當(dāng)前PRBS電信號產(chǎn)生器的缺點關(guān)系到高比特率應(yīng)用即幾十千兆比特/秒的應(yīng)用。形成邏輯電路，特別是形成高速觸發(fā)器，需要特別不經(jīng)濟(jì)的技術(shù)。在實踐中，超過10到20千兆比特/秒，必須用一些與所希望的加速因子有關(guān)的具有一系列輸入端(因此很復(fù)雜)的多路復(fù)用器來按照ETDM(電時分多路復(fù)用)技術(shù)將一些經(jīng)移相的信號混合在一起。這種解決方案還需要并行地產(chǎn)生所有這些經(jīng)移相的信號。
在光實現(xiàn)中，現(xiàn)在還沒有能達(dá)到高于每秒48千兆比特的速率，除非使用數(shù)量上與所希望的加速因子有關(guān)的OTDM(光時分多路復(fù)用)型多路復(fù)用器。

發(fā)明內(nèi)容
本發(fā)明旨在提供一種新穎的產(chǎn)生隨機(jī)比特序列的技術(shù)，可以達(dá)到高的比特率。按照第一方面，本發(fā)明旨在減少用來產(chǎn)生這種比特流的電子器件。本發(fā)明特別是旨在能減少一個移位寄存器產(chǎn)生器的高速器件數(shù)目或者能使用一個簡單的二輸入端多路復(fù)用器。
本發(fā)明還旨在提供一種可與電子和/或光學(xué)產(chǎn)生兼容的解決方案。
文件US-A-4545024揭示了一種將一個經(jīng)延遲的輸出比特流與一個輸入比特流組合在一起的隨機(jī)數(shù)產(chǎn)生器。這兩個比特流不是相同的。輸出比特流的頻率低于或等于輸入比特流的頻率。此外，這個文件不包括使用偽隨機(jī)比特流。
為了實現(xiàn)這些及其他一些目的，本發(fā)明提供了一種將一個以比較低的第一時鐘頻率產(chǎn)生的偽隨機(jī)輸入比特流加速成一個以比較高的第二時鐘頻率的相同的輸出比特流的方法，這種方法包括下列步驟采集輸出比特流；將所采集的比特流延遲一個預(yù)定值(τ)；以及將經(jīng)延遲的比特流與輸入比特流組合在一起。
按照本發(fā)明的一個實施例，延遲τ選擇成遵從以下關(guān)系τ＝2lT1-T0，其中，T1表示輸入比特流的時鐘周期，T0表示輸出比特流的時鐘周期，而l為一個設(shè)定抽取參數(shù)(decimation parameter)的整數(shù)。
按照本發(fā)明的一個實施例，延遲τ選擇成滿足以下關(guān)系τ＝(2k+1)*(2n-1)*T0，其中，k表示任何整數(shù)，而n表示隨機(jī)序列的不可約多項式的次數(shù)。
按照本發(fā)明的一個實施例，數(shù)字k和l滿足以下關(guān)系(2k+1)*(2n-1)+1＝p2l，其中，p為所希望的加速因子。
本發(fā)明還提供了一種將一個以比較低的第一頻率產(chǎn)生的初始比特流加速成一個以比較高的第二頻率的經(jīng)加速的相同比特流的電路，這種電路包括一個具有接收初始比特流的第一輸入端和提供經(jīng)加速比特流的輸出端的組合器，這個組合器的第二輸入端通過一個延遲元件接到組合器的輸出端上。
按照本發(fā)明的一個實施例，在組合器的輸出端上接有一個以高頻率工作的重新整形元件。
按照本發(fā)明的一個實施例，在原偽隨機(jī)比特序列的產(chǎn)生器與組合器之間還配置了一個相移元件。
按照本發(fā)明的一個實施例，初始比特流由一個觸發(fā)器產(chǎn)生器產(chǎn)生。
按照本發(fā)明的一個實施例，這種電路由光學(xué)和/或電子裝置形成。


在以下結(jié)合附圖對一些具體實施例的非限制性說明中將詳細(xì)討論本發(fā)明的以上這些及其他一些目的、特征和優(yōu)點，在這些附圖中圖1至3前面已作了說明，用來示出當(dāng)前技術(shù)現(xiàn)狀和需解決的問題；圖4非常示意性地以方框圖示出了按照本發(fā)明所設(shè)計的提高隨機(jī)比特流的速率的設(shè)備的實施例；圖5例示了按照本發(fā)明所設(shè)計的速率提高設(shè)備的工作原理；以及圖6非常示意性地以方框圖例示了按照本發(fā)明所設(shè)計的高速產(chǎn)生器的實施例。
具體實施例方式
在不同的附圖中同樣的器件標(biāo)了同樣的標(biāo)注數(shù)字。為了清晰起見，在附圖中只是示出了理解本發(fā)明所必需的那些器件，以下將對這些器件進(jìn)行說明。具體地說，在必需形成一些本來就已知的器件時就沒有詳細(xì)說明實際形成本發(fā)明所開發(fā)的電子電路的情況。此外，雖然本發(fā)明以下將就應(yīng)用于電子設(shè)備的情況進(jìn)行說明，但本發(fā)明也可應(yīng)用于光、電光或光電子設(shè)備。
本發(fā)明的一個特征是產(chǎn)生一個以比所希望的時鐘頻率低的第一時鐘頻率的偽隨機(jī)比特流，再將這個初始比特流與延遲了一個所希望的量的輸出比特流組合，從而在輸出端獲得一個以較高頻率的比特流。
將輸出比特流與低速率產(chǎn)生的比特流重新組合而選擇的延遲選擇成對應(yīng)于目標(biāo)頻率的總長度(2n-1)乘以高速率時鐘周期再乘以任何奇整數(shù)。也就是說，用τ表示對輸出比特流在與輸入比特流組合前線路延遲引入的延遲，用n表示與目的隨機(jī)序列相應(yīng)的不可約多項式的次數(shù)，用T0表示高速率時鐘周期，而用T1表示輸入的低速率時鐘周期，延遲就選擇為τ＝(2k+1)*(2n-1)*T0其中，k表示任何整數(shù)，而(2n-1)對應(yīng)于隨機(jī)序列的比特數(shù)。
圖4非常示意性地以方框圖例示了按照本發(fā)明所設(shè)計的加速電路的實施例。這樣的電路利用在它的輸入端上的一個以比較低的第一頻率的隨機(jī)比特流PRBS(T1)來提供一個以比較高的頻率的偽隨機(jī)比特流PRBS(T0)。加速因子以下將標(biāo)為p(p＝T1/T0)。組合器(COMB)40接收加在它的輸入端上的低頻率比特流和經(jīng)延遲線41延遲了τ的輸出比特流。
本發(fā)明的優(yōu)點是，可以產(chǎn)生一個以比較低的速率的比特流，通過將這個比特流與經(jīng)適當(dāng)延遲后的同一個比特流組合在一起，得到一個以較高速率的偽隨機(jī)比特序列。因此，可以用一個低速率的從而較經(jīng)濟(jì)的產(chǎn)生器來得到這個初始比特流PRBS(T1)。
按照本發(fā)明，必須高速操作的元件只是組合器40(以及可能要用的下游元件)。
本發(fā)明可以用一個邏輯門電路實現(xiàn)，條件是要將輸入比特序列脈沖的占空比選擇成使得高電平狀態(tài)的持續(xù)時間短于或等于輸出比特流的一個比特的持續(xù)時間，即時間T0。實際上，如果高電平狀態(tài)的持續(xù)時間滿足短于輸出比特流的一個比特的持續(xù)時間的條件，就可以產(chǎn)生一個RZ(歸零)型輸出。如果高電平狀態(tài)的持續(xù)時間(寬度)等于上面的比特時間，輸出就是NRZ(不歸零)型的。
圖5例示了按照本發(fā)明所設(shè)計的加速器的工作原理。這個圖以定時圖的形式示出了一個初始比特流51和一個應(yīng)用了本發(fā)明的加速方法得到的最終比特流52。在這里假設(shè)次數(shù)n＝3的不可約多項式為x3+x+1，得到的長度為2n-1＝7的初始比特流為A，B，C，D，E，F(xiàn)和G。線41引入的延遲選擇成與2lT1-T0相對應(yīng)，其中l(wèi)＝2。
參數(shù)l與加速因子(p)有以下關(guān)系(2k+1)*(2n-1)+1＝p2l并確定了所選的抽取參數(shù)(2l)。有關(guān)選擇這個參數(shù)的情況可以參考以上提到的Robert J.Mc Eliece的著作。
可以看到，在一段與延遲τ相應(yīng)的時間結(jié)束后，在加速器的輸出端上呈現(xiàn)的隨機(jī)比特流52對應(yīng)于一個頻率為初始比特流的頻率兩倍的比特流。
此外，這兩個比特流是相同的，即輸出序列等于輸入序列。例如，假設(shè)輸入序列<ABCDEFG>等于<1110100>，可以看到輸出序列<AEBFCGD>實際上等于<1110100>。
圖5這個例子所示的是用于頻率加倍的簡化情況。然而，應(yīng)注意的是數(shù)值p可以選擇成給出一個為初始比特流二倍以上的比特流。需滿足的條件只是延遲對應(yīng)于時間T0的整數(shù)倍，即對應(yīng)于值2lT1-T0，以得到一個與輸入序列相同(除速率外)的、高電平狀態(tài)脈沖的持續(xù)時間短于或等于T0的輸出序列。
圖6例示了按照本發(fā)明所設(shè)計的與偽隨機(jī)比特流產(chǎn)生器關(guān)聯(lián)的加速器的實施例。
產(chǎn)生器60是一個以由頻率為f1的時鐘信號控制的比較低的速率的被調(diào)制脈沖的產(chǎn)生器。這個產(chǎn)生器的輸出發(fā)送到組合器(COMB)40的一個輸入端E2，而組合器40的另一個輸入端接收使從輸出比特流(T0)收集的信號延遲τ的延遲線41的輸出。比特流PRBS(T0)在實踐中可以由一個負(fù)責(zé)對組合器40的以頻率f0＞f1的輸出整形的再生電路(REGEN)42提供。當(dāng)然，頻率f1和f0是同步的(例如，用電路(SYNCH)61同步)。
按照另一個實施例，用一個二輸入多路復(fù)用器作為組合器(40)。低速率輸入信號PRBS(T1)于是加到多路復(fù)用器的選擇輸入端上，而它的兩個數(shù)據(jù)輸入端分別接收延遲線(41)的輸出和一個恒定的高電平。
應(yīng)該注意的是，與傳統(tǒng)的使用輸入信號的延遲拷貝的ETDM或OTDM不同，本發(fā)明形成一個再循環(huán)環(huán)，其中在輸出端上收集到的信號被延遲。
在實踐中，組合器的輸入端E1和E2必須接收同相的信號。例如，可以在產(chǎn)生器60與組合器40之間配置(或者在產(chǎn)生器60內(nèi)集成)一個移相器型的元件(優(yōu)選的是可調(diào)的)，對加到輸入端E1和E2上的信號進(jìn)行移相。
以上就電子電路實現(xiàn)的情況作了說明。然而，應(yīng)該指出的是，本發(fā)明可以完全或部分用光學(xué)實現(xiàn)。例如，可以使用將一個幾千兆比特/秒甚至幾十千兆比特/秒的光源接到一個按照本發(fā)明所設(shè)計的加速器上的實現(xiàn)方式。這樣一個加速器就電子方案來說可以通過用一個分離器將初始比特流分離出一個指定有所選延遲的路徑來得到。
當(dāng)然，本發(fā)明可以具有熟悉該技術(shù)的人員很容易想到的各種變型、改型和改進(jìn)。特別是，根據(jù)以上所給出的功能說明，熟悉該技術(shù)的人員有能力用電子或光學(xué)技術(shù)實際形成實現(xiàn)本發(fā)明的延遲線。例如，在加速器電路內(nèi)可以使用光學(xué)和/或電子技術(shù)(電控制的光調(diào)制器，與激光器關(guān)聯(lián)的光電二極管，等等)。此外，采用本發(fā)明所產(chǎn)生的高比特率流是與所有的常規(guī)應(yīng)用可兼容的。
權(quán)利要求
1.一種將一個以比較低的第一時鐘頻率(f1)產(chǎn)生的偽隨機(jī)輸入比特流(PRBS(T1))加速成一個以比較高的第二時鐘頻率(f0)的相同輸出比特流(PRBS(T0))的方法，其特征在于包括采集輸出比特流；將所采集的比特流延遲一個預(yù)定值(τ)；以及將經(jīng)延遲的比特流與輸入比特流組合在一起。
2.如權(quán)利要求1的方法，其中所述延遲τ選擇成滿足以下關(guān)系τ＝2lT1-T0，其中，T1表示輸入比特流的時鐘周期，T0表示輸出比特流的時鐘周期，和l為一個設(shè)定抽取參數(shù)的整數(shù)。
3.如權(quán)利要求1或2的方法，其中所述延遲τ選擇成滿足以下關(guān)系τ＝(2k+1)*(2n-1)*T0，其中，k表示任何整數(shù)，而n表示隨機(jī)序列的不可約多項式的次數(shù)。
4.如權(quán)利要求2和3的方法，其中所述數(shù)字k和l滿足以下關(guān)系(2k+1)*(2n-1)+1＝p2l，其中，p為所希望的加速因子。
5.一種將以比較低的第一頻率(f1)產(chǎn)生的初始偽隨機(jī)比特流(PRBS(T1))加速成以比較高的第二頻率(f0)的經(jīng)加速的相同比特流(PRBS(T0))的電路，包括一個具有接收初始比特流的第一輸入端和提供經(jīng)加速的比特流的輸出端的組合器(40)，所述組合器的第二輸入端通過一個延遲元件(41)被連接到所述組合器的輸出端。
6.如權(quán)利要求5的電路，其中所述組合器的輸出端被提供有一個以高頻率工作的重新整形元件(42)。
7.如權(quán)利要求5或6的電路，其中在所述原始偽隨機(jī)比特序列的產(chǎn)生器與組合器(42)之間還提供有一個移相元件。
8.如權(quán)利要求5至7中任一項的電路，其中所述初始比特流由一個觸發(fā)器產(chǎn)生器產(chǎn)生。
9.如權(quán)利要求5至7中任一項的電路，由光學(xué)和/或電子裝置形成。
10.如權(quán)利要求5至9中任一項的電路，其中所述延遲元件(41)施加的延遲通過實現(xiàn)權(quán)利要求2至4中任一項的方法來選擇。
全文摘要
本發(fā)明揭示了一種通過對輸出比特流進(jìn)行采樣、將所采得的比特流延遲一個預(yù)定值(τ)后與輸入比特流組合在一起從而將一個以比較低的第一時鐘頻率產(chǎn)生的偽隨機(jī)輸入比特流(PRBS(T
文檔編號H03K3/84GK1914804SQ200580003479
公開日2007年2月14日 申請日期2005年1月31日 優(yōu)先權(quán)日2004年1月30日
發(fā)明者蓋伊·G·奧賓 申請人:國家科學(xué)研究中心