專利名稱：鎖存器電路的制作方法
技術(shù)領域：
本發(fā)明涉及一種鎖存器電路。
鎖存器電路是大規(guī)模使用的電路，例如，用于存儲二進制信號，用于狀態(tài)機、分頻器、計數(shù)器?，F(xiàn)代技術(shù)的趨勢是數(shù)字電路的低壓電源，用于獲得運行在越來越低的電源電壓上的邏輯系列的更低功率損耗，并且為了可靠性的原因減小氧化物厚度。當速度是重要特性時，由于任一傳統(tǒng)的工作在低速的數(shù)字解決方案都不能提供所需的性能，因此，模擬技術(shù)激勵了數(shù)字組成部件的設計。MOS技術(shù)中最快的邏輯系列是所謂的源極耦合邏輯(SCL)系列，其中該邏輯系列廣泛用于現(xiàn)代集成電路中。但是，在較低的電源電壓下，例如1.2V或更低的情況下，由于晶體管的堆疊，即在正電源電壓和地之間至少有三個晶體管，則SCL系列不能正常工作。這一種類包括與門，或門，異或門和D-鎖存器。D-鎖存器是實現(xiàn)起來相對困難的功能，這是由于要獲得較小的建立時間和保持時間，需要在較高的功率損耗。當工作信號具有與鎖存器的時間延遲相當?shù)闹芷跁r，那么該鎖存器當接收到時鐘信號時，應當作出判決，即斷定為邏輯1或邏輯0，因此，具有足夠的增益是非常必要的。但是，現(xiàn)代MOS晶體管的跨導小于它們相應的兩極晶體管的跨導，所以，需要具有更高電流的更大設備，以達到增益需求。因此，數(shù)字信號的上升和下降時間惡化，以及速度也在惡化。
US-2003/0001646描述了如圖6所示的鎖存器電路。圖中表示了SCL觸發(fā)D鎖存器。當CK為正時，差分對M1、M2跟蹤輸入端D，在CK的負電平處，鎖存器M3、M4工作，用于以二進制形式，存儲D輸入端提供的輸入信號。觀察出以下不足-電源電壓限制于VGS+2(VGS-VT)+ΔV，其中VGS是晶體管M1...M4中一個的柵-源電壓，或者是MOS電流源I0的柵-源電壓，VT是該工藝的閾值電壓，ΔV是電阻R的電壓降或是將晶體管M1和M2偏置所需的電阻的電壓降。在類似于CMOS18的現(xiàn)代工藝中，電源電壓限制于1.8V，電路應當工作在1.62V(1.8V-10％)。
-鎖存器和差分對一起負擔相同的負載。因此，鎖存器具有很困難的任務，在大電容負載上作出判決，該大電容負載由鎖存器自身的雜散電容(CGS+CDS)/2、M1和M2的寄生電容以及負載電容產(chǎn)生，其中該負載電容由導線、扇入端和電阻R產(chǎn)生。由于在基線數(shù)字工藝中，缺少電壓室，并缺少良好的源極跟隨器，因此，排除在鎖存器和增益級之間使用緩沖器。
-數(shù)據(jù)路徑和時鐘路徑之間的固有延遲。時鐘路徑具有比數(shù)據(jù)路徑更大的延遲，因此，從CK至Q輸出端的延遲時間(tdCK->Q)與從D至Q輸出端的延遲時間(tdD->Q)不相等。這損害了相位檢測器的功能，并在PLL環(huán)鎖定中產(chǎn)生額外的偏移。
由于晶體管堆疊的事實，我們需要在D電平和CK電平之間的電平移位器，這要求有額外的源極跟隨器或電平移位器，降低了運行速度，并增大了數(shù)據(jù)路徑和時鐘路徑之間的固有延遲。因此，需要獲得一種鎖存器，運行在較高的頻率，且使用較低的電源電壓。
本發(fā)明由獨立權(quán)利要求1和10定義。從屬權(quán)利要求定義有利的實施例。提供了一種鎖存器電路，包括-差分輸入端，具有反相輸入端和非反相輸入端，-差分輸出端，具有反相輸出端和非反相輸出端，-一個所述非反相輸出端連接至具有相反極性的一個所述輸入端；以及-控制輸入端，用于接收控制信號，該控制信號用于確定輸入信號的閾值，使得如果該信號大于閾值，那么非反相輸出端處于“高”邏輯狀態(tài)，如果該信號小于閾值，那么非反相輸出端處于“低”狀態(tài)。
作為鎖存器的邏輯電路，其邏輯狀態(tài)由電源電壓確定。定義了閾值電平，可以是電流或電壓，具有比閾值電平更高幅值的信號確定為邏輯1信號，否則，為邏輯0。對于給定的邏輯電路系列，閾值電平取決于電源電壓。為了適應相對更大的一組電源電壓，即在3V和.9V之間，則提供控制信號，用于確定閾值電平。并且，該鎖存器電路適于接收單端信號并提供差分輸出信號。
還提供一種鎖存器電路，適用于差分輸入信號，該鎖存器電路包括第一鎖存器部分和第二鎖存器部分，它們基本相同，每個鎖存器部分包括-差分輸入端，具有反相輸入端和非反相輸入端，-差分輸出端，具有反相輸出端和非反相輸出端，-第一鎖存器部分的一個輸出端連接至第二鎖存器部分的具有相反極性的一個輸入端，-第二鎖存器部分的一個輸出端連接至第一鎖存器部分的具有相反極性的一個輸入端，-分別在第一鎖存器部分的一個輸入端和第二鎖存器部分的具有相反極性的一個輸入端提供差分輸入信號，以及-每個鎖存器部分包括控制輸入端，連接至各個控制信號，該控制信號確定輸入信號的閾值，使得如果輸入信號大于該閾值，那么鎖存器輸出處于“高”邏輯狀態(tài)，如果該信號小于該閾值，那么鎖存器輸出處于“低”狀態(tài)。在差分實現(xiàn)中，可以識別跟蹤電路和鎖存器，該跟蹤電路是第一鎖存器部分，該鎖存器是第二鎖存器部分。第一鎖存器部分和第二鎖存器部分的閾值由控制信號確定。因此，實現(xiàn)了較好地適應于電源電壓。差分實現(xiàn)的另一個優(yōu)勢是，它使用了和單端實現(xiàn)相同的部分，因此，與公知的實現(xiàn)相比，該實現(xiàn)的費用較低，設計工藝減少。
所提實施例涉及在CMOS工藝中實現(xiàn)，但是可以將該創(chuàng)造性概念加以細節(jié)上的修改，用于其他工藝，例如GaAs，SiGe等。因此，柵極、源極和漏極端子分別對應于基極、發(fā)射極和集電極。
本發(fā)明的上述和其他特性和優(yōu)勢將參照附圖，從隨后的示例性實施例的描述中顯而易見。其中，

圖1描述了根據(jù)本發(fā)明的鎖存器電路的結(jié)構(gòu)圖，其中，該鎖存器電路適用于單端輸入信號；圖2描述了根據(jù)本發(fā)明實施例的鎖存器電路的晶體管級的實現(xiàn)，其中，該鎖存器電路適用于單端輸入信號；圖3描述了根據(jù)本發(fā)明的鎖存器電路的結(jié)構(gòu)圖，其中，該鎖存器電路適用于差分輸入信號；圖4描述了根據(jù)本發(fā)明的適用于差分輸入信號的鎖存器電路的第一實施例的晶體管級實現(xiàn)；圖5描述了根據(jù)本發(fā)明的適用于差分輸入信號的鎖存器電路的第二實施例的晶體管級實現(xiàn)；以及圖6描述了現(xiàn)有技術(shù)的鎖存器電路。
圖1描述了根據(jù)本發(fā)明，適用于單端輸入信號的鎖存器電路的結(jié)構(gòu)圖。該電路包括差分輸入端，該差分輸入端具有反相輸入端D+和非反相輸入端D-。也提供了差分輸出端和差分時鐘輸入端，其中該差分輸出端具有反相輸出端Q+和非反相輸出端Q-，差分時鐘輸入端具有反相時鐘輸入端Ck+和非反相時鐘輸入端Ck-。
非反相輸出端Q-連接至反相輸入端D+，非反相輸入端D-用于接收單端輸入信號In，該信號存儲在鎖存器中。該鎖存器還包括控制輸入端，用于接收控制信號VCM，其中該控制信號用于確定輸入信號In的閾值，以至于，如果該信號大于閾值，鎖存器的輸出處于“高”邏輯狀態(tài)，否則處于“低”狀態(tài)。作為鎖存器的邏輯電路，其邏輯狀態(tài)由電源電壓確定。定義一個閾值電平，可以是電流或電壓，幅值大于閾值電平的信號確定為邏輯1信號，否則是邏輯0。對于給定的邏輯電路系列，閾值電平取決于電源電壓。為了適應于相對較大的一組電源電壓，即在3V和.9V之間，那么提供控制信號，用于確定閾值電平。并且，該鎖存器電路適用于接收單端信號，并提供差分輸出信號。
將參照圖2進一步描述該原理，其中圖2描述了根據(jù)本發(fā)明實施例，適用于單端輸入信號的鎖存器電路的晶體管級的實現(xiàn)。該電路包括第一晶體管對，該第一晶體管對具有第一晶體管M1和第二晶體管M3，它們的源極彼此相連，還包括第二晶體管對，該第二晶體管對包括第三晶體管M4和第四晶體管M5，它們的源極彼此相連。第二晶體管M3的柵極連接至第三晶體管M4的柵極，還連接至控制信號VCM。從非反相輸出端Q-至第一晶體管M1的柵極提供正反饋。該電路還包括一對開關，該對開關包括第一開關M2和第二開關M6，它們各自的漏極和源極分別連接至第一晶體管M1和第四晶體管M5的各自的漏極和源極。第一開關M2的柵極由反相時鐘信號Ck+驅(qū)動，第二開關(M5)的柵極由非反相時鐘信號Ck-驅(qū)動。在圖2所示的鎖存器電路中，第一晶體管M1和第二晶體管M3的源極由第一電流源I0供電，第三晶體管M4和第四晶體管M5的源極由第二電流源I1供電。在優(yōu)選實施例中，第一電流源(I0)和第二電流源I1提供基本相等的電流，因此，晶體管M1，M2，M3和M4，M5，M6分享相同的電流。在該鎖存器電路中，第一晶體管M1的漏極和第四晶體管M5的漏極彼此連接，并經(jīng)由第一電阻R1連接至電源電壓VDD。第二晶體管M3的漏極連接至第三晶體管M4的漏極，這兩個漏極還經(jīng)由第二電阻R2連接至電源電壓VDD。可選擇的，第一電阻和第二電阻具有基本相同的值。第二電阻R2經(jīng)由第三電流源I2連接至參考端子GND。應當觀察到，電流源可以以各種方式實現(xiàn)，例如簡單的電阻，但是為了提高鎖存器對于溫度的整體性能，第一電流源I0和第二電流源I1包括電流源M13，M14，M15，M16的主電流通道和第三電阻R3的串聯(lián)連接，如圖5所示。電壓VC控制受控源M13，M14，M15，M16。當溫度變化時，第三電阻R3的電阻改變，因此，鎖存器級中的電源電流相應地調(diào)整，以保證在大的溫度范圍下正常運行。
在跟蹤模式中，認為反相時鐘CK+為“高”，認為非反相時鐘Ck-為“低”，晶體管M4和M5用作差分對，分享電源Io，并且M6關斷，即流過它的電流可忽略。非反相輸入端D-接收的信號在反相輸出端Q+和非反相輸出端Q-放大。相應地，晶體管M2獲得全部電流Io，強迫晶體管M1和M3關斷。該條件是，時鐘的幅值足夠大，以避免M1和M3中的任何漏電流。電壓VCM提供跟蹤模式中輸入數(shù)據(jù)的閾值和鎖存模式中鎖存器的閾值。
在鎖存模式中，斷定非反相時鐘CK-為“低”，斷定反相時鐘Ck+為“高”，晶體管M6占用全部電流I1。因此，晶體管M4和M5關斷。晶體管M2也關斷，晶體管M1和M3活動，數(shù)據(jù)從輸入端傳遞至輸出端，并被儲存。這是相對較快的電路，這是由于放大環(huán)包括源極跟隨器M1和級聯(lián)晶體管M3，具有相對較大的帶寬。
表1表示鎖存器的切換表，其中在兩個輸出端提供模擬值。輸出端的電流源I2的作用是產(chǎn)生具有RI0擺幅的差分運算，其中I0＝I1＝I0。
表1在表1中，認為所有電流源提供相同的電流I0。并且，認為所有電阻R1，R2和R3彼此相等。
由于輸入端不是差分輸入，因此我們可以將該基本電路擴展至差分輸入、差分輸出電路，其與該簡單的基本思想相比，具有一些額外的優(yōu)勢，如圖3和圖4所示。
圖3描述了根據(jù)本發(fā)明，適用于差分輸入信號的鎖存器電路的結(jié)構(gòu)圖。該鎖存器電路適用于差分輸入信號In+，In-，并包括第一鎖存器部分1’和第二鎖存器部分1”，這兩個部分基本相同。每個鎖存器部分包括差分輸入端、差分輸出端以及差分時鐘輸入端，其中該差分輸入端具有反相輸入端D1+，D2+和非反相輸入端D1-，D2-；差分輸出端具有反相輸出端Q1+，Q2+和非反相輸出端Q1-，Q2-；差分時鐘輸入端具有反相時鐘輸入端Ck1+，Ck2+和非反相時鐘輸入端Ck1-，Ck2-。反相時鐘輸入端彼此連接，并且連接至反相時鐘信號Ck+，非反相時鐘輸入端彼此連接，并且連接至非反相時鐘信號Ck-。第一鎖存器部分1’的非反相輸出端Q1-連接至第二鎖存器部分(1”)的反相輸入端(D2+)。第二鎖存器部分的反相輸出端Q2+連接至第一鎖存器部分的非反相輸入端D1-。在第一鎖存器部分1’的非反相輸入端和第二鎖存器部分1”的反相輸入端分別提供差分輸入信號In+，In-。每個鎖存器部分包括控制輸入端VCM1，VCM2，該控制輸入端連接至各自控制信號VCM1，VCM2，該控制信號用于確定輸入信號In+，In-的閾值，以至于，如果信號大于該閾值，鎖存器輸出處于“高”邏輯狀態(tài)，否則，處于“低”狀態(tài)。在差分實現(xiàn)中，可以識別跟蹤電路和鎖存器，該跟蹤電路是第一鎖存器部分1’，該鎖存器是第二鎖存器部分1”。第一鎖存器部分1’和第二鎖存器部分1”的閾值由控制信號VCM1，VCM2確定。因此，實現(xiàn)了鎖存器電路的閾值電壓較好地適應于電源電壓VDD。差分實現(xiàn)的另一優(yōu)勢是它使用了和單端實現(xiàn)相同的部分，因此，與公知的實現(xiàn)相比，該實現(xiàn)的費用相對較低，設計工藝減少。
圖4描述了根據(jù)本發(fā)明的適用于差分輸入信號的鎖存器電路的第一實施例的晶體管級實現(xiàn)。該鎖存器電路包括晶體管，每個晶體管包括源極、柵極和漏極，其中每個鎖存器部分1’；1”都包括第一晶體管對，該第一晶體管對包括第一晶體管M1A；M1B和第二晶體管M3A；M3B，它們的源極分別彼此相連。該鎖存器電路還包括第二晶體管對，該第二晶體管對包括第三晶體管M4A；M4B和第四晶體管M5A；M5B，它們的源極分別彼此相連。第二晶體管M3A；M3B的柵極分別連接至第三晶體管M4A；M4B的柵極，還連接至DC電壓電平VCM。在該特定實現(xiàn)中，認為控制信號VCM1，VCM2彼此相等，并等于VCM。還提供一對開關，包括第一開關M2A；M2B和第二開關M6A；M6B，該對開關包括晶體管，其中這些晶體管各自的漏極和源極分別連接至第一晶體管M1A；M1B和第四晶體管M5A；M5B各自的漏極和源極。第一開關M2A；M2B的柵極由二進制時鐘信號Ck-驅(qū)動，第二開關M6A；M6B的柵極由反相的二進制時鐘信號Ck+驅(qū)動。兩個鎖存器部分1’，1”交叉連接，以至于，一個部分的第一晶體管M1A；M1B的柵極分別連接至另一部分的各個輸出端INTQ-；INTQ+。
在第一晶體管M1A，M1B和第二晶體管M3A，M3B的源極提供第一電流源I0。在第三晶體管M4A，M4B和第四晶體管M5A，M5B的源極提供第二電流源I1。特別地，電流源提供基本相等的電流。
第一晶體管M1A；M1B的漏極和第四晶體管M5A；M5B的漏極分別彼此連接，并經(jīng)由電阻R1連接至電源電壓VDD。第二晶體管M3A；M3B的漏極分別連接至第三晶體管M4A；M4B的漏極，還經(jīng)由第二電阻R2連接至電源電壓VDD。
在跟蹤模式中，斷定非反相時鐘CK-為“高”，因此，斷定反相時鐘Ck+為“低”，D+，D-輸入端電壓分別在內(nèi)部節(jié)點INTQ-和INTQ+以及Q+，Q-放大。由于M5和M8導通，所以鎖存器關斷，沒有鎖存動作。在鎖存模式中，斷定非反相時鐘CK-為“高”，因此，斷定反相時鐘CK+為“低”。晶體管M2和M11現(xiàn)在關斷。來自D+，D-輸入端的信息不能通過輸出端。此時晶體管M6和M7活動，內(nèi)部節(jié)點A和B處的信息被鎖存。參照圖4，觀察到，數(shù)據(jù)具有兩條路徑一條是分別經(jīng)由共源共柵結(jié)構(gòu)M2，M3和M11，M10至輸出端的路徑，一條經(jīng)由共源晶體管M2和M11至內(nèi)部節(jié)點INTQ-和INTQ+的路徑。因此，鎖存器和增益級可以被分別優(yōu)化，以保證鎖存器R1和輸出端R2的不同的負載。并且，當鎖存器在輸出端A和B作出判決時，晶體管M4和M9活動，節(jié)點A和B處的信息在輸出端Q+，Q-以很高的速度被放大，其中該很高的速度由倒相級M6，M4和M7，M9提供。這決定了建立時間和保持時間的減少。
圖5描述了根據(jù)本發(fā)明的適用于差分輸入信號的鎖存器電路的第二實施例的晶體管級實現(xiàn)。第一電流源I0和第二電流源I1包括受控電流源M13，M14，M15，M16的主電流通道和第三電阻R3的串聯(lián)連接。電壓VC控制受控源M13，M14，M15，M16。應當觀察到，電流源可以以各種方式實現(xiàn)，例如簡單的電阻，但是為了提高鎖存器對溫度的整體性能，第一電流源I0和第二電流源I1包括電流源M13，M14，M15，M16的主電流通道和第三電阻R3的串聯(lián)連接。電壓VC控制受控源M13，M14，M15，M16。當溫度變化時，第三電阻R3的電阻改變，因此，鎖存器級中的電源電流相應地調(diào)整，以保證在大的溫度范圍下正常運行。
注意，本發(fā)明的保護范圍不限制于這里描述的實施例。本發(fā)明的保護范圍也不受權(quán)利要求中參考數(shù)字的限制。詞語“包括”不排除那些在權(quán)利要求中沒有提及的部分。元件前的詞語“一個”不排除多個那樣的元件。構(gòu)成本發(fā)明的一部分的裝置可以以專用硬件的形式或可編程目的處理器的形式實現(xiàn)。本發(fā)明在于每個新的特征或特征的組合。
權(quán)利要求
1.鎖存器電路(1)，包括-差分輸入端，具有反相輸入端(D+)和非反相輸入端(D-)，-差分輸出端，具有反相輸出端(Q+)和非反相輸出端(Q-)，-一個所述輸出端(Q-)連接至具有相反極性的一個所述輸入端(D+)，-控制輸入端，用于接收控制信號(VCM)，該控制信號用于確定輸入信號(In)的閾值，使得如果所述輸入信號大于所述閾值，那么所述非反相輸出端處于“高”邏輯狀態(tài)，如果所述輸入信號小于所述閾值，那么所述非反相輸出端處于“低”狀態(tài)。
2.如權(quán)利要求1所述的鎖存器電路，包括晶體管，每個晶體管包括源極、柵極和漏極，所述鎖存器還包括-第一晶體管對，包括第一晶體管(M1)和第二晶體管(M3)，它們的源極彼此連接，-第二晶體管對，包括第三晶體管(M4)和第四晶體管(M5)，它們的源極彼此連接，-所述第二晶體管(M3)的柵極連接至所述第三晶體管(M4)的柵極，還連接至所述控制信號(VCM)，-從所述非反相輸出端(Q-)至所述第一晶體管(M1)的柵極的正反饋，-一對開關，包括第一開關(M2)和第二開關(M6)，它們各自的漏極和源極分別連接至所述第一晶體管(M1)和所述第四晶體管(M5)各自的漏極和源極，以及-所述第一開關(M2)的柵極由反相時鐘信號(Ck+)驅(qū)動，所述第二開關(M5)的柵極由非反相時鐘信號(Ck-)驅(qū)動。
3.如權(quán)利要求2所述的鎖存器電路，其中，-所述第一晶體管(M1)的源極和所述第二晶體管(M3)的源極由第一電流源(I0)供電，-所述第三晶體管(M4)的源極和所述第四晶體管(M5)的源極由第二電流源(I1)供電。
4.如權(quán)利要求3所述的鎖存器電路，其中，所述第一電流源(I0)和所述第二電流源(I1)提供基本相等的電流。
5.如權(quán)利要求2至4中的一個所述的鎖存器電路，其中，所述第一晶體管(M1)的漏極和所述第四晶體管(M5)的漏極彼此連接，還經(jīng)由第一電阻裝置(R1)連接至電源電壓(VDD)。
6.如權(quán)利要求2至5中的一個所述的鎖存器電路，其中，所述第二晶體管(M3)的漏極連接至所述第三晶體管(M4)的漏極，這兩個漏極還經(jīng)由第二電阻裝置(R2)連接至電源電壓(VDD)。
7.如權(quán)利要求2至7中的一個所述的鎖存器電路，其中，所述第二電阻裝置經(jīng)由第三電流源(I2)連接至參考端子(GND)。
8.如前述任一權(quán)利要求所述的鎖存器電路，其中，所述第一電流源(I0)和所述第二電流源(I1)包括電流源(M13，M14，M15，M16)的主電流通道和第三電阻裝置(R3)的串聯(lián)連接。
9.如權(quán)利要求8所述的鎖存器電路，其中，受控源(M13，M14，M15，M16)由電壓(VC)控制。
10.如權(quán)利要求1所述的鎖存器電路，適用于差分輸入信號(In+，In-)，并包括第一鎖存器部分(1’)和第二鎖存器部分(1”)，這兩個鎖存器部分基本相同，每個鎖存器部分包括-差分輸入端，具有反相輸入端(D1+，D2+)和非反相輸入端(D1-，D2-)，-差分輸出端，具有反相輸出端(Q1+，Q2+)和非反相輸出端(Q1-，Q2-)，-所述第一鎖存器部分(1’)的一個所述輸出端(Q1-)連接至所述第二鎖存器部分(1”)的具有相反極性的一個所述輸入端(D2+)，-所述第二鎖存器部分的一個所述輸出端(Q2+)連接至所述第一鎖存器部分的具有相反極性的一個所述輸入端(D1-)，-在所述第一鎖存器部分(1’)的一個所述輸入端和所述第二鎖存器部分(1”)的具有相反極性的一個所述輸入端分別提供差分輸入信號(In+，In-)，以及-每個所述鎖存器部分包括控制輸入端(VCM1，VCM2)，連接至各自控制信號(VCM1，VCM2)，所述控制信號用于確定所述輸入信號(In+，In-)的閾值，使得如果所述輸入信號大于所述閾值，那么鎖存器輸出處于“高”邏輯狀態(tài)，如果所述信號小于所述閾值，那么鎖存器輸出處于“低”狀態(tài)。
11.如權(quán)利要求10所述的鎖存器電路，包括多個晶體管，每個晶體管包括源極、柵極和漏極，其中每個鎖存器部分(1’，1”)包括-第一晶體管對，包括第一晶體管(M1A；M1B)和第二晶體管(M3A；M3B)，它們的源極分別彼此相連，-第二晶體管對，包括第三晶體管(M4A；M4B)和第四晶體管(M5A；M5B)，它們的源極分別彼此相連，-所述第二晶體管(M3A；M3B)的柵極分別連接至所述第三晶體管(M4A；M4B)的柵極，并連接至DC電壓電平(VCM)，-一對開關，包括第一開關(M2A；M2B)和第二開關(M6A；M6B)，所述開關包括晶體管，這些晶體管將它們各自的漏極和源極分別連接至所述第一晶體管(M1A；M1B)和所述第四晶體管(M5A；M5B)各自的漏極和源極，-所述第一開關(M2A；M2B)的柵極由二進制時鐘信號(Ck+)驅(qū)動，所述第二開關(M6A；M6B)的柵極由反相二進制時鐘信號(Ck-)驅(qū)動，以及-所述兩個鎖存器部分(1’，1”)交叉連接，使得一個部分的所述第一晶體管(M1A；M1B)的柵極分別連接至另一部分的相應輸出端(INTQ-；INTQ+)。
12.如權(quán)利要求11所述的鎖存器，其中-所述第一晶體管(M1A；M1B)的源極和所述第二晶體管(M3A；M3B)的源極由第一電流源(I0)供電，-所述第三晶體管(M4A；M4B)的源極和所述第四晶體管(M5A；M5B)的源極由第二電流源(I1)供電。
13.如權(quán)利要求12所述的鎖存器電路，其中，所述第一電流源(I0)和所述第二電流源(I1)提供基本相等的電流。
14.如權(quán)利要求10至13中的一個所述的鎖存器電路，其中，所述第一晶體管(M1A；M1B)的漏極和所述第四晶體管(M5A；M5B)的漏極分別彼此相連，還都經(jīng)由第一電阻裝置(R1)連接至電源電壓(VDD)。
15.如權(quán)利要求10至14中的一個所述的鎖存器電路，其中，所述第二晶體管(M3A；M3B)的漏極分別連接至所述第三晶體管(M4A；M4B)的漏極，該兩個漏極還經(jīng)由第二電阻裝置(R2)連接至電源電壓(VDD)。
16.如權(quán)利要求10-15中的一個所述的鎖存器電路，其中，所述第一電流源(I0)和所述第二電流源(I1)包括受控電流源(M13，M14，M15，M16)的主電流通道和第三電阻裝置(R3)的串聯(lián)連接。
17.如權(quán)利要求16所述的鎖存器電路，其中，所述受控源(M13，M14，M15，M16)由電壓(VC)控制。
全文摘要
一種鎖存器電路(1)，包括差分輸入端，該差分輸入端具有反相輸入端(D+)和非反相輸入端(D－)。該鎖存器還包括差分輸出端，該差分輸出端具有反相輸出端(Q+)和非反相輸出端(Q－)。一個輸出端(Q－)連接至一個具有相反極性的輸入端(D+)。該鎖存器還包括控制輸入端，用于接收控制信號(VCM)，該控制信號用于確定輸入信號(In)的閾值，使得如果該輸入信號大于該閾值，那么該非反相輸出端處于“高”邏輯狀態(tài)，如果該輸入信號小于該閾值，那么該非反相輸出端處于“低”狀態(tài)。
文檔編號H03K3/356GK1918795SQ200580004077
公開日2007年2月21日 申請日期2005年1月25日 優(yōu)先權(quán)日2004年2月5日
發(fā)明者米哈伊·A.·T.·森杜萊亞弩, 愛德華·F.·斯蒂克毋爾特, 伊德里薩·西塞 申請人:皇家飛利浦電子股份有限公司