專利名稱：半導體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種即使在高速時鐘下也能確保外部時鐘與DQ輸出(存儲器數(shù)據(jù)輸出)的同步的半導體存儲器，特別是閃速存儲器。
背景技術(shù)：
近年來，作為非易失性存儲器，閃速存儲器的需求急劇地擴大。在這樣的狀況下，讀出速度的高速化也不斷進展，并迫切需要在超過100MHz的時鐘頻率下的工作也實用化。因此，即使在閃速存儲器中，用于消除內(nèi)部時鐘延遲的結(jié)構(gòu)也變得必不可少。到目前為止，雖然尚未有以閃速存儲器為對象的結(jié)構(gòu)，但提供或提出了各種DLL(DelayLocked Loop延遲鎖定環(huán))電路(例如，參照專利文獻1)。
專利文獻1特開2001-326563號公報以下，參照圖17說明DLL電路的必要性。圖17是表示DLL電路的必要性的圖。
在本發(fā)明的DLL電路(后面將要敘述)中，以高速時鐘(例如，133MHz)下的脈沖串(burst)同步工作為目標?？墒?，如圖17(a)中所示，在外部時鐘為133MHz、周期T＝7.5ns時，由于內(nèi)部時鐘延遲(約3～4ns)和DQ緩沖延遲(約5ns)，DQ輸出的定時變慢，不能確保規(guī)格上的建立(setup)時間(0.5ns)。
因此，通過采用DLL電路，來消除內(nèi)部時鐘延遲等，確保DQ輸出相對于外部時鐘的建立時間。在該DLL電路中，如圖17(b)所示，通過使在芯片內(nèi)部延遲了的內(nèi)部時鐘進而推遲到下一個外部時鐘，來消除時鐘的內(nèi)部延遲。
為了使內(nèi)部時鐘推遲到下一個外部時鐘的邊沿，只要準備“周期T-內(nèi)部時鐘延遲”的延遲元件(DLL延遲)即可。但是，這只能在周期T恒定的情況下使用(內(nèi)部時鐘延遲+DLL延遲＝時鐘周期T)。因此，為了進一步與多種周期相對應(yīng)，如周期增大，則使DLL延遲增大，如周期減小，則使DLL延遲減小，只要進行這樣的控制即可。為此，準備判定時鐘周期的電路(相位比較電路)、通過相位比較電路的判定使延遲量可變的延遲電路(可變延遲附加電路)這兩種電路，形成“內(nèi)部時鐘延遲+DLL延遲＝時鐘的1個周期T”的狀態(tài)。
參照圖18說明用于實現(xiàn)上述功能的現(xiàn)有DLL電路。圖18是表示DLL電路的現(xiàn)有例的圖。
被提供給圖18所示的DLL電路1000的內(nèi)部時鐘(內(nèi)部CLK)與外部時鐘相比，其定時被某種程度地推遲而輸入(用符號1001表示的內(nèi)部時鐘延遲Δt)。如果使用此種時鐘，則由于DQ的定時照原樣推遲了內(nèi)部時鐘延遲的量(Δt)，所以有可能無法在外部取得建立。
因此，在DLL電路1000中使已推遲的時鐘進一步推遲并使其與外部時鐘同相，從而來消除內(nèi)部時鐘延遲。DLL電路1000對于內(nèi)部時鐘延遲，為了與多種周期相對應(yīng)，而使用可變延遲附加電路1004。進而，在附加與內(nèi)部時鐘同等的偽延遲1002的狀態(tài)下，利用相位比較電路1003，與原本的內(nèi)部時鐘的相位相比較，并調(diào)整可變延遲附加電路1004的延遲量，使之同相(偽延遲+可變延遲＝1個周期)。在相位變?yōu)橥嗟臅r刻，扣除了偽延遲量(Δt’)的DLL時鐘其內(nèi)部延遲(＝偽延遲)被消除，變得與外部時鐘同相。在圖19中示出了定時圖。
在圖19中，用可變延遲附加電路1004調(diào)節(jié)延遲量，使得延遲時鐘與內(nèi)部時鐘的相位一致(偽延遲+DLL延遲＝1個時鐘周期)。在相位一致的時刻，成為“偽延遲(相當于內(nèi)部時鐘延遲)+DLL延遲＝周期T”，從延遲時鐘減去偽延遲后的定時的DLL時鐘變?yōu)榕c外部時鐘同相。
在上述DLL電路中，因為基本上外部時鐘頻率是未知的，所以需要數(shù)次重復進行相位比較和校正，從而相位校正所花的時間必須是數(shù)10～數(shù)百周期。
但是，在目前的閃速存儲器的規(guī)格中，需要從同步讀出開始以數(shù)個時鐘輸出DQ，在上述DLL電路等現(xiàn)有的DLL電路中存在無法滿足該規(guī)格的問題?；蛘撸瑸榱藵M足目前的閃速存儲器的規(guī)格，而考慮了在備用時也輸入外部時鐘并一直在DLL電路中進行相位校正的方法，但如此則會產(chǎn)生白白增大了功耗的問題。
發(fā)明內(nèi)容
因此，本發(fā)明的目的在于，提供一種組裝了即使在高速時鐘下也能確保外部時鐘與DQ輸出的同步的DLL電路的半導體存儲器。
本發(fā)明第一方案所述的半導體存儲器是一種使用了DLL電路的半導體存儲器，該DLL電路具有偽延遲，與相對于外部時鐘的內(nèi)部時鐘延遲相當；可變延遲附加電路，設(shè)有利用延遲量調(diào)整信號來調(diào)整延遲量的單元；以及相位比較電路，將內(nèi)部時鐘與經(jīng)上述可變延遲附加電路和上述偽延遲而輸入的延遲時鐘的相位進行比較，將延遲量調(diào)整信號輸出到上述可變延遲附加電路，其特征在于，具備下述單元在脈沖串開始時，將上述內(nèi)部時鐘的1個時鐘周期期間所輸出的第1信號通過上述偽延遲而輸入到上述可變延遲附加電路；以及利用上述可變延遲附加電路對通過上述偽延遲而輸入的上述第1信號的有效邏輯值的持續(xù)時間進行檢測直至上述內(nèi)部時鐘的1個時鐘周期的結(jié)束為止，以上述持續(xù)時間為基礎(chǔ)來設(shè)定該可變延遲附加電路的延遲量的初始值。
本發(fā)明第二方案所述的半導體存儲器是一種使用了DLL電路的半導體存儲器，該DLL電路具有偽延遲，與相對于外部時鐘的內(nèi)部時鐘延遲相當；可變延遲附加電路，設(shè)有利用延遲量調(diào)整信號來調(diào)整延遲量的單元；以及相位比較電路，將內(nèi)部時鐘與經(jīng)上述可變延遲附加電路和上述偽延遲而輸入的延遲時鐘的相位進行比較，將延遲量調(diào)整信號輸出到上述可變延遲附加電路，其特征在于，具備下述單元在脈沖串開始時，將利用上述內(nèi)部時鐘的1個時鐘周期的開始而被鎖存為邏輯“1”的第1信號通過上述偽延遲而輸入到上述可變延遲附加電路；以及利用上述可變延遲附加電路對通過上述偽延遲而輸入的上述第1信號的邏輯“1”的持續(xù)時間進行檢測直至上述內(nèi)部時鐘的1個時鐘周期的結(jié)束為止，以上述持續(xù)時間為基礎(chǔ)來設(shè)定該可變延遲附加電路的延遲量的初始值。
本發(fā)明第三方案所述的半導體存儲器是一種使用了DLL電路的半導體存儲器，該DLL電路具有偽延遲，與相對于外部時鐘的內(nèi)部時鐘延遲相當；可變延遲附加電路，設(shè)有利用延遲量調(diào)整信號來調(diào)整延遲量的單元；以及相位比較電路，將內(nèi)部時鐘與經(jīng)上述可變延遲附加電路和上述偽延遲而輸入的延遲時鐘的相位進行比較，將延遲量調(diào)整信號輸出到上述可變延遲附加電路，其特征在于，作為脈沖串開始時的初始化模式，其具備下述單元將利用上述內(nèi)部時鐘的1個時鐘周期的開始而被鎖存為邏輯“1”的第1信號通過上述偽延遲而輸入到上述可變延遲附加電路；以及利用上述可變延遲附加電路對通過上述偽延遲而輸入的上述第1信號的邏輯“1”的持續(xù)時間進行檢測直至上述內(nèi)部時鐘的1個時鐘周期的結(jié)束為止，以上述持續(xù)時間為基礎(chǔ)來設(shè)定該可變延遲附加電路的延遲量的初始值，作為上述可變延遲附加電路中延遲量的初始設(shè)定后的鎖定模式，其具備時鐘輸出單元，利用上述可變延遲附加電路使上述內(nèi)部時鐘延遲，并且在利用上述相位比較電路校正延遲量的同時，以1個時鐘周期延遲生成與上述外部時鐘同步的輸出時鐘。
本發(fā)明第四方案所述的半導體存儲器的特征在于，通過具備上述DLL電路，從而在不進行讀出工作時，使外部時鐘和內(nèi)部時鐘完全停止，實現(xiàn)備用模式(standby mode)，并能夠從讀出工作開始在極短的期間內(nèi)輸出讀出數(shù)據(jù)，。
本發(fā)明第五方案所述的半導體存儲器的特征在于，還具備對上述DLL電路的使用不使用進行外部設(shè)定的單元。
本發(fā)明第六方案所述的半導體存儲器是一種使用了DLL電路的半導體存儲器，該DLL電路具有偽延遲，與相對于外部時鐘的內(nèi)部時鐘延遲相當；可變延遲附加電路，設(shè)有利用延遲量調(diào)整信號來調(diào)整延遲量的單元；以及相位比較電路，將內(nèi)部時鐘與經(jīng)上述可變延遲附加電路和上述偽延遲而輸入的延遲時鐘的相位進行比較，將延遲量調(diào)整信號輸出到上述可變延遲附加電路，其特征在于，作為脈沖串開始時的初始化模式，其具備下述單元將在上述內(nèi)部時鐘的1個時鐘周期期間被置為邏輯“1”的第1信號通過上述偽延遲而輸入到上述可變延遲附加電路；以及利用上述可變延遲附加電路對通過上述偽延遲而輸入的上述第1信號的邏輯“1”的持續(xù)時間進行檢測直至上述內(nèi)部時鐘的1個時鐘周期的結(jié)束為止，以上述持續(xù)時間為基礎(chǔ)來設(shè)定該可變延遲附加電路的延遲量的初始值，作為上述可變延遲附加電路中延遲量的初始設(shè)定后的鎖定模式，其具備時鐘輸出單元，利用上述可變延遲附加電路使上述內(nèi)部時鐘延遲，并且在利用上述相位比較電路校正延遲量的同時，以1個時鐘周期延遲生成與上述外部時鐘同步的輸出時鐘；通過具備將用戶所指定的指令指定用地址信號和指令指定用數(shù)據(jù)信號進行譯碼的指令譯碼器、以及保持指令譯碼器的輸出的指令寄存器，從而具有利用用戶設(shè)定來切換DLL電路的使用不使用的功能。
本發(fā)明第七方案所述的半導體存儲器的特征在于，還具備下述單元自動設(shè)定比用戶所設(shè)定的時鐘等待時間(latency)少1個時鐘的等待時間，使從外部看時的等待時間等于用戶設(shè)定。
本發(fā)明第八方案所述的半導體存儲器的特征在于，還具備在脈沖串開始時將上述DLL電路復位的復位單元。
根據(jù)本發(fā)明第一方案，在脈沖串開始時，將上述內(nèi)部時鐘的1個時鐘周期期間所輸出的第1信號通過偽延遲而輸入到可變延遲附加電路。在可變延遲附加電路中對第1信號的有效邏輯值的持續(xù)時間進行測量直至1個時鐘周期結(jié)束為止，以該持續(xù)時間為基礎(chǔ)來對延遲量進行初始設(shè)定。由此，在半導體存儲器(閃速存儲器等)中，可從備用狀態(tài)在極短時間內(nèi)進行同步讀出。
根據(jù)本發(fā)明第二方案，在脈沖串開始時，將利用內(nèi)部時鐘的1個時鐘周期的開始被鎖存為邏輯“1”的第1信號通過偽延遲而輸入到可變延遲附加電路。在可變延遲附加電路中對第1信號的邏輯“1”的持續(xù)時間進行測量直至1個時鐘周期結(jié)束為止，以該持續(xù)時間為基礎(chǔ)來對延遲量進行初始設(shè)定。由此，在半導體存儲器(閃速存儲器等)中，可從備用狀態(tài)在極短時間內(nèi)進行同步讀出工作。
根據(jù)本發(fā)明第三方案，在脈沖串開始時的初始化模式中，將利用內(nèi)部時鐘的1個時鐘周期的開始被鎖存為邏輯“1”的第1信號通過偽延遲而輸入到可變延遲附加電路，在可變延遲附加電路中對第1信號的邏輯“1”的持續(xù)時間進行測量直至1個時鐘周期結(jié)束為止，以該持續(xù)時間為基礎(chǔ)來對延遲量進行初始設(shè)定。另外，在可變延遲附加電路中延遲量的設(shè)定后，移至進行通常的DLL工作的鎖定模式。由此，在半導體存儲器(閃速存儲器等)中，可從備用狀態(tài)立即進行同步讀出工作，另外，可生成在極短時間(例如3至4個時鐘)內(nèi)被鎖定(相位校正)的內(nèi)部時鐘。
根據(jù)本發(fā)明第四方案，通過具備DLL電路，從而在不進行讀出工作時，使外部時鐘和內(nèi)部時鐘完全停止，實現(xiàn)準備模式，并能夠從讀出工作開始在極短的期間內(nèi)輸出讀出數(shù)據(jù)。
根據(jù)本發(fā)明第五方案，如果時鐘頻率降低，則給予內(nèi)部時鐘的延遲量增大，但由于可以對DLL電路的使用不使用進行外部設(shè)定，所以可抑制在內(nèi)部準備的延遲元件增大(芯片面積增大)。
根據(jù)本發(fā)明第六方案，在脈沖串開始時的初始化模式中，將利用內(nèi)部時鐘的1個時鐘周期的開始被鎖存為邏輯“1”的第1信號通過偽延遲而輸入到可變延遲附加電路，在可變延遲附加電路中對第1信號的邏輯“1”的持續(xù)時間進行檢測直至1個時鐘周期結(jié)束為止，以該持續(xù)時間為基礎(chǔ)來對延遲量進行初始設(shè)定。另外，在可變延遲附加電路中延遲量的設(shè)定后，移至進行通常的DLL工作的鎖定模式。由此，在半導體存儲器(閃速存儲器等)中，可從準備狀態(tài)立即進行同步讀出工作，另外，可生成以極短時間(例如3至4個時鐘)被鎖定(相位校正)的內(nèi)部時鐘。另外，如果時鐘頻率降低，則給予內(nèi)部時鐘的延遲量增大，但由于可以對DLL電路的使用不使用進行外部設(shè)定，所以可抑制在內(nèi)部準備的延遲元件增大(芯片面積增大)。
根據(jù)本發(fā)明第七方案，由于自動設(shè)定比用戶所設(shè)定的時鐘等待時間少1個時鐘的等待時間，所以可使從外部看時的等待時間等于用戶設(shè)定。
根據(jù)本發(fā)明第八方案，由于在脈沖串開始時，將DLL電路的觸發(fā)器和寄存器復位，所以由此可防止不規(guī)則工作造成的誤工作，能提高可靠性。
圖1是表示本發(fā)明的實施方式中的半導體存儲器的結(jié)構(gòu)例(同步讀出系統(tǒng))的圖。
圖2是表示圖1的DLL電路結(jié)構(gòu)的概略的結(jié)構(gòu)概略圖。
圖3是用于說明圖2的DLL電路的工作的定時圖。
圖4是表示圖2的控制電路的結(jié)構(gòu)的電路圖。
圖5是表示圖2的控制電路的結(jié)構(gòu)的電路圖。
圖6是表示圖4的下降沿單觸發(fā)脈沖電路的結(jié)構(gòu)的電路圖。
圖7是表示圖2的偽延遲電路的結(jié)構(gòu)的電路圖。
圖8是表示圖7的微調(diào)電路的結(jié)構(gòu)的圖。
圖9是表示圖2的相位比較電路的結(jié)構(gòu)的電路圖。
圖10是表示圖9的相位比較電路的1個實施例的圖。
圖11是表示圖2的粗延遲電路的結(jié)構(gòu)的電路圖。
圖12是表示圖11的粗延遲寄存器電路的結(jié)構(gòu)的電路圖。
圖13是表示減少延遲時間相對于電壓的變動的延遲單元的1個實施例的圖。
圖14是表示圖2的細延遲電路的結(jié)構(gòu)的電路圖。
圖15是表示圖14的細延遲電路的結(jié)構(gòu)的電路圖。
圖16是表示圖14的細寄存器電路的結(jié)構(gòu)的電路圖。
圖17是用于說明DLL電路的必要性的圖。
圖18是表示DLL電路的現(xiàn)有例的圖。
圖19是用于說明圖18的DLL電路的工作的定時圖。
符號說明1 指令譯碼器/指令寄存器2 時鐘控制電路3 脈沖串同步控制電路6 DLL電路7 時鐘驅(qū)動器具體實施方式
以下，參照
用于實施本發(fā)明的優(yōu)選方式。
《半導體存儲電路》圖1是表示本發(fā)明的實施方式中半導體存儲器的結(jié)構(gòu)例(同步讀出系統(tǒng))的圖，示出了閃速存儲器的例子。再有，各信號的詞尾的“#”表示在負邏輯“L”時為有效。
在圖1中，指令譯碼器/指令寄存器1對地址和DIN進行譯碼并判定指令，利用指令寫入信號WRITE#將判定結(jié)果存儲到寄存器內(nèi)。另外，設(shè)定脈沖串模式的種類、時鐘等待時間、DLL的使用/不使用?；谟脩糁噶钶斎氲腄LL有效信號(表示DLL的使用/不使用的信號)V1被輸出到脈沖串同步控制電路3、DLL電路6、DOUT用觸發(fā)器(DOUT用F/F)13。另外，基于用戶指令輸入的設(shè)定信號(表示脈沖串模式的種類、時鐘等待時間的信號)被輸出到脈沖串同步控制電路3。再有，地址為指令指定用地址，DIN為指令指定用數(shù)據(jù)。
時鐘控制電路2根據(jù)芯片啟動信號CE#和地址有效信號(表示所輸入的地址為讀出時的有效地址的信號)ADV#，產(chǎn)生脈沖串開始信號(用于使脈沖串讀出開始的信號)ST，輸出到脈沖串同步控制電路3和DLL電路6。另外，從外部時鐘C1經(jīng)輸入緩沖器產(chǎn)生內(nèi)部時鐘C2，供給至脈沖串同步控制電路3、DLL電路6和時鐘驅(qū)動器7。
脈沖串同步控制電路3在脈沖串同步讀出時進行讀出地址(讀出用的地址)的輸入，另外，使脈沖串地址的生成、讀出放大器的控制、讀出數(shù)據(jù)鎖存的控制和DLL啟動信號EN發(fā)生。
該DLL啟動信號EN是用于將脈沖串的開始或脈沖串的結(jié)束傳送給DLL電路6的信號。
地址譯碼器4對來自脈沖串同步控制電路3的脈沖串開始地址(開始脈沖串讀出的地址信號)進行譯碼，供給存儲器陣列5。
DLL電路6生成與外部時鐘C1大致為同相的DLL時鐘C3，供給時鐘驅(qū)動器7。再有，在后面將要敘述DLL電路6的細節(jié)。
時鐘驅(qū)動器7對來自時鐘控制電路2的內(nèi)部時鐘C2和來自DLL電路6的DLL時鐘C3進行緩沖，供給DOUT用F/F13。
讀出放大器8利用來自脈沖串同步控制電路3的地址轉(zhuǎn)移信號ATD開始讀出。
脈沖串用數(shù)據(jù)鎖存器/數(shù)據(jù)選擇器12經(jīng)觸發(fā)器(F/F)10利用來自脈沖串同步控制電路3的脈沖串數(shù)據(jù)鎖存信號，經(jīng)讀出放大器鎖存電路9對來自讀出放大器8的輸出數(shù)據(jù)進行鎖存。另外，經(jīng)觸發(fā)器(F/F)11，按照來自脈沖串同步控制電路3的脈沖串地址(在脈沖串同步控制電路3中自動生成的脈沖串序列用地址)，將由讀出放大器8讀出的數(shù)據(jù)送給DOUT用F/F13。
DOUT用F/F13對輸出給DOUT緩沖器14的最終數(shù)據(jù)進行鎖存。另外，調(diào)整使用DLL的情況和不使用DLL的情況下的輸出定時。
接著，說明圖1所示的半導體存儲器的DLL電路不使用時和DLL電路使用時的各自工作的概略。其中，在同步脈沖串工作中，使用DLL電路還是不使用DLL電路通過用戶指令進行輸入。
<DLL電路不使用>
首先，記述不使用DLL電路6的情況的工作。
在時鐘控制電路2中，檢測芯片啟動信號CE#或地址有效信號ADV#的下降沿，如果雙方的信號有效，則輸出脈沖串開始信號ST。脈沖串同步控制電路3接受脈沖串開始信號ST，生成脈沖串地址、脈沖串數(shù)據(jù)鎖存信號，進行脈沖串讀出工作。此時，由于DLL有效信號V1為停用(disable)，所以DLL電路6不工作。另外，在DOUT用F/F13中，感測到DLL有效信號V1為停用，使用內(nèi)部時鐘C2而不用DLL時鐘C3，將脈沖串輸出數(shù)據(jù)送給DOUT緩沖器14。
<DLL電路使用>
接著，記述使用DLL電路6的情況的工作。
在時鐘控制電路2中，檢測芯片啟動信號CE#或地址有效信號ADV#的下降沿，如果雙方的信號有效，則輸出脈沖串開始信號ST。脈沖串同步控制電路3接受脈沖串開始信號ST，生成脈沖串地址、脈沖串數(shù)據(jù)鎖存信號，進行脈沖串讀出工作。此時，脈沖串同步控制電路3自動設(shè)定比來自指令譯碼器/指令寄存器1的設(shè)定信號所示的由用戶設(shè)定的時鐘等待時間少1個時鐘的等待時間(時鐘等待時間自動校正)。
同時，脈沖串同步控制電路3感測到DLL有效信號V1為啟動，將DLL啟動信號EN輸出到DLL電路6。在DLL電路6中，感測DLL有效信號V1、脈沖串開始信號ST和DLL啟動信號EN，開始DLL工作，將校正為與外部時鐘C1大致同相的DLL時鐘C3供給DOUT用F/F13。在DOUT用F/F13中，感測到DLL有效信號V1為啟動，使用DLL時鐘C3而不用內(nèi)部時鐘C2，將脈沖串輸出數(shù)據(jù)輸出到DOUT緩沖器14。
若規(guī)定的脈沖串序列結(jié)束，則脈沖串同步控制電路3使DLL啟動信號EN為停用，接受了其的DLL電路6結(jié)束DLL工作。
在上述圖1的半導體存儲器中，設(shè)置DLL使用和DLL不使用的切換功能是基于下述原因。DLL的基本工作是使對外部時鐘C1具有延遲的內(nèi)部時鐘C2推遲到外部時鐘C1的下一個邊沿(成為同相)。此時，如果時鐘頻率降低，則提供給內(nèi)部時鐘C2的延遲量增大，招致在內(nèi)部準備的延遲元件的增大(芯片面積增大)。因此，可由用戶指令來選擇，使得內(nèi)部時鐘C2的延遲影響少的低頻時不使用DLL，而在內(nèi)部時鐘C2的延遲影響不可忽略的高頻時使用DLL。例如，用戶可設(shè)定是否使用下述功能(讀出組態(tài)功能)以100MHz為基準，在小于等于100MHz時，由于內(nèi)部時鐘的延遲的影響少，所以不使DLL電路6工作，在大于等于100MHz時使DLL電路6工作。
另外，設(shè)置時鐘等待時間自動校正功能出于下述原因。由于DLL時鐘C3相對于內(nèi)部時鐘C2還提供有延遲，所以在DOUT用F/F13中，如果調(diào)整脈沖串輸出數(shù)據(jù)的定時，則與不使用DLL電路6的情況相比，會產(chǎn)生1個時鐘的量的等待時間。因此，這是因為在DLL使用時，在脈沖串同步控制電路3中，使內(nèi)部的工作等待時間比用戶設(shè)定少1個時鐘，消除掉DOUT用F/F13中的1個時鐘的量的延遲，使得從外部看時的等待時間與用戶設(shè)定相等的緣故。
《DLL電路的結(jié)構(gòu)》以下，參照
圖1的DLL電路的細節(jié)。
首先，參照圖2和圖3說明本實施方式的DLL電路的結(jié)構(gòu)和工作的概略。圖2是表示DLL電路的結(jié)構(gòu)的概略的結(jié)構(gòu)概略圖，圖3是用于說明圖2的DLL電路的工作的定時圖。再有，用另外的圖在后面敘述DLL電路的各結(jié)構(gòu)要素的細節(jié)。
控制電路100進行DLL工作用的時鐘生成(定時發(fā)生器)、模式切換、備用、復位等的控制。
偽延遲電路200是使與時鐘的內(nèi)部延遲量(Δt)相當?shù)难舆t發(fā)生的延遲電路。
相位比較電路300進行2個時鐘(來自控制電路100的基準時鐘C5、來自偽延遲電路200的延遲時鐘C6)的相位比較，將信號COAPLUS或信號COAMINUS輸出到粗延遲電路400，將信號FINEPLUS或信號FINEMINUS或信號EXTRAMINUS輸出到細延遲電路500。
粗延遲電路400是串聯(lián)連接n個(在本實施方式中為16個)粗延遲寄存部而成，進行延遲量的粗校正(例如1ns)，而粗延遲寄存部又是將粗延遲單元401與粗寄存器402形成為一體而成。在此處，n是時鐘頻率，是由時鐘C2的延遲等決定的值，在本說明書中，適當?shù)胤Q之為“級數(shù)”。
細延遲電路500由細延遲單元501與n個細寄存器502的串聯(lián)連接部的對等構(gòu)成，進行延遲量的校正(例如0.5ns)。
時鐘驅(qū)動器7輸出DLL時鐘C3(B)。
《DLL電路的工作》以下，依次說明圖2的DLL電路的工作。
<初始化模式>
首先，說明DLL電路的電路復位和工作電路(初始化模式)中的工作。
用圖1的時鐘控制電路2進行芯片啟動信號CE#或地址有效信號ADV#的下降沿的檢測，在其雙方均為有效時所輸出的脈沖串開始信號ST被輸入到DLL電路6的控制電路100。由此，由DLL電路6內(nèi)部的觸發(fā)器及寄存器等構(gòu)成的時序電路被復位。復位后，工作時鐘CF與內(nèi)部時鐘C2的第1個下降沿同步地從控制電路100輸出到偽延遲電路200。該工作時鐘CF通過偽延遲電路200成為工作時鐘C4，輸入到粗延遲電路400(工作A101)。用圖2的虛線a表示該路徑。
但是，工作時鐘CF并非有周期性的時鐘，而是以內(nèi)部時鐘C2的下降沿使RS觸發(fā)器被置位的輸出即“H”電平的信號。
另外，一般來說，在邏輯電路中，無論將有效邏輯設(shè)定為“H”電平、“L”電平中的哪一個，都可實現(xiàn)相同的電路工作。從而，即使在本實施例中，也能以工作時鐘CF的邏輯值為“L”來實現(xiàn)電路。
另一方面，用控制電路100，使寫入信號WT與內(nèi)部時鐘C2的第2個下降沿同步地成為“H”電平。其后，寫入信號WT與內(nèi)部時鐘C2的第3個上升沿同步地成為“L”電平，成為半個時鐘寬度的同步脈沖，被輸出到粗延遲電路400(工作A102)。
用控制電路100，使上述RS觸發(fā)器在寫入信號WT的“H”電平處被復位，工作時鐘CF成為“L”電平，由此從偽延遲電路200輸出的工作時鐘C4也成為“L”電平(工作A103)。
在粗延遲電路400中，在寫入信號WT的“H”電平處使包含于各粗延遲單元401中的鐘控倒相器停用，停止工作時鐘C4的輸出(工作A104)。這是因為只在工作時鐘CF成為“H”電平之后到使寫入信號WT為“H”電平的1個時鐘的期間才使工作時鐘C4傳遞的緣故。
粗延遲電路400的各級的粗寄存器402參照自身的對即粗延遲單元401的邏輯(“H”電平、“L”電平)，判定在利用寫入信號WT的“H”電平使鐘控倒相器成為停用的時刻工作時鐘C4到達了哪一級。而且，如果寫入信號WT成為“L”電平，則各級的粗寄存器402寫入判定結(jié)果。但是，在鐘控倒相器成為停用、工作時鐘C4停止的時刻，只有工作時鐘C4所到達的成為粗延遲單元401的對的粗寄存器402(工作時鐘C4所到達的成為粗延遲單元401之中最后的粗延遲單元401的對的粗寄存器402)寫入“H”(工作A105)。
由此，初始化模式結(jié)束。依照以上的工作，“由偽延遲電路200造成的偽延遲+由粗延遲電路400造成的粗延遲＝外部時鐘的1個周期”的設(shè)定完成。再有，在該時刻尚未輸出DLL時鐘C3。
另外，在DQ緩沖器的能力低、DQ緩沖器中的延遲增大的情況或使用頻率增高的情況(相對而言，與內(nèi)部時鐘延遲、DQ延遲變慢相同)下，在只消除內(nèi)部時鐘延遲而外部時鐘與DQ輸出的同步不可取的情況(建立時間不可取的情況)下，通過以能夠判定“由偽延遲電路200造成的偽延遲+由粗延遲電路400造成的粗延遲+相當于DQ緩沖器延遲的偽延遲＝外部時鐘的2個周期”的方式構(gòu)成電路，也可消除DQ緩沖器的延遲量。在本發(fā)明中，雖然該實施例并未示出，但通過將若干邏輯電路添加到本發(fā)明的實施例中，就能夠容易地實現(xiàn)。
<鎖定模式(初始時鐘輸出)>
接著，說明DLL電路的鎖定模式(初始時鐘輸出)中的工作。
在上述工作A105中寫入信號WT為“L”電平，粗寄存器402的寫入結(jié)束了的半個時鐘后，用控制電路100使鎖定模式信號M與內(nèi)部時鐘C2的第3個下降沿同步地成為“H”電平。收到該鎖定模式信號M成為“H”電平的信息，控制電路100將工作時鐘C4的路徑切換為圖2的實線b所示的路徑(工作A201)。
用控制電路100按每個時鐘來發(fā)生與上述工作A201的半個時鐘后、即內(nèi)部時鐘的第4個以后的上升沿同步的單觸發(fā)脈沖，以該脈沖信號為工作時鐘C4，輸出到粗延遲電路400的各粗寄存器402(工作A202)。再有，之所以不使用內(nèi)部時鐘C2來作為單觸發(fā)，是因為在工作時鐘C4的“L”電平的期間，在切換粗延遲電路400和細延遲電路500的級數(shù)的結(jié)構(gòu)方面，使內(nèi)部時鐘C2的占空比發(fā)生變化、將工作時鐘C4的“L”電平的期間取得較長，使切換時的定時具有裕量的緣故。
在上述工作A202中所產(chǎn)生的工作時鐘C4通過粗延遲電路400的粗延遲單元401和細延遲電路500的細延遲單元501，成為DLL時鐘C3。DLL時鐘C3通過時鐘驅(qū)動器7，成為DLL時鐘C3(B)(工作A203)。再有，利用啟動時的復位工作，使細延遲電路500的設(shè)定為0級，雖然是未調(diào)整的原樣，但如初始化模式的說明中所述，按粗延遲電路400的粗延遲單元401的精度進行校正。再有，這是可實用的精度。
通過該鎖定模式(初始時鐘輸出)的工作，從內(nèi)部時鐘C2的第4個時鐘起可發(fā)生與內(nèi)部時鐘C2的上升沿同步的DLL時鐘C3。也就是說，可發(fā)生初始時鐘與外部時鐘C1的第5個時鐘同相的DLL時鐘C3。
<鎖定模式(鎖住工作)>
進而，說明DLL電路的鎖定模式(鎖住工作)中的工作。
在上述工作A201中，在鎖定模式信號M成為“H”電平的1個時鐘后，從內(nèi)部時鐘C2的第4個下降沿開始在控制電路100中以3個時鐘1次的比例輸出基準時鐘啟動信號RCEN。以取該基準時鐘啟動信號RCEN與內(nèi)部時鐘C2的邏輯積(AND)的信號為基準時鐘C5，輸出到相位比較電路300(工作A301)。即，基準時鐘C5從內(nèi)部時鐘C2的第5個上升沿以3個時鐘1次的比例輸出。
再有，之所以采取3個時鐘1次的比例，是考慮了一旦工作頻率增高則具有相位比較、粗延遲電路400和細延遲電路500的級數(shù)調(diào)整的一系列工作在1個周期內(nèi)完不成的可能性。
用相位比較電路300判定延遲時鐘C6的相位相對于基準時鐘C5是慢還是快。也就是說，判定是否是DLL電路的基本鎖定條件即“可變延遲(粗延遲和細延遲)+偽延遲＝1個周期”(工作A302)。其中，延遲時鐘C6是工作時鐘C4依次通過粗延遲電路400的粗延遲單元401、細延遲電路500的細延遲單元501和偽延遲電路200以提供延遲的信號。
在移到鎖定模式之后，最初的工作時鐘C4從內(nèi)部時鐘C2的第4個上升沿開始輸出(參照上述工作A202)。該工作時鐘C4在依次通過了粗延遲電路400的粗延遲單元401、細延遲電路500的細延遲單元501和偽延遲電路200后的延遲時鐘C6成為大致慢1個周期的信號。這是因為在初始化模式下以粗延遲電路400的精度完成了延遲的設(shè)定的緣故。
與此相對照，基準時鐘C5在內(nèi)部時鐘C2的第5個時鐘輸出。
因此，用相位比較電路300判定是否是DLL電路的基本鎖定條件即“可變延遲(粗延遲和細延遲)+偽延遲＝1個周期”。
另外，在DQ緩沖器的能力低、DQ緩沖器中的延遲增大的情況或使用頻率增高的情況(相對而言，與內(nèi)部時鐘延遲、DQ延遲變慢相同)下，在只消除內(nèi)部時鐘延遲而外部時鐘與DQ輸出的同步不可取的情況(建立時間不可取的情況)下，通過以能夠判定“可變延遲(粗延遲和細延遲)+偽延遲+相當于DQ緩沖器延遲的偽延遲＝2個周期”的方式構(gòu)成電路，也可消除DQ緩沖器的延遲量。在本發(fā)明中，雖然該實施例并未示出，但通過將若干邏輯電路添加到本發(fā)明的實施例中，就能夠容易地實現(xiàn)。
相位電路300根據(jù)上述工作A302的判定結(jié)果，輸出信號(信號COAPLUS、信號COAMINUS、信號FINEPLUS、信號FINEMINUS、信號EXTRAMINUS)(工作A303)。
用粗延遲電路400和細延遲電路500接受相位比較電路300的輸出信號(信號COAPLUS、信號COAMINUS、信號FINEPLUS、信號FINEMINUS)，進行級數(shù)的調(diào)整，或者，用細延遲電路500接受相位比較電路300的輸出信號(信號EXTRAMINUS)，進行使細延遲單元501旁路的工作(工作A304)。盡管粗延遲電路400和細延遲電路500的級數(shù)均為0級(最小設(shè)定)，該使之旁路的工作在延遲時鐘C6的相位過慢的情況下仍能夠進行應(yīng)對。
在粗延遲電路400和細延遲電路500中完全不從相位比較電路300輸出輸出信號的情況下，“可變延遲+偽延遲＝1個周期”成立，粗延遲電路400和細延遲電路500不工作(鎖住狀態(tài))(工作A305)。
在鎖住成立后，相位比較也以3個時鐘1次的比例執(zhí)行，對于由時鐘周期的變動、電源電壓的變動及環(huán)境溫度的變動引起的延遲值的變動，粗延遲電路400和細延遲電路500隨時進行級數(shù)的增減以校正相位(工作A306)。
<脈沖串結(jié)束工作>
進而，說明DLL電路的脈沖串結(jié)束時的工作。
DLL電路6接受DLL啟動信號EN的下降沿，結(jié)束DLL工作(工作A401)。在脈沖串同步讀出整體的工作進行所謂的管線(pipeline)處理的規(guī)格方面，在從脈沖串同步控制電路3接受DLL啟動信號EN的“L”電平(脈沖串結(jié)束)之后，必須在2個周期之間輸出DLL時鐘C3。因此，在控制電路100內(nèi)設(shè)置移位寄存器，計量2個時鐘量的定時。
DLL啟動信號EN在脈沖串開始時以“H”電平輸入到DLL電路6，但DLL電路6內(nèi)的時序電路(程序電路)不使用該“H”電平，僅用作脈沖串序列結(jié)束的條件。脈沖串開始由脈沖串開始信號ST進行。
以下，參照
DLL電路的各部。
<控制電路>
參照圖4至圖6說明控制電路的工作。圖4和圖5是表示圖2的控制電路的結(jié)構(gòu)的電路圖，圖6是表示圖4的下降沿單觸發(fā)脈沖電路的結(jié)構(gòu)的電路圖。
<復位工作>
首先，說明控制電路的復位工作。但是，如上所述，脈沖串開始信號ST是在輸入到圖1的時鐘控制電路2的芯片啟動信號CE#或地址有效信號ADV#的下降沿處成為“H”電平、在內(nèi)部時鐘C2的第1個上升沿處成為“L”電平的脈沖(參照圖3)。
脈沖串開始信號ST從時鐘控制電路2經(jīng)NAND電路101供給觸發(fā)器111～117，將觸發(fā)器111～117復位(工作B101)。同時經(jīng)NOR電路152將復位信號RST輸出到其它電路(相位比較電路300、粗延遲電路400、細延遲電路500)(工作B102)。NAND電路101的使用目的在于，在脈沖串開始信號ST在芯片上具有大的延遲并被供給DLL電路6的情況下，復位解除(脈沖串開始信號成為“L”電平)的定時推遲，為了防止內(nèi)部工作開始推遲，在內(nèi)部時鐘C2的第1個上升沿處(“H”電平)強制性地使脈沖串開始信號ST成為“L”電平。
<時鐘啟動工作>
接著，說明控制電路的時鐘啟動工作。
在上述復位工作后，觸發(fā)器115的輸出的反相信號(信號S101)成為“H”電平。其后在時鐘C2的第1個“H”電平處，半鎖存器141的輸出(信號S102)成為“H”電平(工作B201)。
信號S102和鎖定模式信號M的反相信號被輸入到NAND電路102，觸發(fā)器121的輸出即鎖定模式信號M在剛剛復位后的“L”電平處，該反相信號為“H”電平。因此，在復位后內(nèi)部時鐘C2的第1個“H”電平處，初始化模式的時鐘啟動信號EN1成為“H”電平(初始化模式開始)(工作B202)。
其后，鎖定模式信號M如果成為“H”電平(參照圖3)，則在時鐘啟動信號EN1成為“L”電平(停用)的同時，經(jīng)NAND電路103，鎖定模式的時鐘啟動信號EN2成為“H”電平(鎖定模式開始)(工作B203)。
利用NAND電路104，觸發(fā)器111～113在由脈沖串開始信號ST復位后，在鎖定模式信號M為“L”(初始化模式)期間持續(xù)處于復位狀態(tài)。在鎖定模式信號M成為“H”電平、變?yōu)殒i定模式時，解除觸發(fā)器111～113的復位狀態(tài)，與內(nèi)部時鐘C2的下降沿同步地開始工作，以對內(nèi)部時鐘C2的3個時鐘1次的比例產(chǎn)生基準時鐘啟動信號RCEN(工作B204)。
<初始化模式>
進而，說明控制電路的初始化模式中的工作。
在上述工作B202中，通過時鐘啟動信號EN1成為“H”電平，進而內(nèi)部時鐘C2成為“L”電平，從而將RS鎖存器161置位，其輸出成為“H”電平。該“H”電平的時鐘通過失調(diào)調(diào)整延遲171和偽延遲200，經(jīng)時鐘輸出選擇器172，成為工作時鐘C4(工作B301)。之所以設(shè)置失調(diào)調(diào)整延遲171出于以下原因。在初始化模式中，只用粗延遲電路400決定可變延遲的值，與此相對照，在鎖定模式中，用粗延遲電路400和細延遲電路500雙方?jīng)Q定可變延遲的值。因此，在初始化模式中，借助于通過失調(diào)調(diào)整延遲171，可消除初始化模式中只用粗延遲電路400決定的可變延遲的值與鎖定模式中用粗延遲電路400和細延遲電路500雙方?jīng)Q定的可變延遲的值之差。
另外，一般來說，在邏輯電路中，不論將有效邏輯設(shè)定為“H”電平、“L”電平中的哪一個，都可實現(xiàn)相同的電路工作。從而，即使在本實施例中，也能以工作時鐘C4的邏輯值為“L”來實現(xiàn)電路。
RS鎖存器161在距置位1個時鐘后，被觸發(fā)器119的輸出(信號S103)復位(工作B302)。即，在初始化模式中，工作時鐘C4成為1個周期寬度的脈沖。
與此同時，1個時鐘寬度的寫入信號WT被輸出到粗延遲電路400(工作B303)。再有，在該寫入信號WT的上升沿，決定粗延遲電路400的級數(shù)，在寫入信號WT的下降沿，該判定結(jié)果寫入粗延遲電路400的粗寄存器402中。
<鎖定模式>
進而，說明控制電路的鎖定模式中的工作。
初始化模式通過以寫入信號WT結(jié)束，在其半個時鐘后鎖定模式信號M成為“H”電平，從而移至鎖定模式。利用鎖定模式信號M成為“H”電平，使單觸發(fā)脈沖發(fā)生電路173的輸出經(jīng)時鐘輸出選擇器172，成為工作時鐘C4(工作B401)。
<BIAS ON工作>
進而，說明控制電路的BIAS ON中的工作。在粗延遲電路400和細延遲電路500中，采用使因電源電壓引起的延遲值的變動得以緩和用的電路。因此，還設(shè)置了用于將BIAS提供給晶體管的電路。該電路由于在工作時從VCC到VSS產(chǎn)生DC電流，所以為了防止無謂的電流消耗，必須只在DLL工作時才接通。因此，在控制電路內(nèi)設(shè)置用于BIAS發(fā)生的程序電路。
如果信號111成為“H”電平，則由于節(jié)點BIASF3快速成為“H”電平，所以節(jié)點BIASON的信號S112也快速成為“H”電平，使偏壓發(fā)生電路接通(工作B501)。
如果信號111成為“L”電平，則節(jié)點BIASF3雖然成為“L”電平，但在用觸發(fā)器114～117構(gòu)成的移位寄存器的作用下，其后，內(nèi)部時鐘C2的3個時鐘之間，節(jié)點BIASF1、BIASF2均成為“H”電平，節(jié)點BIASON的信號S112也在內(nèi)部時鐘C2的3個時鐘之間輸出“H”電平(工作B502)。即，節(jié)點BIASON的信號S112在信號S111的上升沿處成為“H”電平，在下降沿的3個時鐘后成為“L”電平。在下降沿后3個時鐘之間之所以保持為“H”電平，是由于必須在DLL的規(guī)格方面，在信號S111的下降沿后也2次輸出工作時鐘C4，所以具有1次量的裕量。
<脈沖串結(jié)束>
進而，說明控制電路的脈沖串結(jié)束的工作。
信號S111如果成為“L”電平，則觸發(fā)器114的時鐘輸入成為“H”電平，觸發(fā)器114的輸出成為“H”電平(觸發(fā)器115的輸入成為“H”電平)(工作B601)。當出于若干原因在信號S111上發(fā)生了“L”電平的噪聲(須狀)時，延遲電路131和NAND電路105掩蓋了該噪聲，防止DLL電路不小心停止。
在觸發(fā)器115的輸入成為“H”電平的下一個內(nèi)部時鐘C2的上升沿處，觸發(fā)器115的輸出成為“H”電平，用倒相器反相的信號S101成為“L”電平(工作B602)。由于是內(nèi)部時鐘C2為“H”電平的期間，所以經(jīng)半鎖存器141，信號S102成為“L”電平，時鐘啟動信號EN2成為“L”電平，工作時鐘C4的輸出停止(工作B603)。即，信號S111下降后到此處的工作為2個周期，距信號S111的下降沿2個時鐘量輸出工作時鐘C4，其后工作時鐘C4的輸出停止。
進而，用觸發(fā)器116、117取2個周期的定時，觸發(fā)器117的輸出成為“H”電平，經(jīng)NOR電路152，使觸發(fā)器111～113處于復位狀態(tài)，與此同時，復位信號RST成為“H”電平，將DLL內(nèi)部的觸發(fā)器F118～121、偽延遲電路200、相位比較電路300、粗延遲電路400和細延遲電路500復位(工作B604)。
<下降沿單觸發(fā)脈沖發(fā)生工作>
進而，說明圖6的控制電路的下降沿單觸發(fā)電路的下降沿單觸發(fā)脈沖發(fā)生工作。在粗延遲電路400中，在初始化模式時，內(nèi)置用于判定時鐘C4到達哪一級的鎖存器(用鐘控倒相器構(gòu)成)，在該初始化模式結(jié)束時必須將鎖存器復位。
如果寫入信號WT被輸入到輸入端子T101，寫入信號WT下降，則輸入端子T101的輸入下降，在輸出端子T103上產(chǎn)生“L”電平的單觸發(fā)脈沖，該脈沖成為信號S121(工作B701)。另外，輸入DLL開始時和結(jié)束時的復位信號RST的反相信號RSTB，在該反相信號為“L”電平時，輸出端子T103的輸出成為“L”電平(工作B702)。
<偽延遲電路>
接著，參照圖7和圖8說明偽延遲電路的結(jié)構(gòu)和工作。圖7是表示圖2的偽延遲電路的結(jié)構(gòu)的電路圖，圖8是表示圖7的微調(diào)電路的結(jié)構(gòu)的圖。
如果復位信號RST或?qū)懭胄盘朩T為“H”，則偽延遲復位信號為“L”，將延遲電路202和微調(diào)電路203的時鐘路徑復位。復位信號RST是脈沖串開始時和脈沖串結(jié)束時的內(nèi)部電路復位信號。
寫入信號WT為“H”，是初始化模式時決定粗延遲電路400的級數(shù)的時間，由于后面的鎖定模式工作，使時鐘路徑復位一次。
選擇器201在鎖定模式信號為“L”電平時(初始化模式時)，將從圖2的控制電路100供給的工作時鐘CF提供給延遲電路202。另外，在鎖定模式信號為“H”電平時(鎖定模式時)，將從圖2的細延遲電路500輸入的DLL時鐘C3提供給延遲電路202。
延遲電路202使用多級4個1組的倒相器鏈構(gòu)成，輸出時鐘C200。
微調(diào)電路203根據(jù)對微調(diào)電路203的輸入(“H”或“L”的信號S201、S202、S203)調(diào)節(jié)延遲量。該電路例是圖8，只是NAND電路221～228中的任一個其全部輸入成為“H”電平，輸出成為“L”電平，并用倒相器反相，成為“H”電平。在鐘控倒相器211～218之中，只有與全部輸入為“H”電平的NAND電路成對的鐘控倒相器打開。時鐘C200通過延遲賦予部(0至7)和打開的鐘控倒相器，成為時鐘C201，被輸出到選擇器204。因此，在微調(diào)電路203中，形成可將時鐘從輸入到輸出所通過的延遲賦予部的數(shù)目切換為0至7的結(jié)構(gòu)。
向微調(diào)電路的輸入S201、S202、S203是從在同一芯片內(nèi)準備的存儲單元輸出的信號，作為存儲單元，例如如果使用非易失性的存儲單元，則出廠時可通過從外部寫入數(shù)值進行微調(diào)，例如如果使用以SRAM等易失性的存儲單元或觸發(fā)器等構(gòu)成的寄存器，則使用時可通過從外部寫入數(shù)值從而進行微調(diào)。
選擇器204在鎖定模式信號為“L”電平時(初始化模式時)，將輸入供給粗延遲電路400。另外，在鎖定模式信號為“H”電平時(鎖定模式時)，將輸入輸出到相位調(diào)整電路300。
<相位比較電路>
接著，參照圖9和圖10說明相位比較電路的工作。圖9是表示圖2的相位比較電路的結(jié)構(gòu)的電路圖，圖10是表示圖9的相位比較電路的1個實施例的圖。再有，圖9的復位信號RST被輸入到觸發(fā)器308～312的鎖存器，但這在圖9中作了省略。
相位比較電路300將基準時鐘C5與延遲時鐘C6的相位進行比較。延遲時鐘C6由于是內(nèi)部時鐘C2通過粗延遲電路400、細延遲電路500和偽延遲電路后的時鐘，所以進行基準時鐘C5與延遲時鐘C6的相位比較就是進行DLL電路6的鎖住條件即“偽延遲+可變延遲(粗延遲和細延遲)＝1個周期”的判定?；鶞蕰r鐘C5是從控制電路100以內(nèi)部時鐘C2的3個時鐘1次的比例輸出的信號。
利用復位信號RST，鎖存電路308～312、RS觸發(fā)電路302和RS觸發(fā)電路318被復位。
作為比較對象的延遲時鐘C6經(jīng)NAND電路301被輸入到RS觸發(fā)器302。NAND電路301的另一輸入輸入基準時鐘啟動信號RCEN(工作C101)。該NAND電路301的作用是僅以內(nèi)部時鐘C2的3個時鐘1次用于進行相位比較，用其它的時鐘禁止延遲時鐘C6的輸入。
在基準時鐘啟動信號RCEN為啟動(“H”電平)時，延遲時鐘C6被輸入到RS觸發(fā)器302，RS觸發(fā)器302的輸出(信號S301)成為“H”電平(工作C102)。
在此處，使用RS觸發(fā)器302的目的在于，由于作為延遲時鐘C6的基礎(chǔ)的工作時鐘C4是在控制電路100內(nèi)的AND電路173中所發(fā)生的單觸發(fā)脈沖，所以“H”電平的期間縮短。因此，在進行相位比較時，為了防止誤判定，要補充“H”電平的期間。
該RS觸發(fā)器302通過基準時鐘啟動信號RCEN成為“L”電平而進行復位，信號S301成為“L”電平(工作C103)。
在基準時鐘C5為“L”電平期間(基準時鐘C5的上升沿未到達)，鎖存電路303～306在開放狀態(tài)下，依次傳遞RS觸發(fā)器302的輸出(信號S301)的“H”電平(工作C104)。
如果基準時鐘C5成為“H”電平，則鎖存電路303～306被關(guān)閉(鎖存)，在該時刻RS觸發(fā)器302的輸出的傳遞停止(工作C105)。
各鎖存電路303～306的節(jié)點N303～306的值(信號S303～S306)被輸入到相位判定電路307(工作C106)。再有，各自的節(jié)點的信號所具有的意義如下?！癝303＝1”意味著粗延遲電路400慢1級的量以上。“S304＝0”意味著細延遲電路500慢大約1級的量。“S305＝0”意味著細延遲電路500快大約1級的量。“S306＝1”意味著粗延遲電路400快1級的量以上。
相位判定電路307由一般的組合邏輯電路構(gòu)成(參照圖10)，利用鎖存電路303～306的各輸出(信號S303～S306)、來自粗延遲電路400的信號COASEL0、COASEL15和來自細延遲電路的信號FINEREG0、EXMINREG的組合，輸出成為控制粗延遲電路400的基礎(chǔ)的信號CPLUSF、CMINUSF和成為控制細延遲電路500的基礎(chǔ)的信號FPLUSF、FMINUSF、EXMINUSF(工作C107)。
現(xiàn)示出該相位判定電路(組合電路)的邏輯(各輸出信號為有效“1”的條件)。
關(guān)于信號CPLUSF(粗延遲電路400的級數(shù)相加)如下。是基準時鐘C5到達節(jié)點N306(信號S306＝1)并且信號COASEL15為0(粗延遲電路400的級數(shù)不是15)的情況、信號FINEREG為1、信號FPLUSF為1的情況(來自細延遲電路500的進位)。
關(guān)于信號CMINUSF(粗延遲電路400的級數(shù)相加)如下。是基準時鐘C5未到達節(jié)點N303(信號S303＝1)并且信號COASEL0為0(粗延遲電路400的級數(shù)不是0)的情況、信號FINEREG為0且信號FMINUS為1的情況(來自細延遲電路500的退位)。
關(guān)于信號FPULSF(細延遲電路500的級數(shù)相加)如下。是基準時鐘C5到達節(jié)點N305(信號S305＝0)、未到達節(jié)點N306(信號S306＝0)的情況，是信號FINEREG0為0或信號COASEL15為0(無需進位，或粗延遲電路的可進位)、進而信號EXMINREG為0時。
關(guān)于信號FMINUSF(細延遲電路500的級數(shù)相加)如下。是基準時鐘C5到達節(jié)點N303(信號S303＝0)、未到達節(jié)點N304(信號S304＝0)的情況，是信號FINEREG0為1或信號COASEL0為0時(無需退位，或粗延遲電路400的可退位)。
關(guān)于信號EXMINUSF如下。是信號COASEL0為1并且信號FINEREG為0(粗延遲電路和細延遲電路雙方均為0級)、基準時鐘C5未到達節(jié)點N304(信號S304＝0)的情況。一旦信號EXMINREG為1，則保持該值，直至到達節(jié)點N305(信號S305＝0)、未到達節(jié)點N306(信號S306＝0)的條件成立為止。
這表示細延遲電路500的快1級的量。
再有，在基準時鐘C5到達節(jié)點N304(信號S304＝1)、未到達節(jié)點N305(信號S305＝1)的情況下，不滿足上述所有情況，表示鎖定狀態(tài)，具有基準時鐘C5和延遲時鐘C6的相位，相位判定電路307不進行輸出。
由于相位判定電路307是組合電路，所以必須測量用于進行粗延遲電路400和細延遲電路500的控制的最終輸出的定時。因此，相位判定電路307的輸出被輸入到后級的鎖存電路308～312(工作C108)。各鎖存電路308～312在對基準時鐘C5提供延遲的信號S307為“H”電平時取入相位判定電路307的輸出(工作C109)。也就是說，在基準時鐘C5的“H”電平時，在相位比較用的鎖存電路303～306關(guān)閉后，鎖存電路308～312取入相位判定電路307的相位判定結(jié)果。
其后，基準時鐘C5成為“L”電平，如果賦予延遲的信號S307為“L”電平，則鎖存電路308～312關(guān)閉(鎖存相位判定結(jié)果)(工作C110)。進而，在鎖存電路308～312的后級準備AND電路313～317，借助于寄存器控制信號COMPOE來輸出信號COAPLUS、COAMINUS、FINEPLUS、FINEMINUS、EXTRAMINUS(工作C111)。
上述寄存器控制電路COMPOE由RS觸發(fā)器318產(chǎn)生。該RS觸發(fā)器318的工作是在基準時鐘C5的下降沿處置位(COMPOE＝“H”)，在時鐘C200處復位(COMPOE＝L)。時鐘C200是基準時鐘C5通過粗延遲電路400提供延遲的信號。但是，NOR電路319在基準時鐘C5成為“H”電平的時刻，也就是說，在相位比較開始時刻，用于將RS觸發(fā)器318復位。
<粗延遲電路>
接著，參照圖11和圖12說明粗延遲電路的結(jié)構(gòu)和工作。圖11是表示圖2的粗延遲電路的結(jié)構(gòu)的電路圖，圖12是表示圖11的粗延遲寄存器電路的結(jié)構(gòu)的電路圖。
在粗延遲電路400中，如上所述，粗延遲單元401與粗寄存器402結(jié)成對的n個(在本實施方式中為16個)粗延遲寄存器電路410被串聯(lián)連接。
“初始化模式”首先，說明粗延遲電路400的初始化模式中的工作。
對各粗延遲寄存器電路部410輸入工作時鐘C4。首先，從偽延遲電路200輸入的工作時鐘C4被輸入到第1級的粗延遲寄存器電路410的端子IN1，供給NAND電路451和倒相電路421(工作D101)。NAND電路451的另一輸入被成對的粗寄存器402的輸出SYSEL在DLL工作開始時復位，成為“L”電平。因此，工作時鐘C4不傳遞給端子OUT2(工作D102)。
另一方面，鐘控倒相器431通過從控制電路100供給的寫入信號WT而被控制，在寫入信號WT為“L”電平時為啟動。參照圖3的定時圖等，如上所述，寫入信號WT由于在輸出工作時鐘CF(工作時鐘CF＝“H”)1個時鐘后，從“L”電平變化到“H”電平，所以其間工作時鐘C4經(jīng)倒相電路421、傳輸門441、鐘控倒相器431、NAND電路452、倒相電路422和傳輸門442，輸出到端子OUT1(工作D103)。
該通路是提供粗延遲(1級的量)的通路。
端子OUT1由于與下一級的粗延遲寄存器電路410的端子IN1連接，所以在寫入信號WT為“L”電平的期間，端子OUT2的輸出被依次傳遞給下一級的粗延遲寄存器電路410(工作D104)。
如果在輸出工作時鐘CF一個時鐘后，寫入信號WT成為“H”電平(參照圖3)，則鐘控倒相器431關(guān)閉，鐘控倒相器432打開，鎖存在該時刻的節(jié)點P402的值(工作D105)。
在該時刻的NOR電路456的輸出S401在節(jié)點P401和節(jié)點P402雙方均為“L”電平時成為“H”電平，除此以外時成為“L”電平(工作D106)。
也就是說，NOR電路456的輸出S401成為“H”電平的條件是節(jié)點P401和節(jié)點P402雙方均為“L”電平時。該條件的含義是，來自端子IN1的輸入即工作時鐘C4的“H”電平到達節(jié)點P401，未到達節(jié)點P402。
顯然滿足該條件的是具有n個的粗延遲寄存器電路410中的僅僅1個。其原因是，所謂到達節(jié)點P401，是指到達其前的粗延遲寄存器電路410的節(jié)點P402，如果未到達節(jié)點P402，則不會有到達其后的粗延遲寄存器電路410的節(jié)點P401的情況。
工作D106判定從工作時鐘CF的輸出開始的1個時鐘期間，工作時鐘C4能夠到達粗延遲寄存器電路410的第幾個。也就是說，初始化模式中的工作時鐘C4由于通過偽延遲電路200，所以與判定“偽延遲+可變延遲(只是由粗延遲電路400造成的粗延遲)＝1個周期”的情況相同。
由于寫入信號WT為“H”電平，所以鐘控倒相器433打開，由于輸入IN5是復位用信號，此時為“L”，所以輸出(信號S405)的值被傳遞給節(jié)點P405(工作D107)。再有，在上述條件成立的粗延遲寄存器電路410中，節(jié)點P403的值為“H”電平，在上述條件不成立的粗延遲寄存器電路410中，為“L”電平。
此時，鎖定模式時從相位比較電路300輸出的信號COAPLUS和信號COAMINUS為“L”電平，鐘控倒相器434、435關(guān)閉。另外，由于節(jié)點P404的值為寫入信號WT反相后的“L”電平，所以鐘控倒相器436、437關(guān)閉。進而，節(jié)點P404的值被反相，成為“H”電平，鐘控倒相器438打開，對將變化前的節(jié)點P405的值反相后的值進行鎖存(工作D108)。即，寫入信號WT為“H”電平時節(jié)點P405的值發(fā)生變化(只是某1個粗延遲寄存器電路為“H”)，但端子OUT3的輸出不變。
在寫入信號WT成為“H”電平的半個時鐘后，寫入信號WT成為“L”電平(參照圖3)。由此，由于鐘控倒相器433關(guān)閉，節(jié)點P404的值成為“H”電平，所以鐘控倒相器436打開，節(jié)點P405的值被鎖存(工作D109)。即，“H”被寫入到粗延遲延遲電路410的某一個粗寄存器402中。
同時，由于節(jié)點P404的值成為“H”電平，所以鐘控倒相器437打開，另外，由于其反相而成為“L”電平，所以鐘控倒相器438關(guān)閉，寫入到粗寄存器402中的值被輸出到端子OUT3(工作D110)。
在寫入信號WT剛剛成為“L”電平后，從控制電路100將“L”電平的脈沖輸入到端子IN2，由NAND電路452和鐘控倒相器432構(gòu)成的鎖存器被復位(工作D111)。
“鎖定模式(初始時鐘輸出)”接著，說明粗延遲電路的鎖定模式(初始時鐘輸出)中的工作。其中，借助于上述初始化模式的工作，“H”只被寫入到粗延遲寄存器電路401的粗寄存器402的某1個中。
工作時鐘C4被輸入到第1個粗延遲寄存器電路410的粗延遲單元401的端子IN1。此時，如果“H”被寫入到一對中的粗寄存器402，則端子OUT3的輸出為“H”，端子OUT2的輸出經(jīng)NAND電路451，成為工作時鐘C4的反相后的值(工作D201)。來自端子OUT2的輸出經(jīng)時鐘合成部411，到達粗延遲電路400的輸出OUTA，輸出到細延遲電路500(工作D202)。端子OUTA的值由于為端子OUT2的值的反相邏輯，所以對工作時鐘C4為正邏輯。
另一方面，節(jié)點P406的值由于為“L”電平，所以對端子IN1的輸入(工作時鐘C4)由NAND電路452禁止，不傳遞給端子OUT1。由于端子OUT1是下一級的端子IN1的輸入，所以工作時鐘C4不傳遞給下一級。不通過賦予延遲的部分(工作D203)。
再有，在“L”被寫入到粗寄存器402的粗延遲寄存器電路410中，從端子IN1進行向端子OUT1的傳遞，工作時鐘C4被傳遞給下一級。
例如，如果“H”被寫入到第1個粗延遲寄存器電路410的粗寄存器410，則原樣通過NAND電路451的路徑，一次也不通過延遲元件，將其記作0級，如果“H”被寫入到第16個寄存器，則記作15級。在粗延遲電路400中，可設(shè)定16級的延遲值。
“鎖定模式(鎖住工作)”進而，說明粗延遲電路的鎖定模式(鎖住工作)中的工作。
用粗延遲電路400，從相位比較電路300輸入與相位比較結(jié)果對應(yīng)的信號COAPLUS、信號COAMINUS(工作D301)。信號COAPLUS和信號COAMINUS是1個時鐘寬度的“H”電平的脈沖。
在從相位比較電路300輸入信號COAPLUS的情況下，信號COAPLUS為“H”電平，鐘控倒相器435打開。端子IN3的輸入是所注目的粗延遲寄存器電路410的前1個粗延遲寄存器電路410的端子OUT3的輸出值(寫入到該粗寄存器402中的值)。因此，只在信號COAPLUS為“H”電平而且寫入到前1個粗延遲寄存器電路410的粗寄存器402中的值為“H”的情況下，節(jié)點P405的值才成為“H”電平(工作D302)。
如果在1個時鐘后信號COAPLUS成為“L”電平，則鐘控倒相器436打開，鎖存節(jié)點P405的值“H”，“H”被寫入到粗寄存器402中(工作D303)。
再有，在以前“H”被寫入到粗寄存器402中的粗延遲寄存器電路410中，進行下面這樣的處理。信號COAPLUS為“H”電平，鐘控倒相器435打開。由于“L”被寫入到其前1個粗延遲寄存器電路410的粗寄存器402中，所以節(jié)點P405的值成為“L”電平。而且，如果信號COAPLUS成為“L”電平，則鐘控倒相器436打開，鎖存節(jié)點P405的值“L”，“L”被寫入到粗寄存器402中。
例如，如果“H”被寫入到第5個粗延遲寄存器電路410的粗寄存器402中，則借助于信號COAPLUS，“H”被寫入到第6個粗延遲寄存器電路410的粗寄存器402中，“L”被寫入到第5個粗延遲寄存器電路410的粗寄存器402中。由此，粗延遲電路410的級數(shù)的設(shè)定從4級增加1級至5級。再有，寫入到其它粗延遲寄存器電路410的粗寄存器402中的值保持原樣(“L”)。
在從相位比較電路300輸入了信號COAMINUS的情況下，信號COAMINUS為“H”電平，鐘控倒相器434打開。端子IN4的輸入是所注目的粗延遲寄存器電路410的后1個粗延遲寄存器電路410的端子OUT的輸出值(寫入到該粗寄存器402中的值)。因此，只在信號COAMINUS為“H”電平而且寫入到后1個粗延遲寄存器電路410的粗寄存器402中的值為“H”的情況下，節(jié)點P405的值才成為“H”電平(工作D304)。
如果在1個時鐘后信號COAMINUS成為“L”電平，則鐘控倒相器436打開，鎖存節(jié)點P405的值“H”，“H”被寫入到粗寄存器402中(工作D305)。
再有，在此前“H”被寫入到粗寄存器402中的粗延遲寄存器電路410中，進行下面這樣的處理。信號COAMINUS為“H”電平，鐘控倒相器434打開。由于“L”被寫入到其后1個粗延遲寄存器電路410的粗寄存器402中，所以節(jié)點P405的值成為“L”電平。而且，如果信號COAMINUS成為“L”電平，則鐘控倒相器436打開，鎖存節(jié)點P405的值“L”，“L”被寫入到粗寄存器402中。
例如，如果“H”被寫入到第5個粗延遲寄存器電路410的粗寄存器402中，則借助于信號COAMINUS，“H”被寫入到第4個粗延遲寄存器電路410的粗寄存器402中，“L”被寫入到第5個粗延遲寄存器電路410的粗寄存器402中。由此，粗延遲電路410的級數(shù)的設(shè)定從4級減少1級至3級。再有，寫入到其它粗延遲寄存器電路410的粗寄存器402中的值保持原樣(“L”)。
在未輸入信號COAPLUS和信號COAMINUS雙方的情況下，粗延遲電路400的粗寄存器402不工作。
各粗延遲寄存器電路410的粗寄存器402在脈沖串開始時和脈沖串結(jié)束時，復位信號被輸入端子IN5，進行復位(寫入“L”)。
從以上的說明可知，能夠反映相位比較電路300中的相位的比較結(jié)果地來增減粗延遲電路的級數(shù)。
以下，在圖13中示出了減少延遲時間對電壓的變動的延遲單元的1個實施例。圖11的延遲元件由倒相器421、傳輸門441、倒相器422和傳輸門442構(gòu)成。用電阻RF0～RF3進行電阻分壓的BIAS節(jié)點依賴于電源電壓VCC的變化。用電阻RF5～RF9與N溝道晶體管TR1和電阻RF4進行分壓的NBIAS節(jié)點被調(diào)整為對晶體管TR1的柵電壓即BIAS電壓具有相反的特性。也就是說，如果電源電壓增高，則BIAS節(jié)點的電壓增高，晶體管TR1的導通電阻減少。因此，NBIAS節(jié)點的電壓降低。
一旦NBIAS節(jié)點的電壓降低，則由于構(gòu)成傳輸門441、442的傳輸門的N溝道晶體管的柵電壓也降低，所以傳輸門441、442的電阻值增大，傳輸門整體的延遲增大。也就是說，一旦電源電壓增高，則傳輸門的延遲值增大，可具有與通常的延遲特性相反的特性。通常的倒相器421、422由于一旦電源電壓增高則其(延遲值)減小，所以通過將倒相器421、422與傳輸門441、442組合起來，即使電源電壓增高，也可將延遲值的變動抑制為最小。另外，一旦電源電壓降低，則倒相器421、422的延遲值增大，但由于傳輸門441、442的延遲值減小，所以通過將它們組合起來，即使電源電壓降低，也可將延遲值的變動抑制為最小限度。也就是說，即使電源電壓上下變動，也可將延遲值的變動抑制為最小。
<細延遲電路>
接著，參照圖14～16說明細延遲電路的結(jié)構(gòu)和工作。圖14是表示圖2的細延遲電路的結(jié)構(gòu)的電路圖。圖15是表示圖14的細延遲電路的結(jié)構(gòu)的電路圖，圖16是表示圖14的細寄存器電路的結(jié)構(gòu)的電路圖。
細延遲電路500具有細延遲電路510、細寄存器電路511和由觸發(fā)器構(gòu)成的超負寄存器電路512。
準備n個細寄存器電路511，與細延遲電路510連動地以(n+1)個等級調(diào)整細延遲值。在本實施方式中，只設(shè)置1個細寄存器電路511，細延遲值在2個等級中稱為0級、1級。再有，粗延遲電路400的粗寄存器402雖然不存在所有級均寫入“L”的狀態(tài)，但在細寄存器電路中，由于有時所有級均寫入“L”，所以成為(n+1)級。
由倒相器515、516和NAND電路513、514構(gòu)成的組合邏輯電路是用于與粗延遲電路400的粗寄存器402連動而進行進位、退位的控制電路。
<不進行進位、退位情況的工作>
首先，說明不進行進位、退位情況的工作。其中，信號COAPLUS、COAMINUS成為“L”電平。另外，信號FINEPLUS、FINEMINUS是1個時鐘寬度的“H”脈沖。
細寄存器電路511在鎖定模式信號M的“L”電平時(初始化模式時)被復位(工作E101)。由于來自鎖定模式時的相位比較電路300的信號FINEPLUS、FINEMINUS為“L”電平，所以鐘控倒相器531、532關(guān)閉，鐘控倒相器533打開，這是因為此時ONAND電路525的輸出(信號501)成為“L”的緣故。
其后為鎖定模式，如果從相位比較電路300輸入信號FINEPLUS的“H”電平，則鐘控倒相器532打開。由于最低位的細寄存器的DTMINUS被固定為VCC，所以O(shè)NAND525的輸出(信號S301)成為“H”電平(工作E102)。在內(nèi)部時鐘的1個時鐘后，信號FINEPLUS成為“L”電平，鐘控倒相器532關(guān)閉，鐘控倒相器533、534打開，“H”被寫入到最低位的寄存器(工作E103)。
進而，如果輸入信號FINEPLUS的“H”電平，則由于最低位的細寄存器的DTMINUS被固定為VCC，所以“H”被寫入到先前寫入了“H”的細寄存器和上一個細寄存器(工作E104)。
在“H”被寫入到某一級時，如果輸入信號FINEMINUS(“H”電平)，則由于最高位的細寄存器的DTPLUS被固定為VSS，所以從高位側(cè)的寄存器起依次寫入“L”(工作E105)。即，如果輸入信號FINEMINUS的“H”電平，則由于鐘控倒相器531打開，最高位的DTPLUS被固定為VSS，所以O(shè)NAND電路525的輸出(信號S501)成為“L”電平。而且，如果1個時鐘后信號FINEMINUS成為“L”電平，則鐘控倒相器531關(guān)閉，鐘控倒相器533、534打開，寫入“L”。
<進位、退位的工作>
進而，說明細延遲電路的進位、退位工作。
在“L”被寫入到最低位的細寄存器時(“L”被寫入到全部細寄存器時)，如果輸入信號FINEMINUS的“H”電平，則信號SYCOAMINUS成為“H”電平。在各細寄存器內(nèi)部，ONAND電路525的輸出(信號S501)成為“H”電平。其后，信號FINEMINUS成為“L”電平，“H”被寫入到所有級的細寄存器(工作E201)。再有，此時，信號COAMINUS的“H”電平從相位比較電路300輸入到粗延遲電路400的粗寄存器402中，級數(shù)減1級。這樣，粗延遲電路400和細延遲電路500連動地進行退位。
在“H”被寫入到最高位的細寄存器時(“H”被寫入到全部細寄存器時)，如果輸入信號FINEPLUS的“H”電平，則SYCOAPLUS成為“H”電平。在各細寄存器內(nèi)部，ONAND電路525的輸出(信號S501)成為“L”電平。其后，信號FINEPLUS成為“L”電平，“L”被寫入到所有級的細寄存器(工作E301)。再有，此時，信號COAPLUS的“H”電平從相位比較電路300輸入到粗延遲電路400的粗寄存器402中，級數(shù)增1級。這樣，粗延遲電路400和細延遲電路500連動地進行進位。
各細寄存器電路511的輸出被輸入到細延遲電路510，啟動并聯(lián)連接的鐘控倒相器551、552，使驅(qū)動能力發(fā)生變化，使延遲值增減(工作E401)。
使超負寄存器512在鎖定模式信號的“L”電平時(初始化模式時)置位，輸出“H”電平的信號EXMINREG。在信號EXMINREG為“H”電平時，細延遲電路510的鐘控倒相器553打開，使延遲賦予部為旁路(工作E501)。其后，借助于來自相位比較電路300的信號EXTRAMINUS的值和COMPOE的下降沿(1個時鐘寬度的“H”脈沖)，改變信號EXMINREG的值(工作E502)。
在本發(fā)明的DLL電路中，由于延遲元件的延遲量隨電源變動而變化，所以要注意電源電壓的變動或電源噪聲等。
優(yōu)選本發(fā)明的DLL電路的配置場所盡可能接近電源PAD。其目的在于，在避免在內(nèi)部受電源變動、電源噪聲的影響的同時，避免因電源布線電阻造成的電壓下降的影響。
針對因電源噪聲等造成的電源電壓的急劇擺動，使供給DLL的電源布線與其它電路的電源布線獨立，在該電源線上例如設(shè)置由CR構(gòu)成的噪聲濾波器(低通濾波器等)是有效的。
以上，說明了本發(fā)明的優(yōu)選實施方式，但本發(fā)明不限于上述實施方式，還可在記載于權(quán)利要求范圍內(nèi)的前提下進行各種設(shè)計變更。
本發(fā)明可應(yīng)用于即使在高速時鐘下也能確保外部時鐘與DQ輸出的同步的半導體存儲器，特別是可利用于閃速存儲器中。
權(quán)利要求
1.一種使用DLL電路的半導體存儲器，該DLL電路具有偽延遲，與相對于外部時鐘的內(nèi)部時鐘延遲相當；可變延遲附加電路，設(shè)有利用延遲量調(diào)整信號來調(diào)整延遲量的單元；以及相位比較電路，將內(nèi)部時鐘與經(jīng)上述可變延遲附加電路和上述偽延遲而輸入的延遲時鐘的相位進行比較，將延遲量調(diào)整信號輸出到上述可變延遲附加電路，其特征在于，具備下述單元在脈沖串開始時，將上述內(nèi)部時鐘的1個時鐘周期期間所輸出的第1信號通過上述偽延遲而輸入到上述可變延遲附加電路；以及利用上述可變延遲附加電路對通過上述偽延遲而輸入的上述第1信號的有效邏輯值的持續(xù)時間進行檢測直至上述內(nèi)部時鐘的1個時鐘周期的結(jié)束為止，以上述持續(xù)時間為基礎(chǔ)來設(shè)定該可變延遲附加電路的延遲量的初始值。
2.一種使用DLL電路的半導體存儲器，該DLL電路具有偽延遲，與相對于外部時鐘的內(nèi)部時鐘延遲相當；可變延遲附加電路，設(shè)有利用延遲量調(diào)整信號來調(diào)整延遲量的單元；以及相位比較電路，將內(nèi)部時鐘與經(jīng)上述可變延遲附加電路和上述偽延遲而輸入的延遲時鐘的相位進行比較，將延遲量調(diào)整信號輸出到上述可變延遲附加電路，其特征在于，具備下述單元在脈沖串開始時，將在上述內(nèi)部時鐘的1個時鐘周期期間被置為邏輯“1”的第1信號通過上述偽延遲而輸入到上述可變延遲附加電路；以及利用上述可變延遲附加電路對通過上述偽延遲而輸入的上述第1信號的邏輯“1”的持續(xù)時間進行檢測直至上述內(nèi)部時鐘的1個時鐘周期的結(jié)束為止，以上述持續(xù)時間為基礎(chǔ)來設(shè)定該可變延遲附加電路的延遲量的初始值。
3.一種使用DLL電路的半導體存儲器，該DLL電路具有偽延遲，與相對于外部時鐘的內(nèi)部時鐘延遲相當；可變延遲附加電路，設(shè)有利用延遲量調(diào)整信號來調(diào)整延遲量的單元；以及相位比較電路，將內(nèi)部時鐘與經(jīng)上述可變延遲附加電路和上述偽延遲而輸入的延遲時鐘的相位進行比較，將延遲量調(diào)整信號輸出到上述可變延遲附加電路，其特征在于，作為脈沖串開始時的初始化模式，其具備下述單元將在上述內(nèi)部時鐘的1個時鐘周期期間被置為邏輯“1”的第1信號通過上述偽延遲而輸入到上述可變延遲附加電路；以及利用上述可變延遲附加電路對通過上述偽延遲而輸入的上述第1信號的邏輯“1”的持續(xù)時間進行檢測直至上述內(nèi)部時鐘的1個時鐘周期的結(jié)束為止，以上述持續(xù)時間為基礎(chǔ)來設(shè)定該可變延遲附加電路的延遲量的初始值，作為上述可變延遲附加電路中延遲量的初始設(shè)定后的鎖定模式，其具備時鐘輸出單元，利用上述可變延遲附加電路使上述內(nèi)部時鐘延遲，并且在利用上述相位比較電路校正延遲量的同時，以1個時鐘周期延遲生成與上述外部時鐘同步的輸出時鐘。
4.如權(quán)利要求1至3中的任一項所述的半導體存儲器，其特征在于，通過具備上述DLL電路，從而在不進行讀出工作時，使外部時鐘和內(nèi)部時鐘完全停止，實現(xiàn)備用模式，并能夠從讀出工作開始在極短的期間內(nèi)輸出讀出數(shù)據(jù)。
5.如權(quán)利要求1至3中的任一項所述的半導體存儲器，其特征在于，還具備對上述DLL電路的使用不使用進行外部設(shè)定的單元。
6.一種使用DLL電路的半導體存儲器，該DLL電路具有偽延遲，與相對于外部時鐘的內(nèi)部時鐘延遲相當；可變延遲附加電路，設(shè)有利用延遲量調(diào)整信號來調(diào)整延遲量的單元；以及相位比較電路，將內(nèi)部時鐘與經(jīng)上述可變延遲附加電路和上述偽延遲而輸入的延遲時鐘的相位進行比較，將延遲量調(diào)整信號輸出到上述可變延遲附加電路，其特征在于，作為脈沖串開始時的初始化模式，其具備下述單元將在上述內(nèi)部時鐘的1個時鐘周期期間被置為邏輯“1”的第1信號通過上述偽延遲而輸入到上述可變延遲附加電路；以及利用上述可變延遲附加電路對通過上述偽延遲而輸入的上述第1信號的邏輯“1”的持續(xù)時間進行檢測直至上述內(nèi)部時鐘的1個時鐘周期的結(jié)束為止，以上述持續(xù)時間為基礎(chǔ)來設(shè)定該可變延遲附加電路的延遲量的初始值，作為上述可變延遲附加電路中延遲量的初始設(shè)定后的鎖定模式，其具備時鐘輸出單元，利用上述可變延遲附加電路使上述內(nèi)部時鐘延遲，并且在利用上述相位比較電路校正延遲量的同時，以1個時鐘周期延遲生成與上述外部時鐘同步的輸出時鐘；通過具備將用戶所指定的指令指定用地址信號和指令指定用數(shù)據(jù)信號進行譯碼的指令譯碼器、以及保持指令譯碼器的輸出的指令寄存器，從而具有利用用戶設(shè)定來切換DLL電路的使用不使用的功能。
7.如權(quán)利要求1、2、3和6中的任一項所述的半導體存儲器，其特征在于，還具備下述單元自動設(shè)定比用戶所設(shè)定的時鐘等待時間少1個時鐘的等待時間，使從外部看時的等待時間等于用戶設(shè)定。
8.如權(quán)利要求1、2、3和6中的任一項所述的半導體存儲器，其特征在于，還具備在脈沖串開始時將上述DLL電路復位的復位單元。
全文摘要
本發(fā)明的半導體存儲器是使用了DLL電路的半導體存儲器，該DLL電路具有對內(nèi)部時鐘與延遲時鐘的相位進行比較的相位比較電路和利用來自相位比較電路的信號來調(diào)節(jié)延遲量的可變延遲附加電路，其中具備下述單元在脈沖串開始時，將利用內(nèi)部時鐘的1個時鐘周期的開始而被鎖存為邏輯“1”的第1信號通過偽延遲而輸入到可變延遲附加電路；以及利用可變延遲附加電路對通過偽延遲而輸入的第1信號的邏輯“1”的持續(xù)時間進行檢測直至內(nèi)部時鐘的1個時鐘周期的結(jié)束為止，以持續(xù)時間為基礎(chǔ)來設(shè)定可變延遲附加電路的延遲量的初始值。
文檔編號H03H11/26GK1942976SQ200580011240
公開日2007年4月4日 申請日期2005年2月9日 優(yōu)先權(quán)日2004年2月13日
發(fā)明者前田賢吾, 谷川明, 西山增治, 大堀莊一, 平野誠, 高島洋, 的場伸次, 淺野正通 申請人:夏普株式會社, 凸版印刷株式會社