專利名稱：：Pll頻率設定電路的制作方法
技術領域：
：本發(fā)明涉及無線收發(fā)機等中使用的PLL(PhaseLockedLoop鎖相環(huán))的頻率設定電路。
背景技術：
：圖2是特定小功率無線收發(fā)機中的現(xiàn)有PLL電路的概要結構圖。該PLL電路由使400MHz頻帶的頻率Fout振蕩的VCO(VoltageControlledOscillator壓控振蕩器)1、對該頻率Fout進行分頻并輸出分頻頻率Fdiv的分頻器2、比較分頻頻率Fdiv和基準頻率Fref的相位并輸出與相位差對應的寬度的脈沖的相位比較器3、對從該相位比較器3輸出的脈沖進行積分并生成對VCO1的控制電壓的積分器4、以及用于將分頻值(即，頻率設定值)N提供給分頻器2的頻率設定電路5構成。頻率設定電路5基于基頻A、B的設定、收發(fā)的切換、以及信道號的指定來選擇并輸出對分頻器2的分頻值N，具有與基頻和收發(fā)的組合相對應的4個表(table)5a、5b、5c、5d。各表5a～5d是由ROM(ReadOnlyMemory只讀存儲器)等的存儲器構成的表，將信道號CH作為地址，存儲分頻值作為與該地址對應的數(shù)據。信道號CH作為地址信號從信道設定部5e共同提供給各表5a～5d的地址端子AD。此外，各表5a～5d的數(shù)據輸出端子DO連接到選擇器5f上。將指定基頻A、B和收發(fā)組合的模式選擇信號MOD提供給選擇器5f的控制端子。而且，將基于模式選擇信號MOD用選擇器5f選擇的分頻值N提供給分頻器2。圖3是表示圖2中的表5a～5d的一例的圖。例如，在設定基頻A進行發(fā)送時，由模式選擇信號MOD選擇表5a。而且，在指定信道號1后，讀出表5a的第1地址，輸出0x2d35228(其中，“0x”是指后續(xù)的英文和數(shù)字是16進制的值)的28bit(比特)的信號作為頻率設定值N。但是，上述PLL電路中的頻率設定電路5需要每個基頻A、B和收發(fā)組合具有表，并且，該表的各數(shù)據是28bit結構，需要大規(guī)模的存儲器。
發(fā)明內容本發(fā)明的目的在于著眼于信道號和頻率設定值的規(guī)則性，縮小PLL頻率設定電路的規(guī)模。本發(fā)明的PLL頻率設定電路在具有下述關系時由后述的表、加法部、選擇部構成，所述關系是PLL中設定的k+m+nbit的頻率設定值隨信道號的增加而增加，該信道號每增x(其中x為2以上的整數(shù))，該頻率設定值的低位nbit的值就返回原值，同時，中間mbit的值增加1。即，表由下述的存儲器構成將在基于上述信道號和上述頻率設定值的關系而確定的整數(shù)a上、加上該信道號后的數(shù)除以x時的商和余數(shù)分別設為y、z，將該信道號作為地址，存儲這些y和z作為該地址的存儲數(shù)據。加法部在提供上述信道號作為地址信號時將從上述表讀出的數(shù)據y和上述頻率設定值的中間mbit的初始值相加，作為該頻率設定值的中間mbit的信號進行輸出。進而，選擇部在提供上述信道號作為地址信號時按照從上述表讀出的數(shù)據z，從作為上述頻率設定值的低位nbit的值而預先確定的x種的值中選擇相應的值，作為該頻率設定值的低位nbit的信號進行輸出。在本發(fā)明中，不具有與信道號對應的頻率設定值的所有位來作為表，著眼于信道號和頻率設定值的對應的規(guī)則性，通過選擇部選擇用相同圖形周期性地切換的低位位，用加法部構成在一定周期1個1個增加的中間位。由此，具有表的容量變小、縮小頻率設定電路的規(guī)模的效果。圖1是表示本發(fā)明實施例1的PLL頻率設定電路的結構圖。圖2是現(xiàn)有的PLL電路的概要結構圖。圖3是表示圖2的表5a～5d的一例的圖。圖4是表示本發(fā)明實施例2的PLL頻率設定電路的結構圖。圖5是表示圖4中的ROM300的內容的一部分的圖。具體實施例方式通過基頻或收發(fā)的組合具有多個頻率設定值模式的情況下，設置表，由下述的存儲器構成將地址的值除以x后的商和余數(shù)分別設為y、z，存儲y的值作為該地址的存儲數(shù)據，同時，存儲對z值進行譯碼后的譯碼信息；地址生成部，基于選擇基頻的第1選擇信號以及選擇發(fā)送或接收的第2選擇信號，校正被指定的信道號并生成表檢索用的地址；多個頻率設定部，具有加法器和選擇器，其中，該加法器按上述第1以及第2選擇信號的每個組合進行設置，分別將從上述表讀出的數(shù)據y和上述頻率設定值的中間mbit的初始值相加，作為該頻率設定值的中間mbit的信號進行輸出，該選擇器基于從上述表讀出的譯碼信息，從作為上述頻率設定值的低位nbit的值而預先設定的x種的值中選擇相應的值，作為該頻率設定值的低位nbit的信號進行輸出；以及選擇部，基于上述第1以及第2選擇信號，從上述多個頻率設定部分別輸出的頻率設定值中選擇對應的頻率設定值。由此，與對每個模式都準備表的情況相比，可進一步縮小頻率設定電路的規(guī)模。對照結合附圖閱讀以下的優(yōu)選實施例的說明，就可更完全了解本發(fā)明的上述以及其它目的和新的特征。但是，附圖是專門用于解說的，并不限定本發(fā)明的范圍。實施例1本發(fā)明著眼于信道號和頻率設定值的規(guī)則性。例如，在圖3中，觀察基頻A的發(fā)送設定值時，信道號1個1個地增加為1、2、3時，低位的3位(其中1位定為4bit)增加為0x228、0xaac、0xdde。而且，信道號為4時，發(fā)送設定值的低位的3位的值返回0x228，高位的4位的值增加1。即，發(fā)送設定值的低位3位周期性地重復0x228、0xaac、0xdde這3種模式，每當?shù)臀坏?位返回0x228，高位的4位(16bit)就增加1。但是，高位的4位內，因為最高位的2位內不發(fā)生進位，所以是0x2d的固定值。因此，若從信道號減1并將它除以3之后的商和余數(shù)分別設為y、z，則中間2位成為0x35+y，發(fā)送設定值的低位3位在z的值為0時是0x228，在為1時是0xaac，在為2時是0xdde。發(fā)送設定值的高位2位是0x2d的固定值。此外，在圖3中，觀察基頻A的接收設定值時，信道號增加為1、2時，低位的3位(12bit)增加為0xaac、0xdde。而且，信道號為3時，接收設定值的低位3位為0x226，高位的4位增加1。進而，信道號增加為4、5時，接收設定值的低位3位增加為0xaac、0xdde。而且，信道號為6時，接收設定值的低位3位返回0x226，高位的4位增加1。因此，這種情況下，如果將信道號除以3后的商和余數(shù)分別設為y、z，則接收設定值的高位2位為0x2e的固定值，中間2位為0x46+y。此外，接收設定值的低位3位在z值為0時是0x226，為1時是0xaac，為2時是0xdde。本發(fā)明基于這樣的信道號和頻率設定值的規(guī)則性以簡單的電路結構進行PLL的頻率設定。圖1是表示本發(fā)明實施例1的PLL頻率設定電路的結構圖。該PLL頻率設定電路輸出圖3中的基頻A的發(fā)送用的頻率設定值N，包括信道設定部10、表20、譯碼器30、選擇器40、加法器50、以及寄存器60。表20由ROM(ReadOnlyMemory)構成，從信道設定部10對地址端子AD提供信道號CH。在與該ROM的信道號CH對應的地址中，將從該信道號CH減1并除以3之后的商與余數(shù)分別存儲在bitb7～b3與bitb1～b0。譯碼器30解讀從表20的ROM輸出的bitb1～b0的值，將“0”、“1”、“2”的任意一個輸出信號作為“H”。選擇器40是組合AND或OR等邏輯門的選擇器，按照譯碼器30的輸出信號，選擇0x228、0xaac、0xdde的值的任意一個并進行輸出。即，如果譯碼器30的“0”的輸出信號是“H”則選擇0x228，如果“1”的輸出信號是“H”則選擇0xaac，如果“2”的輸出信號是“H”則選擇0xdde。選擇器40所選擇的值作為頻率設定值N的低位12bit的信號輸出。加法器50是將表20的ROM輸出的bitb7～b3的值和固定值0x35相加的8bit的加法器。從加法器50輸出的相加結果作為頻率設定值N的中間8bit的信號輸出。寄存器60將頻率設定值N的高位8bit的值0x2d與信道號CH無關地作為高位8bit的信號進行輸出。從這些選擇器40、加法器50、以及寄存器60所輸出的總計28bit的信號提供給圖2的PLL電路中的分頻器2作為頻率設定值N。下面，對工作進行說明。通過信道設定部10指定發(fā)送用的信道號CH后，將該信道號CH提供給表20。由此，讀出與構成表20的ROM的信道號CH對應的地址的數(shù)據。讀出的數(shù)據內、bitb1～b0的值提供給譯碼器30進行解讀，成為對選擇器40的選擇信號。在選擇器40中，根據選擇信號輸出頻率設定值N的低位12bit的信號。另一方面，從表20讀出的bitb7～b3的值提供給加法器50并與固定值0x35相加，相加結果的8bit的值作為頻率設定值N的中間8bit的信號進行輸出。從選擇器40輸出的12bit的信號和從加法器50輸出的8bit的信號與寄存器60中設定的8bit信號合成，生成總計28bit的頻率設定值N。如上所述，該實施例1的PLL頻率設定電路利用下述規(guī)則性組合選擇器40和加法器50來構成頻率設定值N的低位12bit循環(huán)3種值進行使用，高位16bit在每個循環(huán)各加1。由此，作為表20不需要大規(guī)模的ROM，可縮小PLL頻率設定電路的規(guī)模。另外，本發(fā)明不限于上述實施例1，可以是各種變形。作為該實施例，例如有如下例子。(1)表20使用從信道號CH減1后的數(shù)除以3的結果的商y和余數(shù)z，但是，也可以使用在信道號CH上加2的數(shù)除以3的結果。此種情況下，y的值大1，所以，將用加法器50相加的固定值減1，成為0x34即可。(2)在此，對圖3的基頻A的發(fā)送用的頻率設定值N進行了說明，但是，在基頻A的接收用的頻率設定值中應用的情況下，在與表20的信道號CH對應的地址存儲該信道號CH除以3后的商y和余數(shù)z，選擇器40構成為按照譯碼器30的“0”、“1”、“2”的輸出信號分別選擇0x226、0xaac、0xdde的值進行輸出，加法器50構成為將從表20輸出的bitb7～b3的值和固定值0x46相加，寄存器60中可設定0x2e作為固定值。(3)例如，如圖2所示，切換4種模式進行工作的情況下，按每個基頻A、B設置發(fā)送用和接收用的PLL頻率設定電路，將信道號CH共同提供給這些PLL頻率設定電路，可用模式選擇信號選擇從這些PLL頻率設定電路輸出的頻率設定值N并提供給PLL電路的分頻器。進而，可設置對于多個基頻C、D、...的PLL頻率設定電路。(4)表20的bitb1～b0中存儲信道號除以3后的余數(shù)z，用譯碼器30對所讀出的bitb1～b0進行譯碼，將3個選擇信號提供給選擇器40，但是，如果預先將譯碼后的3個選擇信號存儲在表20的bitb2～b0中，則不需要譯碼器30。(5)對頻率設定值N的低位12bit循環(huán)3種值的情況進行了說明，但是，具有下述關系時，可應用圖1的實施例1構成相同的頻率設定電路信道號增加時，與此對應PLL中設定的k+m+nbit的頻率設定值N也增加，信道號每增加x(其中x是2以上的整數(shù))，頻率設定值N的低位nbit的值返回原值，同時，中間的mbit的值增加1。此種情況下，使用下述的ROM作為表20將基于信道號CH和頻率設定值N的關系確定的整數(shù)a加上該信道號CH之后的數(shù)除以x時的商和余數(shù)分別設為y、z，將信道號CH作為地址，存儲這些y和z(或將z譯碼后的數(shù)據)作為與該地址對應的數(shù)據。此外，選擇器40構成為根據從表20讀出的數(shù)據z，從作為頻率設定值N的低位nbit的值預先確定的x種值中選擇相應的值，作為該頻率設定值N的低位nbit的信號進行輸出。進而，加法器50構成為將從表20讀出的數(shù)據y和頻率設定值N的中間mbit的初始值相加，輸出該頻率設定值N的中間mbit的信號。(6)頻率設定值N的高位的固定值的部分可以將PLL電路的分頻器的輸入側固定連接為“L”或“H”，所以，不需要從該PLL頻率設定電路的寄存器60進行輸出。實施例2圖4是表示本發(fā)明實施例2的PLL頻率設定電路的結構圖。該PLL頻率設定電路生成圖3中的基頻A、B的發(fā)送設定值和接收設定值，根據模式選擇用的選擇信號A/B、T/R對此進行選擇并作為頻率設定值N進行輸出。另外，選擇信號A/B是選擇基頻的信號，為“H”時選擇基頻A，為“L”時選擇基頻B。此外，選擇信號T/R是進行收發(fā)選擇的信號，為“H”時選擇發(fā)送，為“L”時選擇接收。該PLL頻率設定電路包括信道設定部100、地址生成部200、ROM300、頻率設定部400AT、400AR、400BT、400BR、以及選擇器500。信道設定部100設定收發(fā)的信道號CH。地址生成部200基于所設定的信道號CH和選擇信號A/B、T/R，生成表檢索用的地CHA。該地址生成部200包括按照選擇信號A/B、T/R選擇-1、0、+1中的任意一個值的選擇器201、以及將該選擇器201的輸出和信道號CH相加并輸出地址CHA的加法器202。在該地址生成部200中，在基頻A的發(fā)送的情況下，將-1加到信道號CH上，在基頻A的接收的情況下加0，在基頻B的發(fā)送的情況下加1，在基頻B的接收的情況下加-1。ROM300是存儲與從地址生成部200提供的地址CHA對應的頻率設定用數(shù)據作為表的存儲器。圖5是表示圖4中的ROM300的內容的一部分的圖。如該圖5所示，ROM300是各地址存儲8bit的8bit×68字的存儲器，在各地址的bitb7～b3中存儲地址的值除以3后的商。此外，在各地址的bitb2～b0中存儲對各地址的值除以3后的余數(shù)進行譯碼的結果的數(shù)據。即，余數(shù)為0的情況下，bitb0設為“1”，余數(shù)為1的情況下，bitb1設為“1”，余數(shù)為2的情況下，bitb2設為“1”。頻率設定部400AT～400BR基于從ROM300共同提供的8bit的頻率設定用數(shù)據分別生成頻率設定值n，所以，成為分別與圖1中的選擇器40、加法器50、以及寄存器60對應的結構。但是，用選擇器所選擇的低位4位的12bit的值、用加法器相加的中間2位的8bit的值、以及從寄存器提供的高位的4bit的值各不相同。即，頻率設定部400AT輸出對基頻A的發(fā)送的24bit的頻率設定值n，頻率設定部400AR輸出對基頻A的接收的頻率設定值n，頻率設定部400BT輸出對基頻B的發(fā)送的頻率設定值n，頻率設定部400BR輸出對基頻B的接收的頻率設定值n。選擇器500基于和地址生成部200相同的模式選擇用的選擇信號A/B、T/R選擇頻率設定部400AT～400BR的輸出信號。即，在基頻A的發(fā)送的情況下選擇頻率設定部400AT，在基頻A的接收的情況下選擇頻率設定部400AR，在基頻B的發(fā)送的情況下選擇頻率設定部400BT，在基頻B的接收的情況下選擇頻率設定部400BR。選擇器500所選擇的24bit的頻率設定值n與最高位的固定值0x2的4bit合成，作為總計28bit的頻率設定值N提供給PLL電路的分頻器。下面，對工作進行說明。例如，在基頻B的發(fā)送時(即，選擇信號A/B為“L”、選擇信號T/R為“H”時)，將信道號CH設定為4。根據地址生成部200的選擇器201選擇1、在加法器202中該值和信道號CH相加，所以，提供給ROM300的地址CHA為5。由此，從ROM300讀出的bitb7～b3為“00001”，bitb2為“1”，bitb1、b0為“0”。這些值共同提供給頻率設定部400AT～400BR，通過各頻率設定部400AT～400BR分別輸出頻率設定值n。另一方面，在選擇器500中根據選擇信號A/B、T/R選擇頻率設定部400BT的頻率設定值n。因此，從選擇器500輸出的頻率設定值n的值為0xc82abd。由于在其上附加最高位的4bit的值0x2，所以，提供給PLL電路的頻率設定值N為0x2c82abd。綜上所述，該實施例2的PLL頻率設定電路具有根據選擇基頻A或B的選擇信號A/B、選擇發(fā)送或接收的選擇信號T/R來校正所設定的信道號CH并生成表檢索用的地址CHA的地址生成部200。由此，不需要按每個基頻或收發(fā)的組合準備個別的表，與實施例1的變形例(3)中所說明的相比，可進一步削減表區(qū)域，可進一步縮小PLL頻率設定電路的規(guī)模。另外，對于該實施例2，也可進行在實施例1的變形例(5)中所說明的擴展。權利要求1.一種PLL頻率設定電路，其特征在于，在具有下述關系時，即，PLL中設定的k+m+nbit的頻率設定值隨信道號的增加而增加，該信道號每增加x(其中x為2以上的整數(shù))，該頻率設定值的低位nbit的值就返回原值，同時，中間mbit的值增加1，具備表，由下述的存儲器構成將在基于上述信道號和上述頻率設定值的關系而確定的整數(shù)a上、加上該信道號后的數(shù)除以x時的商和余數(shù)分別設為y、z，將該信道號作為地址，存儲這些y和z作為該地址的存儲數(shù)據；加法部，在提供上述信道號作為地址信號時將從上述表讀出的數(shù)據y和上述頻率設定值的中間mbit的初始值相加，作為該頻率設定值的中間mbit的信號進行輸出；以及選擇部，在提供上述信道號作為地址信號時按照從上述表讀出的數(shù)據z，從作為上述頻率設定值的低位nbit的值而預先確定的x種的值中選擇相應的值，作為該頻率設定值的低位nbit的信號進行輸出。2.一種PLL頻率設定電路，其特征在于，在具有下述關系時，即，PLL中設定的k+m+nbit的頻率設定值隨信道號的增加而增加，該信道號每增加x(其中x為2以上的整數(shù))，該頻率設定值的低位nbit的值就返回原值，同時，中間mbit的值增加1，具備表，由下述的存儲器構成將地址的值除以x后的商和余數(shù)分別設為y、z，存儲y的值作為該地址的存儲數(shù)據，同時，存儲對z值進行譯碼后的譯碼信息；地址生成部，基于選擇基頻的第1選擇信號以及選擇發(fā)送或接收的第2選擇信號，校正被指定的信道號并生成表檢索用的地址；多個頻率設定部，具有加法器和選擇器，其中，該加法器按上述第1以及第2選擇信號的每個組合進行設置，分別將從上述表讀出的數(shù)據y和上述頻率設定值的中間mbit的初始值相加，作為該頻率設定值的中間mbit的信號進行輸出，該選擇器基于從上述表讀出的譯碼信息，從作為上述頻率設定值的低位nbit的值而預先設定的x種的值中選擇相應的值，作為該頻率設定值的低位nbit的信號進行輸出；以及選擇部，基于上述第1以及第2選擇信號，從上述多個頻率設定部分別輸出的頻率設定值中選擇對應的頻率設定值。全文摘要本發(fā)明利用信道號和頻率設定值的規(guī)則性來縮小PLL頻率設定電路的規(guī)模。在使用ROM的表(20)中，在與信道號CH對應的地址中，從該信道號CH減1并除以3之后的商和余數(shù)分別存儲在bitb7～b3、bitb1～b0中。從信道設定部(10)指定信道號CH后，用譯碼器(30)解讀從表(20)讀出的bitb1～b0的值，作為選擇信號提供給選擇器(40)。由此，從選擇器(40)選擇低4位的12bit的頻率設定值并進行輸出。另一方面，通過加法器(50)將從表(20)讀出的bitb7～b3的值與中間2位的初始值相加，輸出相加結果作為中間2位的8bit的頻率設定值。文檔編號H03L7/18GK1866745SQ20061000683公開日2006年11月22日申請日期2006年2月5日優(yōu)先權日2005年5月17日發(fā)明者市川武志申請人:沖電氣工業(yè)株式會社