專利名稱：以交錯定時操作的模數(shù)轉(zhuǎn)換器的時鐘生成的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于生成以交錯定時操作的模數(shù)轉(zhuǎn)換器的時鐘的電路布置、這種模數(shù)轉(zhuǎn)換器以及用于操作此電路布置的方法。
背景技術(shù)：
A/D轉(zhuǎn)換器主要用于數(shù)字信號處理。數(shù)字信號處理的應(yīng)用例如有基于計算機的應(yīng)用，例如在微處理器中；或者通信應(yīng)用，例如寬帶應(yīng)用或移動無線應(yīng)用。具體地，在這些應(yīng)用中，需要具有非常高的采樣速率以及相應(yīng)高等級的轉(zhuǎn)換精度的高比特率模數(shù)轉(zhuǎn)換。具體地，對于其中非常高比特率的轉(zhuǎn)換是必要的應(yīng)用，常常使用所謂的以交錯定時操作的A/D轉(zhuǎn)換器，這也常常被稱作轉(zhuǎn)換器陣列或者時間交錯A/D轉(zhuǎn)換器(TIADC)。這種類型的A/D轉(zhuǎn)換器在下面被簡稱為A/D轉(zhuǎn)換器。
對于一般的以交錯定時操作的A/D轉(zhuǎn)換器、尤其是這種A/D轉(zhuǎn)換器時鐘生成器件以及跟蹤保持電路的一般背景知識，可以參考US6,259,281 B1、DE 698 21 990 T2、DE 698 12 369 T2、WO 2004/079917A1以及Simon M.Louwsma等人編寫的會議集ESSIRC 2004中的文章“A1.6GS/s，16times interleaved track & hold with 7.6 ENOB in0.12μm CMOS”第343至346頁。
以交錯定時操作的A/D轉(zhuǎn)換器被配置為將模擬輸入信號轉(zhuǎn)換為數(shù)字輸出信號。為此目的，A/D轉(zhuǎn)換器具有至少兩個彼此并聯(lián)布置的單獨A/D轉(zhuǎn)換器。這些所謂的單獨A/D轉(zhuǎn)換器以交錯定時操作，并且使用被分配給此單獨A/D轉(zhuǎn)換器的跟蹤保持電路來以交錯定時對模擬輸入信號采樣。為此，每一個跟蹤保持電路由單獨的時鐘信號驅(qū)動。相應(yīng)的單獨時鐘信號定義了相應(yīng)的跟蹤保持電路被激活的時間窗口。在最簡單的情形中，從公共的時鐘信號得到這些單獨時鐘信號，并且以如下方式進行修改單獨時鐘信號各自的時間窗口在它們各自的時序(定時)中具有交錯的定時。這些具有交錯定時的單獨時鐘信號在下面被稱作單獨時鐘信號或接通信號。
尤其對于高速應(yīng)用，精確的定時以及單獨時鐘信號的生成是基本問題，因為這本質(zhì)上決定了整個A/D轉(zhuǎn)換器的速度并因此決定了整個A/D轉(zhuǎn)換器的效率。特別注意到如下事實單獨時鐘信號具有盡可能陡的沿，以便允許當前由這種單獨時鐘信號驅(qū)動的各自的跟蹤保持電路對足夠?qū)挼臅r間窗口采樣，并且使得可以驅(qū)動模擬輸入信號。
在開始提及的美國專利US 6,259,281 B1中，通過專門為此提供的時鐘信號生成器來實現(xiàn)，所述時鐘信號生成器的目的是生成具有相對高的時鐘沿速度以及正確定時的時鐘沿的子采樣信號。下面參考圖1a和1b簡要描述根據(jù)US 6,259,281 B1的時鐘信號生成器以及單獨時鐘信號的相應(yīng)定時。
由標號1表示的時鐘信號生成器具有時鐘輸入端2，用于輸入公共時鐘信號CLK；以及時鐘輸出端3，可以分接出彼此之間具有交錯定時的單獨時鐘信號CLK″。在時鐘輸入端2和時鐘輸出端3之間設(shè)置了窗口器件4用于生成單獨時鐘信號CLK″，其中窗口器件4被配置為根據(jù)公共時鐘信號CLK(主時鐘)生成彼此之間具有交錯定時的多個單獨時鐘信號CLK’，在圖1a和1b中僅示出了所述單獨時鐘信號CLK’之一。窗口器件4在其下游連接了多個與門(圖1a中僅圖示了其中一個)，向其中每一個與門提供具有交錯定時的時鐘信號CLK’之一以及公共時鐘信號CLK。通過對這兩個時鐘信號CLK、CLK’執(zhí)行與邏輯運算，生成彼此之間具有交錯定時的單獨時鐘信號CLK″。因此，以這種方式生成的單獨時鐘信號CLK″模仿了公共時鐘信號CLK，即，其中各個單獨時鐘信號CLK″具有高邏輯電平的時間段對應(yīng)于公共時鐘信號CLK的半時鐘的時間段T＝t1-t2。
在這種環(huán)境中，存在如下具體問題各個單獨A/D轉(zhuǎn)換器應(yīng)該以精確方式盡可能精確地執(zhí)行A/D轉(zhuǎn)換，尤其是對一個LSB(最低有效位)。為此目的，保持跟蹤電路中的模擬輸入信號首先被加載(跟蹤)到嵌入的存儲單元中，例如電容器，這需要與存儲電容器的電容相對應(yīng)的時間段。尤其在非常高的頻率并且在時間窗口的持續(xù)時間T例如為公共時鐘信號的一半時鐘時(如US 6,259,281 B1)，可用來將各個模擬輸入信號讀取到存儲單元中并通過驅(qū)動器提供給分別連接在下游的單獨A/D轉(zhuǎn)換器的時間段非常短。然而，因為必須總是考慮最不利的情形(最差情形)，即，要轉(zhuǎn)換的模擬輸入信號需要全電壓偏移，結(jié)果跟蹤保持電路的所有存儲單元都必須被加載，所以可用的時間窗口對于被配置為高速應(yīng)用的A/D轉(zhuǎn)換器而言常常是不夠的。這總體上導致A/D轉(zhuǎn)換的速度減小，并且因此導致A/D轉(zhuǎn)換器效率降低。然而，為了確保高等級的效率并因此確保A/D轉(zhuǎn)換的高速度，在接通過程之后必須盡可能迅速地激活跟蹤保持電路，以便在時間窗口內(nèi)加載所有存儲單元，但是就電路技術(shù)而言，這對相應(yīng)的跟蹤保持電路帶來非常大的要求。
在生成用來接通跟蹤保持電路的定義接通沿時出現(xiàn)另一問題。通?？梢砸韵鄬_的方式來設(shè)置單獨時鐘信號的切斷沿，其中跟蹤保持電路在切斷沿處被切斷。然而，生成定義接通沿(用來接通跟蹤保持電路)可能或多或少在一定程度上波動，這是成問題的。未定義的、波動接通沿可以導致用來接通跟蹤保持電路的時間窗口未被定義，并且在相對大的范圍上變化。尤其對于其中非常短的時間窗口可用的高頻應(yīng)用來說，這是不希望出現(xiàn)的狀態(tài)。

發(fā)明內(nèi)容
與此背景技術(shù)相反，本發(fā)明基于提供改進時鐘信號生成器的目的，此改進時鐘信號生成器尤其允許跟蹤保持電路或單獨A/D轉(zhuǎn)換器的改進驅(qū)動。另一目的是提供一種以交錯定時操作、并且具有簡化的時鐘信號生成尤其具有改進效率的A/D轉(zhuǎn)換器。
根據(jù)本發(fā)明，這些目的中的至少一個通過具有專利權(quán)利要求1的特征的電路布置、具有專利權(quán)利要求14的特征的A/D轉(zhuǎn)換器和/或通過具有專利權(quán)利要求19和20的特征的方法來實現(xiàn)。
因此，提供了-一種用于生成用來驅(qū)動以交錯定時操作的模數(shù)轉(zhuǎn)換器的跟蹤保持單元的接通信號的電路布置，包括第一輸入端，用于輸入公共參考時鐘信號；至少一個窗口器件，用于生成時鐘信號，所述時鐘信號在定時上彼此之間互相交錯，并且根據(jù)參考時鐘信號得到所述時鐘信號各自的時間窗口，所述時鐘信號在各自的時間窗口內(nèi)具有第一邏輯電平；至少一個門器件，連接在窗口器件的下游，并且用于以如下方式生成將參考時鐘信號與具有交錯定時的各個時鐘信號以及另一信息項邏輯組合的接通信號接通信號的時間窗口至少長于參考時鐘信號的時間窗口。(專利權(quán)利要求1)一種以交錯定時操作的模數(shù)轉(zhuǎn)換器，包括信號輸入端，用于輸入模擬輸入信號；信號輸出端，用于分接出根據(jù)模擬輸入信號通過A/D轉(zhuǎn)換得到的數(shù)字輸出信號；至少兩條轉(zhuǎn)換器路徑，它們彼此并聯(lián)布置并且布置在信號輸入端與信號輸出端之間，各條轉(zhuǎn)換器路徑的至少一個單元分別由所分配的接通信號來驅(qū)動，并且接通信號彼此之間具有預(yù)定的時間交錯；根據(jù)前述權(quán)利要求之一所述的電路布置，用于生成用來驅(qū)動轉(zhuǎn)換器路徑的接通信號。(專利權(quán)利要求14)本發(fā)明賴以為基礎(chǔ)的現(xiàn)實是以交錯定時操作的A/D轉(zhuǎn)換器的跟蹤保持電路或具有類似功能的相應(yīng)電路實際上不需要精確地在各自的單獨時鐘信號和/或參考時鐘信號所預(yù)先定義的時間段內(nèi)激活。實際上，各個跟蹤保持電路可以被接通相對于具有交錯定時的單獨時鐘信號或參考時鐘信號相對長的時間段，只要其他跟蹤保持電路或相應(yīng)的單獨A/D轉(zhuǎn)換器的功能不會受到其不利影響。
接通在此語境中意味著相應(yīng)的跟蹤保持電路處于所謂的跟蹤操作模式，并且讀入各自的模擬輸入信號或其一部分。隨后，跟蹤保持電路被切斷，并處于所謂的保持操作模式，其中模擬輸入信號的讀入信息被采樣，并提供給各自的單獨A/D轉(zhuǎn)換器，以進行A/D轉(zhuǎn)換。
本發(fā)明的思想特別地是至少延長根據(jù)公共時鐘信號(參考時鐘信號)得到的各個單獨時鐘信號或接通信號，以便驅(qū)動連接在下游的跟蹤保持器件，并且特別地是將它們延長到讀入模式輸入信號所必需的時間段。為此目的，單獨A/D轉(zhuǎn)換器優(yōu)選地生成指示所采樣的輸入信號當前是否仍然需要或者新的值是否已經(jīng)可以讀入跟蹤保持電路中的狀態(tài)信號。
因此，這向跟蹤保持電路提供了較長的時間賴輸入并讀入(跟蹤)模擬輸入信號并分別放大此信號。A/D轉(zhuǎn)換的整個過程因此在時間方面整體上不那么苛刻，因為跟蹤保持電路具有相應(yīng)的較長時間，例如來將其驅(qū)動器組件切換為待機狀態(tài)，并且在可用的時間中圓滿地讀入模擬輸入信號，對它們采樣，并將它們傳送到各自的單獨A/D轉(zhuǎn)換器。
本發(fā)明允許跟蹤保持電路延遲到必要的長度，這尤其還意味著從根據(jù)本發(fā)明的時鐘信號生成器得到的、用于接通跟蹤保持電路(用于跟蹤模式)的接通信號也可以在公共參考時鐘信號的多個時鐘周期的持續(xù)時間內(nèi)激活。在這種意義上，激活意味著信號與非激活狀態(tài)相比具有改變的邏輯電平，結(jié)果，由其驅(qū)動的相應(yīng)跟蹤保持電路被激活，即，被接通。
因此，本發(fā)明的核心在于如下事實在以交錯定時操作的A/D轉(zhuǎn)換器中，獲得其單獨A/D轉(zhuǎn)換器的采樣時間，所述采樣時間是由公共時鐘信號的精度定義的，但是其具有的采樣時間段至少長于由公共時鐘信號所定義的參考的持續(xù)時間，例如，在對稱參考時鐘信號的情形中，長于公共時鐘信號的一半時鐘周期。
本發(fā)明也有利的另一方面是提供時間段延長的接通信號允許在電路技術(shù)方面以簡單得多的方式來配置各個跟蹤保持電路，因為對跟蹤保持電路在電路技術(shù)方面尤其是驅(qū)動和放大方面的要求較少。
本發(fā)明的有利實施例和發(fā)展根據(jù)進一步的從屬權(quán)利要求以及結(jié)合附圖的詳細描述而顯現(xiàn)出來。
在本發(fā)明的一個實施例中，額外的信息項是關(guān)于分配給相應(yīng)跟蹤保持單元的單獨A/D轉(zhuǎn)換器的轉(zhuǎn)換的瞬時狀態(tài)的狀態(tài)信息項。
在本發(fā)明的一個優(yōu)選實施例中，提供至少一個第二輸入端，可以向所述第二輸入端輸入包含關(guān)于各個當前A/D轉(zhuǎn)換狀態(tài)的狀態(tài)信息的狀態(tài)信號。
通常但不是必要的，電路布置被實現(xiàn)為時鐘生成器，并且具有被實現(xiàn)為時鐘輸入端、用于輸入公共時鐘信號的第一輸入端，并且具有可以分接出接通信號的多個輸出端。
本發(fā)明的一個實施例提供了被實現(xiàn)為DLL(＝延時鎖定環(huán))電路或者具有DLL電路的窗口器件。
如果門器件的數(shù)目對應(yīng)于由窗口器件生成、并且彼此之間具有交錯定時的時鐘信號和/或接通信號的數(shù)目，則是尤其有利的。
至少一個門器件優(yōu)選地被實現(xiàn)為觸發(fā)器，特別地被實現(xiàn)為RS觸發(fā)器。在此環(huán)境中，門器件優(yōu)選地可以具有多個邏輯門，例如它們以如下方式邏輯組合提供至少第一和第二或非門，其門輸出端和第一門輸入端以互相交叉的方式彼此連接起來，并且第二或非門的第二門輸入端連接到第二輸入端。另外，提供至少第一與門，其在輸出端連接到第一或非門的第二門輸入端，并且在輸入端連接到窗口器件以及第一輸入端。
如果至少一個門器件具有第三輸入端，則是尤其有利的，其中可以向所述第三輸入端輸入同步的、具有交錯定時的另一時鐘信號，所述另一時鐘信號是根據(jù)具有交錯定時的時鐘信號得到的，所述另一時鐘信號出現(xiàn)在具有交錯定時的時鐘信號之前，門器件在生成接通信號時還考慮另一狀態(tài)信號。這種門器件優(yōu)選地具有第二與門，其在輸入端連接到第二和第三輸入端，并且在輸出端連接到第二或非門的第二門輸入端。
在一個尤其有利的實施例中，各個門器件具有至少一個組合門(combi gate)。組合門應(yīng)該被理解為組合了多個邏輯門(例如，上述或非門和與門，或者另外的或者可替換的其他門類型)的功能的邏輯門。與具有相同功能的多個獨立門的集合相比較，組合門在其門通過時間方面尤其優(yōu)選，因為在多個獨立門的集合中，整個門通過時間通常是分配給每個門的單獨門通過時間的總和。結(jié)果，組合門特別適于高速應(yīng)用。
對于本發(fā)明，接通信號的時間窗口指定了將模擬輸入信號讀入各自的跟蹤保持單元的時間段。此讀入過程也被稱作跟蹤，并且構(gòu)成特別是針對非常高的速度而配置的模數(shù)轉(zhuǎn)換器中的時間關(guān)鍵參數(shù)。參考時鐘信號(常常被稱作主時鐘)的時間窗口優(yōu)選地對應(yīng)于參考時鐘信號的半時鐘的持續(xù)時間。
通常但不是必要的，參考時鐘信號指定了電路布置或者分配給電路布置的模數(shù)轉(zhuǎn)換器的主時鐘或系統(tǒng)時鐘。然而，還應(yīng)想到，可以由不同器件或者以某些其他方式來生成參考時鐘信號，例如通過電路布置中或者分配給電路布置的模數(shù)轉(zhuǎn)換器中專門為此目的而提供的時鐘生成電路。
在根據(jù)本發(fā)明的A/D轉(zhuǎn)換器的一個非常有利的實施例中，在每種情形中，轉(zhuǎn)換器路徑具有至少一個單獨A/D轉(zhuǎn)換器和連接在此單獨A/D轉(zhuǎn)換器上游的跟蹤保持電路，所述跟蹤保持電路可以由各自的接通信號激活，然后拾取信號輸入端處出現(xiàn)的模擬輸入信號，并將其傳送到分別分配的單獨A/D轉(zhuǎn)換器，以便生成數(shù)字中間信號。
在一個高度優(yōu)選的發(fā)展中，提供邏輯電路，通常被實現(xiàn)為邏輯電路，特別是一個或多個復(fù)用器，將從多條轉(zhuǎn)換器路徑獲得的數(shù)字中間信號連接在一起，以便生成數(shù)字輸出信號。還應(yīng)想到，由各個單獨A/D轉(zhuǎn)換器生成的數(shù)字中間信號不是在邏輯運算電路中組合以形成單個數(shù)字信號，而是僅局部組合，例如組合為多個數(shù)字信號路徑。這對于非?？焖?、例如在下游連接了相對低速的電路組件的A/D轉(zhuǎn)換器尤其有利。
通常但不是必要的，相應(yīng)轉(zhuǎn)換器路徑內(nèi)各自的跟蹤保持電路是此相應(yīng)單獨A/D轉(zhuǎn)換器的分別分配的轉(zhuǎn)換器路徑的整體組件。所有或至少多個跟蹤保持電路和單獨A/D轉(zhuǎn)換器優(yōu)選地被集成在單個半導體芯片中，并因此集成在以交錯定時操作的A/D轉(zhuǎn)換器中。
在典型的實施方式中，單獨A/D轉(zhuǎn)換器被實現(xiàn)為根據(jù)連續(xù)近似的原理操作的A/D轉(zhuǎn)換器。這里尤其有利的是該類型的A/D轉(zhuǎn)換器連續(xù)轉(zhuǎn)換各個比特。這具有這樣的優(yōu)點利用單獨A/D轉(zhuǎn)換器的最后一位，其實可以設(shè)置實際上指示轉(zhuǎn)換終止的狀態(tài)信號。以這種方式，不必使用電路復(fù)雜、且必須生成此狀態(tài)信號的器件。
根據(jù)本發(fā)明的優(yōu)選方法提供了這樣的狀態(tài)信號在其中各自的轉(zhuǎn)換為激活狀態(tài)的時間段中將狀態(tài)信號設(shè)置為第一邏輯電平，否則將其設(shè)置為第二邏輯電平。根據(jù)本發(fā)明的方法優(yōu)選地還提供這樣的狀態(tài)信號每次轉(zhuǎn)換結(jié)束時，狀態(tài)信號短暫改變其邏輯狀態(tài)，優(yōu)選地以脈沖的形狀。
在根據(jù)本發(fā)明的方法的一個實施例中，接通信號至多在讀入模擬輸入信號的持續(xù)時間內(nèi)被設(shè)置為第一邏輯電平，以激活分別分配的跟蹤保持電路。其中接通信號具有第一邏輯電平的時間窗口定義了相應(yīng)跟蹤保持電路讀入模擬輸入信號的時間段，當存在從第二邏輯電平到第一邏輯電平的信號改變時，接通跟蹤保持電路，并且當存在從第一邏輯電平到第二邏輯電平的信號改變時，切斷跟蹤保持電路。


下面將參考附圖中的示意圖所給出的示例性實施例來更詳細地解釋本發(fā)明，其中圖1是根據(jù)US 6,259,281 B1的時鐘生成器的方框電路圖(a)，并且示出了時鐘信號的相應(yīng)定時(b)；圖2是根據(jù)本發(fā)明、以交錯定時操作的A/D轉(zhuǎn)換器的方框電路圖；圖3是例如圖2所示的時鐘生成器的門器件的第一示例性實施例的電路圖(a)，并且示出了信號的相關(guān)定時(b)；以及圖4是時鐘生成器的門器件的第二示例性實施例的電路圖(a)，并且示出了信號的相關(guān)定時(b)和(c)。
除非另外指出，附圖中相同以及功能相同的單元、特征和信號具有相同的標號。
標號列表1時鐘信號生成器2時鐘輸入端3時鐘輸出端4窗口器件5與門10 以交錯定時操作的A/D轉(zhuǎn)換器
11 模擬信號輸入端12 數(shù)字信號輸出端13a～13d 轉(zhuǎn)換器路徑14a～14d 跟蹤保持電路15a～15d 單獨A/D轉(zhuǎn)換器16 公共數(shù)據(jù)總線17 邏輯器件，復(fù)用器18a～18d 單獨A/D轉(zhuǎn)換器的控制輸出端20 時鐘生成器21 時鐘輸入端22 用于生成具有交錯定時的時鐘信號的器件23a～23d 邏輯門器件24a～24d 控制輸出端25a～25d 輸入端26a～26d 輸入端27a～27d 輸入端28 采樣器件29a 輸入端30 與門31 或非門32 或非門33 與門34 狀態(tài)信號的脈沖35 采樣時間，時鐘沿36 時鐘沿37 時鐘沿38 狀態(tài)信號的高電平39 狀態(tài)信號的高電平CLKa～CLKd 具有交錯定時的時鐘信號CLKa’ 具有提前、交錯定時的時鐘信號
S1a～S1d 時鐘信號、接通信號、接通控制信號S2a～S2d 狀態(tài)信號、控制信號T半時鐘的持續(xù)時間，單個時鐘信號的持續(xù)時間T1 狀態(tài)信號的時間段T2 用于采樣的時間段T3 用于讀入(跟蹤)輸入信號的時間段T4 參考時鐘信號(主時鐘信號)的半時鐘的時間段CLK 公共時鐘信號CLK’具有交錯定時的時鐘信號CLK″具有交錯定時的時鐘信號，接通信號t1 接通時間t2 切斷時間V1a～V1d 子采樣模擬信號V2a～V2d 數(shù)字中間信號Va_in模擬輸入信號Vd_out 數(shù)字輸出信號具體實施方式
圖2示出了根據(jù)本發(fā)明的、以交錯定時操作的A/D轉(zhuǎn)換器的方框電路圖。在圖2中，根據(jù)本發(fā)明的、以交錯定時操作的A/D轉(zhuǎn)換器由標號10表示。A/D轉(zhuǎn)換器10具有輸入端11，用于輸入模擬輸入信號Va_in；以及輸出端12，可以分接出數(shù)字輸出信號Vd_out。在本示例性實施例中，A/D轉(zhuǎn)換器10總共具有四條轉(zhuǎn)換器路徑13a～13d。各個轉(zhuǎn)換器路徑13a～13d彼此并聯(lián)布置，并且每一個都包含跟蹤保持電路14a～14d以及連接在各個跟蹤保持電路14a～14d下游的單獨A/D轉(zhuǎn)換器15a～15d。
圖2所示的包含四條轉(zhuǎn)換器路徑13a～13d的這種A/D轉(zhuǎn)換器10的設(shè)計和操作方法在開始所述的US 6,259,281 B1中進行了詳細描述。在布置在A/D轉(zhuǎn)換器10的輸入端11和輸出端12之間的轉(zhuǎn)換器路徑13a～13d方面，尤其在其中所包含的跟蹤保持電路14a～14d以及單獨A/D轉(zhuǎn)換器15a～15d方面，將US 6,259,281 B1的全部內(nèi)容結(jié)合在本專利申請中。
字母a～d在下面分別表示各個轉(zhuǎn)換器路徑以及布置在各個轉(zhuǎn)換器路徑中或者分配給各個轉(zhuǎn)換器路徑的器件和信號。
單獨A/D轉(zhuǎn)換器15a～15d在輸出端連接到公共數(shù)據(jù)總線16，由此向公共數(shù)據(jù)總線16提供單獨A/D轉(zhuǎn)換器15a～15d的數(shù)字中間信號V2a～V2d。數(shù)據(jù)總線16連接到邏輯器件17，邏輯器件17例如包含復(fù)用器，在所述復(fù)用器中，組合由單獨A/D轉(zhuǎn)換器15a～15d生成的數(shù)字中間信號V2a～V2d。根據(jù)這些，邏輯器件17在輸出端生成在輸出端12處所提供的數(shù)字信號Vd_out。
各個單獨A/D轉(zhuǎn)換器15a～15d還被配置為生成控制信號或狀態(tài)信號S2a～S2d，它們指示各個單獨A/D轉(zhuǎn)換器15a～15d中A/D轉(zhuǎn)換的瞬時狀態(tài)。在單獨A/D轉(zhuǎn)換器15a～15d各自的控制輸出端18a～18d處提供這些狀態(tài)信號S2a～S2d。
對于根據(jù)本發(fā)明的A/D轉(zhuǎn)換器10的操作方法，必須以如下方式利用時鐘信號相應(yīng)驅(qū)動跟蹤保持電路14a～14d在每種情形中，以交錯定時，將模擬信號Va_in相繼提供給單獨A/D轉(zhuǎn)換器15a～15d之一。為此目的，A/D轉(zhuǎn)換器10具有根據(jù)本發(fā)明的時鐘生成器20。根據(jù)本發(fā)明的時鐘生成器20被配置為在每種情形中生成時鐘信號S1a～S1d，利用這些時鐘信號來以交替定時、按照激活它們的方式來驅(qū)動各個單獨A/D轉(zhuǎn)換器15a～15d。于是，時鐘生成器20具有控制器件的功能，其以時間交錯時鐘信號(具有彼此之間定時相互交錯的時間窗口)的形式生成控制信號或接通信號S1a～S1d，用于接通跟蹤保持電路14a～14d。因此，時鐘生成器20充當多個跟蹤保持電路14a～14d的接通和切斷控制器。
時鐘生成器20根據(jù)公共參考得到這些接通信號S1a～S1d，用于接通并由此激活跟蹤保持電路14a～14d。為此目的，時鐘生成器20具有時鐘輸入端21，公共時鐘信號CLK通過此時鐘輸入端21輸入到時鐘生成器20中。時鐘生成器20還具有窗口器件22，其在輸入端連接到時鐘輸入端21，并且根據(jù)公共時鐘信號CLK，在輸出端生成具有彼此之間定時相互交錯的時間窗口的多個(即，n＝4)時鐘信號CLKa～CLKd，這對應(yīng)于轉(zhuǎn)換器路徑13a～13d的數(shù)目。根據(jù)本發(fā)明的時鐘生成器20還具有n＝4個邏輯門器件23a～23d，在本示例性實施例中，它們具有至少三個輸入端以及控制輸出端24a。下面還將詳細描述根據(jù)本發(fā)明的時鐘生成器20內(nèi)的這些門器件23a～23d的精確結(jié)構(gòu)和工作方法。
門器件23a～23d在輸出端通過控制輸出端24a～24d分別連接到跟蹤保持電路14a～14d，并且被設(shè)計為生成分別分配的跟蹤保持電路14a～14d的相應(yīng)接通控制信號S1a～S1d。為此目的，門器件23a～23d每一個通過第一輸入端25a～25d連接到窗口器件22的輸出端。第二輸入端26a～26d連接到時鐘輸入端21，用于輸入公共時鐘信號CLK。第三輸入端27a～27d分別連接到單獨A/D轉(zhuǎn)換器15a～15d的控制輸出端18a～18d，用于分別輸入控制信號S2a～S2d。邏輯門器件23a～23d根據(jù)通過輸入端25a～25d、26a～26d、27a～27d輸入的信號CLKa～CLKd、CLK、S2a～S2d，生成接通控制信號S1a～S1d，它們被分別提供給跟蹤保持電路14a～14d。
時鐘生成器20和跟蹤保持電路14a～14d定義了采樣器件28，其在每種情形中根據(jù)模擬輸入信號Va_in生成子采樣模擬信號V1a～V1d，它們被分別提供給各個單獨A/D轉(zhuǎn)換器15a～15d。
現(xiàn)在將參考圖3描述例如圖2所示的時鐘生成器的門器件的第一優(yōu)選示例性實施例(a)。假設(shè)圖3a中的示例涉及分配給第一轉(zhuǎn)換器路徑13a的門器件，這在端子和信號上用索引“a”來表示。
門器件23a總共包含三個邏輯單獨門與門30以及兩個或非門31、32。與門30在輸入端連接到輸入端25a、26a(輸入端26a對應(yīng)于端子21)，用于輸入時鐘信號CLK和CLKa。在輸出端，與門30連接到下游連接的第一或非門31的輸入端?；蚍情T31在輸出端連接到邏輯門器件23a的輸出端24a，并通過反饋連接到第二或非門32的第一輸入端。第二或非門32的第二輸入端連接到輸入端27a(輸入端27a對應(yīng)于端子18)，以便輸入控制信號S2a。在輸出端，第二或非門32連接到第一或非門31的第二輸入端。
下面參考圖3b中的信號時間概圖簡要解釋邏輯門器件23a的工作方法。
例如，可以根據(jù)外部時鐘源生成公共時鐘信號CLK。例如，根據(jù)A/D轉(zhuǎn)換器的系統(tǒng)時鐘或者主時鐘形成公共時鐘信號CLK。利用窗口器件22，由此生成具有交錯定時的時鐘信號CLKa。此窗口器件22在最簡單的情形中可以形成為DLL電路22。這里，具有用于生成具有不同延遲的不同時間交錯時鐘信號25a～25d的傳統(tǒng)延遲電路也是方便的。根據(jù)本發(fā)明，然后提供新的狀態(tài)信號S2a，其指示相應(yīng)的單獨A/D轉(zhuǎn)換器15a的A/D轉(zhuǎn)換是否結(jié)束。如果A/D轉(zhuǎn)換結(jié)束，相應(yīng)的單獨A/D轉(zhuǎn)換器然后發(fā)送持續(xù)時間為T1的短電壓脈沖34作為狀態(tài)信號S2a，并且使由或非門31、32組成的RS觸發(fā)器處于允許對模擬輸入信號Va_in進行重新采樣的狀態(tài)。在時間段T3內(nèi)接通信號S1a被設(shè)置為高邏輯電平(“1”，高)。在這種狀態(tài)中，跟蹤保持電路接通，即，處于跟蹤操作模式，其中模擬輸入信號Va_in被讀入相應(yīng)的跟蹤保持電路。
在時間交錯時鐘信號CLKa的高狀態(tài)中，然后定義當前采樣時間。如果時間交錯時鐘信號CLKa已經(jīng)形成高邏輯電路，則此當前采樣時間由時鐘信號CLK的正沿36形成。
作為如此操作的結(jié)果，接通信號S1a在公共時鐘信號CLK的上升時鐘沿36之后同時經(jīng)歷信號改變37，并且被設(shè)置為低邏輯電平(“0”，低)。在這種狀態(tài)中，跟蹤保持電路被切斷，即，處于保持操作模式中。在保持模式中，剛被讀入跟蹤保持電路中的模擬輸入信號被采樣，被適當放大，并且被傳送到隨后的單獨A/D轉(zhuǎn)換器。跟蹤保持電路在切斷狀態(tài)中保持時間段T2，與接通信號S1a具有低邏輯電平的時間一樣長。
如果來自相應(yīng)的單獨A/D轉(zhuǎn)換器15a的狀態(tài)信號S2a的下一脈沖34出現(xiàn)，則接通信號S1a再次改變?yōu)楦哌壿嬰娖?。結(jié)果，跟蹤保持電路以及相應(yīng)的單獨A/D轉(zhuǎn)換器15a在接通信號S1a具有低邏輯電平的時間段T2內(nèi)保持激活。在圖3a、3b中的示例性實施例中，跟蹤保持電路14a以及單獨A/D轉(zhuǎn)換器15a被激活的時間段T2最大。
圖4示出了時鐘生成器的邏輯門器件的第二優(yōu)選示例性實施例的電路圖(a)以及信號的兩個相關(guān)信號/時間概圖(b)、(c)。
圖4中的邏輯門器件23a構(gòu)成了圖3中門器件的發(fā)展。與圖3中的示例性實施例相反，這里的門器件23a具有第二與門33，其連接在第二或非門32的上游，并因此布置在該或非門32的第二輸入端與輸入端27a之間。一方面，向第二與門33提供狀態(tài)信號S2a。向與門33的第二輸入端29a輸入另一時間交錯時鐘信號CLKa’。對這兩個信號CLKa’、S2a執(zhí)行與邏輯運算，并且將得到的輸出信號提供給布置在下游的或非門32的第二輸入端。
下面參考圖4b和4c中的信號時間概圖簡要描述邏輯門器件23的該發(fā)展的工作方法。
這里，除了狀態(tài)信號CLKa之外，還引入了控制信號CLKa’。該控制信號CLKa’具有與延遲時鐘信號CLKa相同的定時和相同的意義，不同之處在于其出現(xiàn)較早，例如在時間交錯時鐘信號CLKa之前兩個或更多個時鐘周期。此狀態(tài)信號或控制信號CLKa’尤其用于或多或少不規(guī)則運行的單A/D轉(zhuǎn)換器。在這種單A/D轉(zhuǎn)換器中，如果其中相應(yīng)跟蹤保持電路被接通并因此被激活的時間窗口不太大是有利的。在這一方面，此附加控制信號CLKa’提供了限制此時間窗口的持續(xù)時間的可能設(shè)置方式。在非?？焖俚膯为欰/D轉(zhuǎn)換器中，這種配置另一方面通常不是必要的，或者至少不是絕對必要的。
在轉(zhuǎn)換被切斷時狀態(tài)信號S2a具有高邏輯電平38(“高”)的條件下，圖4c示出了采樣點之前的固定即定義采樣時間。假設(shè)只要相應(yīng)的單獨A/D轉(zhuǎn)換器不在執(zhí)行轉(zhuǎn)換，狀態(tài)信號S2a就為激活狀態(tài)，獲得了這樣的電路如果單獨A/D轉(zhuǎn)換器再次準備就緒來激活此信號，則試圖將相應(yīng)的跟蹤保持電路激活預(yù)定的時間段。圖4c示出了其中此條件不適用的狀態(tài)，從而一旦轉(zhuǎn)換器再次準備就緒來執(zhí)行轉(zhuǎn)換，就激活(接通)跟蹤保持電路，在此狀態(tài)中，狀態(tài)信號S2a因此具有高邏輯電平39。
圖4b和4c中的信號/時間圖中每一個示出了這樣的情形從高邏輯電平(高)到低邏輯電平(低)時(在沿37處)，設(shè)置切斷跟蹤保持電路并因此開始轉(zhuǎn)換的接通信號S1a，并由此復(fù)位狀態(tài)信號S2a。
在另一實施例中(圖4中未示出)，第二與門33可以具有額外的輸入端，其連接到端子26a，并且因此實際上向其輸入公共時鐘信號CLK。結(jié)果，針對跟蹤保持電路，定義了高精度的時間窗口。
雖然在上面參考優(yōu)選示例性實施例描述了本發(fā)明，但是本發(fā)明在不脫離本發(fā)明的思想的前提下并不局限于此。
因此，本發(fā)明不限于電路的具體示例，尤其不局限于或非門或與門的具體使用。具體地，在不脫離相應(yīng)的工作方法并因此不脫離本發(fā)明思想的前提下，它們的實施例可以按需改變，例如，使用De Morgan關(guān)系。
雖然圖2中所述的示例性實施例由四個轉(zhuǎn)換器路徑實現(xiàn)，即n＝4，并且以相應(yīng)的方式提供了相同數(shù)目(即n＝4)的跟蹤保持電路和單獨A/D轉(zhuǎn)換器，但是本發(fā)明不局限于此數(shù)目，而是當然可以提供少于四個(例如兩個或三個)或者多于四個的轉(zhuǎn)換器路徑、跟蹤保持電路和單獨A/D轉(zhuǎn)換器。
當然，還可以按照反轉(zhuǎn)的形式提供整個電路配置，這種情形中，相應(yīng)的時鐘信號、狀態(tài)信號和控制信號必須以相應(yīng)方式來修改。不是將接通時間設(shè)置為相應(yīng)信號的正沿并將切斷時間設(shè)置為相應(yīng)信號的負沿，而是可以構(gòu)思相反的邏輯。
另外，可以想到不使用外部公共時鐘信號作為參考，而是利用由A/D轉(zhuǎn)換器內(nèi)部生成的另一時鐘信號或控制信號來產(chǎn)生其功能。
權(quán)利要求
1.一種電路布置(20)，用于生成用來驅(qū)動以交錯定時操作的模數(shù)轉(zhuǎn)換器(10)的跟蹤保持單元(14a～14d)的接通信號(S1a～S1d)，所述電路布置包括第一輸入端(21)，用于輸入公共參考時鐘信號(CLK)，至少一個窗口器件(22)，用于生成時鐘信號(CLKa～CLKd)，所述時鐘信號(CLKa～CLKd)在定時上彼此之間互相交錯，并且根據(jù)參考時鐘信號(CLK)得到所述時鐘信號(CLKa～CLKd)各自的時間窗口，所述時鐘信號(CLKa～CLKd)在各自的時間窗口內(nèi)具有第一邏輯電平，至少一個門器件(23a～23d)，連接在窗口器件(22)的下游，并且用于以如下方式生成將參考時鐘信號(CLK)與具有交錯定時的各個時鐘信號(CLKa～CLKd)以及另一信息項(S2a～S2d)邏輯組合的接通信號(S1a～S1d)接通信號(S1a～S1d)的時間窗口至少長于參考時鐘信號的時間窗口。
2.根據(jù)權(quán)利要求1所述的電路布置，其特征在于，額外的信息項(S2a～S2d)是關(guān)于分配給相應(yīng)跟蹤保持單元(14a～14d)的單獨A/D轉(zhuǎn)換器(15a～15d)的轉(zhuǎn)換的瞬時狀態(tài)的狀態(tài)信息項(S2a～S2d)。
3.根據(jù)權(quán)利要求2所述的電路布置，其特征在于，提供至少一個第二輸入端(18a～18d)，可以向所述第二輸入端輸入包含關(guān)于各個當前A/D轉(zhuǎn)換狀態(tài)的狀態(tài)信息(S2a～S2d)的狀態(tài)信號(S2a～S2d)。
4.根據(jù)前述權(quán)利要求中至少一項所述的電路布置，其特征在于，電路布置(20)被實現(xiàn)為時鐘生成器(20)，并且具有被實現(xiàn)為時鐘輸入端(21)、用于輸入公共時鐘信號(CLK)的第一輸入端(21)，并且具有可以分接出接通信號(S1a～S1d)的多個輸出端(24a～24d)。
5.根據(jù)前述權(quán)利要求中至少一項所述的電路布置，其特征在于，窗口器件(22)具有DLL電路(22)。
6.根據(jù)前述權(quán)利要求中至少一項所述的電路布置，其特征在于，門器件(23a～23d)的數(shù)目對應(yīng)于由窗口器件(22)生成、并且彼此之間具有交錯定時的時鐘信號(CLKa～CLKd)和/或接通信號(S1a～S1d)的數(shù)目。
7.根據(jù)前述權(quán)利要求中至少一項所述的電路布置，其特征在于，至少一個門器件(23a～23d)被實現(xiàn)為觸發(fā)器(23a～23d)，特別地被實現(xiàn)為RS觸發(fā)器(23a～23d)。
8.根據(jù)前述權(quán)利要求中至少一項所述的電路布置，其特征在于，各個門器件(23a～23d)具有多個邏輯門(30～33)，包括至少第一和第二或非門(31、32)，其門輸出端和第一門輸入端以互相交叉的方式彼此連接起來，并且第二或非門(32)的第二門輸入端連接到第二輸入端(18a)，至少第一與門(30)，其在輸出端連接到第一或非門(31)的第二門輸入端，并且在輸入端連接到窗口器件(22)以及第一輸入端(21)。
9.根據(jù)權(quán)利要求8所述的電路布置，其特征在于，提供第三輸入端(29a)，可以向所述第三輸入端(29a)輸入具有交錯定時的另一時鐘信號(CLKa’)，所述另一時鐘信號是根據(jù)具有交錯定時的時鐘信號(CLKa～CLKd)得到的并且與之同步，所述另一時鐘信號出現(xiàn)在具有交錯定時的時鐘信號(CLKa～CLKd)之前，門器件(23a～23d)在生成接通信號(S1a～S1d)時還考慮另一狀態(tài)信號(CLKa’)。
10.根據(jù)權(quán)利要求9所述的電路布置，其特征在于，提供第二與門(33)，其在輸入端連接到第二和第三輸入端(18a、29a)，并且在輸出端連接到第二或非門(32)的第二門輸入端。
11.根據(jù)前述權(quán)利要求中至少一項所述的電路布置，其特征在于，各個門器件(23a～23d)具有組合門，其組合了多個邏輯門(30～33)的功能。
12.根據(jù)前述權(quán)利要求中至少一項所述的電路布置，其特征在于，接通信號(S1a～S1d)的時間窗口指定了將模擬輸入信號讀入各自的跟蹤保持單元(14a～14d)的時間段(T3)，和/或參考時鐘信號(CLK)的時間窗口指定了參考時鐘信號(CLK)的半時鐘的持續(xù)時間(T4)。
13.根據(jù)前述權(quán)利要求中至少一項所述的電路布置，其特征在于，參考時鐘信號(CLK)指定了電路布置(20)或者分配給電路布置(20)的模數(shù)轉(zhuǎn)換器(10)的主時鐘或系統(tǒng)時鐘。
14.一種以交錯定時操作的模數(shù)轉(zhuǎn)換器(10)，包括信號輸入端(11)，用于輸入模擬輸入信號(Va_in)，信號輸出端(12)，用于分接出根據(jù)模擬輸入信號(Va_in)通過A/D轉(zhuǎn)換得到的數(shù)字輸出信號(Vd_out)，至少兩條轉(zhuǎn)換器路徑(13a～13d)，它們彼此并聯(lián)布置并且布置在信號輸入端(11)與信號輸出端(12)之間，各條轉(zhuǎn)換器路徑(13a～13d)的至少一個單元分別由所分配的接通信號(S1a～S1d)來驅(qū)動，并且接通信號(S1a～S1d)彼此之間具有預(yù)定的時間交錯，根據(jù)前述權(quán)利要求之一所述的電路布置(20)，用于生成用來驅(qū)動轉(zhuǎn)換器路徑(13a～13d)的接通信號(S1a～S1d)。
15.根據(jù)權(quán)利要求14所述的模數(shù)轉(zhuǎn)換器，其特征在于，在每種情形中，轉(zhuǎn)換器路徑(13a～13d)至少具有單獨A/D轉(zhuǎn)換器(15a～15d)和連接在此單獨A/D轉(zhuǎn)換器(15a～15d)上游的跟蹤保持電路(14a～14d)，所述跟蹤保持電路(14a～14d)可以由各自的接通信號(S1a～S1d)激活，然后拾取信號輸入端(11)處出現(xiàn)的模擬輸入信號(Va_in)，并將其傳送到分別分配的單獨A/D轉(zhuǎn)換器(15a～15d)，以便生成數(shù)字中間信號(V2a～V2d)。
16.根據(jù)權(quán)利要求15所述的模數(shù)轉(zhuǎn)換器，其特征在于，提供邏輯電路(17)，特別是一個或多個復(fù)用器(17)，將從多條轉(zhuǎn)換器路徑(13a～13d)獲得的數(shù)字中間信號(V2a～V2d)連接在一起，以便生成數(shù)字輸出信號(Vd_out)。
17.根據(jù)權(quán)利要求14至16中至少一項所述的模數(shù)轉(zhuǎn)換器，其特征在于，各條轉(zhuǎn)換器路徑(13a～13d)的跟蹤保持電路(14a～14d)是此轉(zhuǎn)換器路徑(13a～13d)的相應(yīng)單獨A/D轉(zhuǎn)換器(15a～15d)的整體組件。
18.根據(jù)權(quán)利要求14至17中至少一項所述的模數(shù)轉(zhuǎn)換器，其特征在于，模數(shù)轉(zhuǎn)換器(10)被實現(xiàn)為根據(jù)連續(xù)近似的原理操作的模數(shù)轉(zhuǎn)換器(10)。
19.一種用于操作根據(jù)權(quán)利要求3所述的電路布置的方法，其特征在于，在其中各自的轉(zhuǎn)換為激活狀態(tài)的時間段中將狀態(tài)信號(S2a～S2d)設(shè)置為第一邏輯電平，否則將其設(shè)置為第二邏輯電平。
20.一種用于操作根據(jù)權(quán)利要求3所述的電路布置的方法，其特征在于，每次轉(zhuǎn)換結(jié)束時，狀態(tài)信號短暫改變其邏輯狀態(tài)，優(yōu)選地以脈沖的形狀。
21.根據(jù)權(quán)利要求19或20中至少一項所述的方法，其特征在于，接通信號(S1a～S1d)至多在讀入模擬輸入信號(Va_in)的持續(xù)時間內(nèi)改變?yōu)榈谝贿壿嬰娖?，以激活跟蹤保持電?14a～14d)。
22.根據(jù)權(quán)利要求21所述的方法，其特征在于，其中接通信號(S1a～S1d)具有第一邏輯電平的時間窗口定義了相應(yīng)跟蹤保持電路(14a～14d)讀入模擬輸入信號(Va_in)的時間段，當存在從第二邏輯電平到第一邏輯電平的信號改變時，接通跟蹤保持電路(14a～14d)，并且當存在從第一邏輯電平到第二邏輯電平的信號改變時，切斷跟蹤保持電路(14a～14d)。
全文摘要
本發(fā)明涉及一種用于生成用來驅(qū)動以交錯定時操作的模數(shù)轉(zhuǎn)換器的跟蹤保持單元的接通信號的電路布置，包括第一輸入端，用于輸入公共參考時鐘信號；至少一個窗口器件，用于生成時鐘信號，所述時鐘信號在定時上彼此之間互相交錯，并且根據(jù)參考時鐘信號得到所述時鐘信號各自的時間窗口，所述時鐘信號在各自的時間窗口內(nèi)具有第一邏輯電平；至少一個門器件，連接在窗口器件的下游，并且用于以如下方式生成將參考時鐘信號與具有交錯定時的各個時鐘信號以及另一信息項邏輯組合的接通信號接通信號的時間窗口至少長于參考時鐘信號的時間窗口。本發(fā)明還涉及這樣的模數(shù)轉(zhuǎn)換器以及用于操作此電路布置的兩種方法。
文檔編號H03M1/06GK1848688SQ20061007407
公開日2006年10月18日 申請日期2006年4月4日 優(yōu)先權(quán)日2005年4月4日
發(fā)明者迪特爾·德拉克賽爾邁爾 申請人:印芬龍科技股份有限公司