專(zhuān)利名稱(chēng)：多模式時(shí)鐘發(fā)生器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路，具體地說(shuō)，涉及多模式時(shí)鐘發(fā)生器。
背景技術(shù)：
在現(xiàn)代集成電路(IC)諸如微處理器中，尤其由于電路切換的緣故，抑制電源噪聲變得更加困難了。例如時(shí)鐘選通是控制平均功率消耗的通用方法。但是，可惜當(dāng)裝置的一些大部件接通和斷開(kāi)時(shí)，可能會(huì)引起大的電流變化，從而在電源網(wǎng)絡(luò)中引起響應(yīng)(例如電壓下降)。雖然這種下降期間由時(shí)鐘分布網(wǎng)絡(luò)驅(qū)動(dòng)的電路變成不能用較高頻率工作，但是時(shí)鐘發(fā)生器(諸如鎖相環(huán)(PLL)頻率發(fā)生器)可能設(shè)計(jì)成以它的目標(biāo)頻率連續(xù)工作。為了補(bǔ)救這種不調(diào)和，一些傳統(tǒng)的解決方案涉及使時(shí)鐘發(fā)生器以總體降低的目標(biāo)頻率工作，使得由時(shí)鐘驅(qū)動(dòng)電路在這種下降期間能夠相適應(yīng)地工作。這就需要一種新穎的方法。

發(fā)明內(nèi)容
在本發(fā)明的一個(gè)方面，提供一種具有帶有輸出端的至少一個(gè)多模式時(shí)鐘發(fā)生器的芯片，所述芯片包括提供基本上穩(wěn)定的第一時(shí)鐘的第一時(shí)鐘源和提供其頻率基本上跟蹤電源的第二時(shí)鐘的第二時(shí)鐘源，當(dāng)供電充足時(shí)，在所述時(shí)鐘發(fā)生器輸出端向所述時(shí)鐘發(fā)生器可選擇地提供第一時(shí)鐘源，而當(dāng)供電不足時(shí)，在所述時(shí)鐘發(fā)生器輸出端向所述時(shí)鐘發(fā)生器可選擇地提供第二時(shí)鐘源。
在一個(gè)實(shí)施例中，第一時(shí)鐘源包括提供第一時(shí)鐘的PLL電路。
在一個(gè)實(shí)施例中，時(shí)鐘發(fā)生器包括多路復(fù)用器，多路復(fù)用器耦合到PLL和第二時(shí)鐘，以便在時(shí)鐘發(fā)生器輸出端可選擇地提供第一PLL時(shí)鐘和第二時(shí)鐘中的一個(gè)。
在一個(gè)實(shí)施例中，第二時(shí)鐘源包括延遲線(xiàn)，延遲線(xiàn)耦合在時(shí)鐘發(fā)生器輸出端和多路復(fù)用器的輸入端之間以便提供第二時(shí)鐘。
在一個(gè)實(shí)施例中，時(shí)鐘發(fā)生器包括選擇控制電路，選擇控制電路耦合到PLL電路、延遲線(xiàn)并且耦合到多路復(fù)用器，以便根據(jù)第一和第二時(shí)鐘之間的相位差選擇控制多路復(fù)用器。
在一個(gè)實(shí)施例中，選擇控制電路包括檢測(cè)第二時(shí)鐘跌到低于第一時(shí)鐘的時(shí)間的第一相位檢測(cè)器。
在一個(gè)實(shí)施例中，選擇控制電路包括確定第二時(shí)鐘返回上升到高于第一時(shí)鐘的時(shí)間的第二相位檢測(cè)器。
在一個(gè)實(shí)施例中，第二相位檢測(cè)器包括具有一個(gè)或多個(gè)相位檢測(cè)器級(jí)的環(huán)形相位檢測(cè)器。
在一個(gè)實(shí)施例中，時(shí)鐘發(fā)生器包括完成電路，完成電路耦合到PLL和第二時(shí)鐘，以便在時(shí)鐘發(fā)生器輸出端可選擇地提供第一PLL時(shí)鐘和第二時(shí)鐘中的一個(gè)。
在一個(gè)實(shí)施例中，第二時(shí)鐘源包括延遲線(xiàn)，延遲線(xiàn)耦合在時(shí)鐘發(fā)生器輸出端和完成電路的輸入端之間以便提供第二時(shí)鐘。
在一個(gè)實(shí)施例中，延遲線(xiàn)包括能夠提供單周期延時(shí)的可調(diào)諧延遲線(xiàn)。
在本發(fā)明的第二方面，提供一種具有至少一個(gè)微處理器的集成電路芯片，所述集成電路芯片包括具有時(shí)鐘發(fā)生器的至少一個(gè)核心，時(shí)鐘發(fā)生器耦合到時(shí)鐘分布網(wǎng)絡(luò)以便向其提供發(fā)生器時(shí)鐘，時(shí)鐘發(fā)生器包括提供第一時(shí)鐘的第一時(shí)鐘源和提供其頻率至少不直接跟蹤向時(shí)鐘分布網(wǎng)絡(luò)的供電的第二時(shí)鐘的第二時(shí)鐘源，當(dāng)?shù)诙r(shí)鐘超前于第一時(shí)鐘時(shí)，時(shí)鐘發(fā)生器可選擇地提供第一時(shí)鐘作為發(fā)生器時(shí)鐘，而當(dāng)?shù)诙r(shí)鐘滯后于第一時(shí)鐘時(shí)，時(shí)鐘發(fā)生器可選擇地提供第二時(shí)鐘作為發(fā)生器時(shí)鐘。
在一個(gè)實(shí)施例中，第一時(shí)鐘源包括提供第一時(shí)鐘的PLL電路。
在一個(gè)實(shí)施例中，時(shí)鐘發(fā)生器包括多路復(fù)用器，多路復(fù)用器耦合到PLL和第二時(shí)鐘源，以便可選擇地提供第一PLL時(shí)鐘和第二時(shí)鐘中一個(gè)作為發(fā)生器時(shí)鐘。
在一個(gè)實(shí)施例中，第二時(shí)鐘源包括延遲線(xiàn)，延遲線(xiàn)耦合在時(shí)鐘發(fā)生器和多路復(fù)用器的輸入端之間以便提供第二時(shí)鐘。
在一個(gè)實(shí)施例中，時(shí)鐘發(fā)生器包括選擇控制電路，選擇控制電路耦合到PLL電路、延遲線(xiàn)并且耦合到多路復(fù)用器，以便根據(jù)第一和第二時(shí)鐘之間的相位差選擇控制多路復(fù)用器。
在一個(gè)實(shí)施例中，選擇控制電路包括當(dāng)?shù)诙r(shí)鐘滯后于第一時(shí)鐘時(shí)執(zhí)行檢測(cè)的第一相位檢測(cè)器。
在一個(gè)實(shí)施例中，選擇控制電路包括確定第二時(shí)鐘返回上升到高于第一時(shí)鐘的時(shí)間的第二相位檢測(cè)器。
在本發(fā)明的第三方面，提供一種計(jì)算機(jī)系統(tǒng)，所述計(jì)算機(jī)系統(tǒng)包括(a)微處理器，它包括具有時(shí)鐘發(fā)生器的至少一個(gè)核心，時(shí)鐘發(fā)生器耦合到時(shí)鐘分布網(wǎng)絡(luò)以便向其提供發(fā)生器時(shí)鐘，時(shí)鐘發(fā)生器包括提供第一時(shí)鐘的第一時(shí)鐘源和提供其頻率至少不直接跟蹤向時(shí)鐘分布網(wǎng)絡(luò)的供電的第二時(shí)鐘的第二時(shí)鐘源，當(dāng)?shù)诙r(shí)鐘超前于第一時(shí)鐘時(shí)，時(shí)鐘發(fā)生器可選擇地提供第一時(shí)鐘作為發(fā)生器時(shí)鐘，而當(dāng)?shù)诙r(shí)鐘滯后于第一時(shí)鐘時(shí)，時(shí)鐘發(fā)生器可選擇地提供第二時(shí)鐘作為發(fā)生器時(shí)鐘；以及(b)無(wú)線(xiàn)接口，它耦合到微處理器，以便以通信方式把微處理器與無(wú)線(xiàn)網(wǎng)絡(luò)鏈接。
在一個(gè)實(shí)施例所述時(shí)鐘發(fā)生器包括多路復(fù)用器，多路復(fù)用器耦合到第一和第二時(shí)鐘源，以便可選擇地提供第一和第二時(shí)鐘中的一個(gè)作為發(fā)生器時(shí)鐘，第一時(shí)鐘由PLL產(chǎn)生，而第二時(shí)鐘由延遲線(xiàn)產(chǎn)生。
在本發(fā)明的第三方面，提供一種具有時(shí)鐘發(fā)生器的芯片，所述發(fā)生器包括用于提供基本上穩(wěn)定的第一時(shí)鐘的裝置；以及用于提供其頻率基本上跟蹤電源的第二時(shí)鐘的裝置，當(dāng)供電充足時(shí)提供第一時(shí)鐘，而當(dāng)供電不充足時(shí)提供第二時(shí)鐘。
在一個(gè)實(shí)施例中，用于提供第一時(shí)鐘的裝置包括PLL電路。
在一個(gè)實(shí)施例中，時(shí)鐘發(fā)生器包括多路復(fù)用器，多路復(fù)用器耦合到PLL和用于提供第二時(shí)鐘的裝置，以便可選擇地提供或者第一時(shí)鐘或者第二時(shí)鐘。
在一個(gè)實(shí)施例中，用于提供第二時(shí)鐘的裝置包括延遲線(xiàn)，延遲線(xiàn)耦合在時(shí)鐘發(fā)生器輸出端和多路復(fù)用器的輸入端之間以便提供第二時(shí)鐘。
在一個(gè)實(shí)施例中，時(shí)鐘發(fā)生器包括選擇控制電路，選擇控制電路耦合到PLL、延遲線(xiàn)并且耦合到多路復(fù)用器，以便根據(jù)第一和第二時(shí)鐘之間的相位差選擇控制多路復(fù)用器。
在一個(gè)實(shí)施例中，選擇控制電路包括檢測(cè)第二時(shí)鐘跌到低于第一時(shí)鐘的時(shí)間的第一相位檢測(cè)器。
在一個(gè)實(shí)施例中，選擇控制電路包括確定第二時(shí)鐘返回上升到高于第一時(shí)鐘的時(shí)間的第二相位檢測(cè)器。
在一個(gè)實(shí)施例中，第二相位檢測(cè)器包括具有一個(gè)或多個(gè)相位檢測(cè)器級(jí)的環(huán)形相位檢測(cè)器。
在一個(gè)實(shí)施例中，所述時(shí)鐘發(fā)生器包括完成電路，完成電路耦合到PLL和用于提供第二時(shí)鐘的裝置，以便在時(shí)鐘發(fā)生器輸出端可選擇地提供第一PLL時(shí)鐘和第二時(shí)鐘中的一個(gè)。
在一個(gè)實(shí)施例中，用于提供第二時(shí)鐘的裝置包括延遲線(xiàn)，延遲線(xiàn)耦合在時(shí)鐘發(fā)生器輸出端和完成電路的輸入端之間以便提供第二時(shí)鐘。


附圖中以舉例的方式而非限制的方式圖解說(shuō)明本發(fā)明的實(shí)施例，附圖中相同的標(biāo)號(hào)指相似的元件。
圖1A是根據(jù)一些實(shí)施例的新穎的時(shí)鐘發(fā)生器系統(tǒng)的方框圖。
圖1B是說(shuō)明根據(jù)一些實(shí)施例的圖1A的系統(tǒng)的工作電源電平和時(shí)鐘發(fā)生器源頻率的曲線(xiàn)圖。
圖2A是根據(jù)一些實(shí)施例的適用于圖1A的系統(tǒng)的時(shí)鐘發(fā)生器系統(tǒng)的原理圖。
圖2B是說(shuō)明根據(jù)一些實(shí)施例的圖2A的系統(tǒng)的工作的時(shí)序圖。
圖3A是時(shí)鐘發(fā)生器系統(tǒng)的另一個(gè)實(shí)施例的原理圖。
圖3B是說(shuō)明根據(jù)一些實(shí)施例的圖3A系統(tǒng)的工作的時(shí)序圖。
圖4是根據(jù)一些實(shí)施例的適用于圖3A系統(tǒng)的完成電路的原理圖。
圖5是具有根據(jù)一些實(shí)施例的新穎的時(shí)鐘發(fā)生器系統(tǒng)的計(jì)算機(jī)系統(tǒng)的方框圖。
具體實(shí)施例方式
時(shí)鐘發(fā)生器通常使用鎖相環(huán)(PLL)頻率合成器產(chǎn)生強(qiáng)健的恒定頻率源，所述頻率源在電源的尖峰脈沖和噪聲下能夠恢復(fù)到原來(lái)狀態(tài)?？上В诖蟮墓╇娤陆档那闆r下，電路系統(tǒng)(諸如微處理器核心)會(huì)被損傷，而不能以其它正常頻率級(jí)正常地工作。因此，在供電下降期間，電路系統(tǒng)不能以PLL產(chǎn)生的頻率工作。與這里說(shuō)明的一些實(shí)施例一樣，在供電下降事件期間，時(shí)鐘發(fā)生器源可以從PLL發(fā)生器切換到輔助振蕩器，所述輔助振蕩器的頻率跟隨電源電平，因而隨供電下降而降低。
參考圖1A和1B，圖中示出與時(shí)鐘分布網(wǎng)絡(luò)110連接、以便把發(fā)生器時(shí)鐘(CLK OUT)提供給時(shí)鐘分布網(wǎng)絡(luò)的時(shí)鐘發(fā)生器100。時(shí)鐘發(fā)生器100通常包括第一時(shí)鐘源(PLL 102)、選擇控制電路104、第二時(shí)鐘源(由延時(shí)線(xiàn)106構(gòu)成的輔助振蕩器105)和多路復(fù)用器(MUX)108，如圖所示，它們連接在一起。時(shí)鐘發(fā)生器100在其輸入端接收PLL102使用的基準(zhǔn)時(shí)鐘信號(hào)(REF CLK)，并在其輸出端產(chǎn)生發(fā)生器時(shí)鐘(CLK OUT)。
如圖1B所示，PLL產(chǎn)生基本上恒定的頻率(FPLL)，如果更迭的話(huà)，所述頻率可以比其它可能的頻率(如FPLL OLD)高，在電源電平下降期間，第二時(shí)鐘源不能使用。第二時(shí)鐘源(輔助振蕩器105)的頻率(FOSC)基本上跟蹤電源電平。因此，當(dāng)FOSC下降到低于PLL的頻率(表示供電已下降)時(shí)，輔助振蕩器105被交換代替PLL作為時(shí)鐘發(fā)生器100的時(shí)鐘源。相反，當(dāng)輔助振蕩器的頻率(FOSC)回升到高于PLL頻率時(shí)，PLL被交換回來(lái)作為時(shí)鐘發(fā)生器源。
所描述的多路復(fù)用器108為2∶1的多路復(fù)用器，具有輸出端、第一和第二輸入端以及與選擇控制電路104連接以便選擇或者把所述第一輸入端或者把所述第二輸入端連接到多路復(fù)用器輸出端的的控制輸入端。PLL 102與多路復(fù)用器的輸入端連接。多路復(fù)用器的其它輸入端與延時(shí)線(xiàn)106的輸出端連接。延時(shí)線(xiàn)106的輸入端與時(shí)鐘發(fā)生器的輸出端連接，時(shí)鐘發(fā)生器的輸出端處在多路復(fù)用器108的輸出端。除了與多路復(fù)用器108的控制輸入端連接外，選擇控制電路還與PLL 102和延時(shí)線(xiàn)106的輸出端連接，以便監(jiān)控它們的時(shí)鐘(FPLL和FOSC)。
PLL 102可以用任何合適的PLL電路實(shí)現(xiàn)，以便產(chǎn)生PLL輸出時(shí)鐘，PLL輸出時(shí)鐘跟蹤輸入端的基準(zhǔn)時(shí)鐘。在一些實(shí)施例中，它產(chǎn)生能恰當(dāng)?shù)夭皇軄?lái)自其電源的噪聲的影響的時(shí)鐘信號(hào)。類(lèi)似地，延時(shí)線(xiàn)106可以用任何合適的電路實(shí)現(xiàn)。在上述實(shí)施例中，它包括奇數(shù)個(gè)級(jí)聯(lián)的級(jí)，以便為在正常工作條件下產(chǎn)生導(dǎo)出PLL輸出時(shí)鐘脈沖的時(shí)鐘脈沖的恰當(dāng)延時(shí)(如，1/2或3/2周期)。延時(shí)線(xiàn)106由給時(shí)鐘分布網(wǎng)絡(luò)110中一個(gè)或多個(gè)相關(guān)電路供電的電源(如，供電電壓)供電。這樣，它就提供了與時(shí)鐘分布網(wǎng)絡(luò)或微處理器核心中相關(guān)電路系統(tǒng)的電源電平成反比的延時(shí)。它可以是可調(diào)諧的(例如，通過(guò)熔斷微調(diào)(fuse trimming))，以便產(chǎn)生PLL輸出(當(dāng)在多路復(fù)用器上選擇PLL時(shí))的延時(shí)版本，使它能恰當(dāng)?shù)爻癙LL輸出時(shí)鐘。隨著電源電平的下降，延時(shí)量增加，如果供電下降足夠大，就會(huì)使其頻率(FOSE)實(shí)際上滯后于PLL的頻率。這在圖1B作了一般說(shuō)明，在圖2B作了更準(zhǔn)確的說(shuō)明(下面討論)。
工作時(shí)，選擇控制電路104監(jiān)控在PLL的輸出端和延時(shí)線(xiàn)上產(chǎn)生的頻率，以便確定超前的是哪一個(gè)頻率。這樣延時(shí)線(xiàn)106配置，使得在正常工作下其頻率超前PLL信號(hào)頻率。在這個(gè)時(shí)間內(nèi)，它控制多路復(fù)用器選擇PLL作為時(shí)鐘發(fā)生器的源，以便提供時(shí)鐘輸出(CLKOUT)信號(hào)。
如果供電出現(xiàn)下降，延時(shí)線(xiàn)外的頻率(FOSC)下降。如果供電下降足夠大，它最后就開(kāi)始滯后于PLL頻率。選擇控制電路104檢測(cè)這種情況，并使得在多路復(fù)用器108上選擇延時(shí)線(xiàn)的輸出而不是PLL。當(dāng)出現(xiàn)這種情況時(shí)，延時(shí)線(xiàn)106的輸入端連接到它的輸出端，從而構(gòu)成閉環(huán)并形成環(huán)形振蕩器，環(huán)形振蕩器在時(shí)鐘發(fā)生器的輸出端產(chǎn)生時(shí)鐘。產(chǎn)生的頻率(FOSC)將一般地跟蹤電源電平，因而它提供相關(guān)時(shí)鐘分布和微處理器核心電路系統(tǒng)可以處理的時(shí)鐘。
參考圖2A和2B，圖中示出根據(jù)一些實(shí)施例的時(shí)鐘發(fā)生器100，特別是選擇控制電路104的實(shí)現(xiàn)方案的更詳細(xì)情況。選擇控制電路104通常包括第一相位檢測(cè)器202、第二相位檢測(cè)器203和R/S鎖存器212。第一相位檢測(cè)器202的輸出端與R/S鎖存器212的設(shè)置(Set)輸入端連接，而第二相位檢測(cè)器203的輸出端與鎖存器的復(fù)位(Reset)輸入端連接。R/S鎖存器的輸出端依次與多路復(fù)用器108的控制輸入端連接，以便或者選擇PLL或者選擇輔助振蕩器(延時(shí)線(xiàn)106)加到時(shí)鐘發(fā)生器的輸出端。(應(yīng)當(dāng)指出，為方便起見(jiàn)，術(shù)語(yǔ)延時(shí)線(xiàn)和輔助振蕩器可以互換使用，雖然應(yīng)該明白，在所述實(shí)施例中，一直到它的輸出端通過(guò)多路復(fù)用器與它的輸入端連接為止，延時(shí)線(xiàn)都不會(huì)形成振蕩器)。
第一相位檢測(cè)器202檢測(cè)什么時(shí)候輔助振蕩器頻率(FOSC)跌到PLL頻率(FPLL)以下。當(dāng)發(fā)生這種情況時(shí)，它就將R/S鎖存器置位，從而控制多路復(fù)用器108以便選擇延時(shí)線(xiàn)106而不是PLL，這導(dǎo)致建立輔助振蕩器105并提供時(shí)鐘發(fā)生器的輸出時(shí)鐘。第二相位檢測(cè)器203檢測(cè)什么時(shí)候輔助振蕩器的頻率反過(guò)來(lái)上升到PLL頻率以上。當(dāng)發(fā)生這種情況時(shí)，它把R/S鎖存器212復(fù)位，從而控制多路復(fù)用器108再次選擇PLL作為為時(shí)鐘發(fā)生器的輸出。
第一相位檢測(cè)器可以用檢測(cè)PLL和輔助振蕩器信號(hào)之間的相位差和/或頻率差的合適電路實(shí)現(xiàn)。在所述實(shí)施例中，相位檢測(cè)器202用觸發(fā)器(例如D型觸發(fā)器)式檢測(cè)器實(shí)現(xiàn)。在每一個(gè)周期中，如果PLL邊沿首先到達(dá)，則檢測(cè)器就插入，而如果輔助振蕩器邊沿首先到達(dá)，則檢測(cè)器就撤銷(xiāo)。這樣，如圖2B所示，在正常工作條件(撤銷(xiāo)“交換”，而FOSC處于FPLL之上)下，延時(shí)線(xiàn)邊沿首先到達(dá)相位檢測(cè)器202，從而把R/S鎖存器210的輸出保持在被撤銷(xiāo)的狀態(tài)，以便選擇PLL作為時(shí)鐘發(fā)生器源。但是，當(dāng)FOSC落在FPLL后時(shí)，相位檢測(cè)器202插入，從而將R/S鎖存器210置位，使它選擇延時(shí)線(xiàn)(輔助振蕩器)而不是PLL作為時(shí)鐘源。圖2B中示出這種情況，其中交換信號(hào)從低轉(zhuǎn)變到高。第一相位檢測(cè)器202的插入還激活環(huán)形(circular)相位檢測(cè)器203，以便當(dāng)電源從它的下降期恢復(fù)并且FOSC的累積相位與FPLL的累積相位重新對(duì)準(zhǔn)時(shí)開(kāi)始跟蹤后交叉點(diǎn)。
第二相位檢測(cè)器203可以包括用于檢測(cè)輔助振蕩器的累積相位與PLL的累積相位交叉(例如，從上面返回)的時(shí)間的任何合適的電路。最好在無(wú)縫的、沒(méi)有低頻干擾的操作的適當(dāng)?shù)臅r(shí)刻交換時(shí)鐘。在所述實(shí)施例中，使用能夠檢測(cè)在多個(gè)周期范圍內(nèi)被激活一次的這種變化的環(huán)形相位檢測(cè)器。環(huán)形相位檢測(cè)器203一般包括多路復(fù)用器204A/B、觸發(fā)器206A/B、相位檢測(cè)器(例如用于第一相位檢測(cè)器的類(lèi)型)208和”與非”門(mén)210，它們連接在一起，如圖所示。環(huán)形相位檢測(cè)器203被分成第一和第二(“A”和”B”)部分，每一部分由耦合到一個(gè)或多個(gè)級(jí)聯(lián)在一起的觸發(fā)器級(jí)206A/B的多路復(fù)用器204A/B構(gòu)成，觸發(fā)器級(jí)206A/B的輸出端返回耦合到多路復(fù)用器。固定的”1”和”0”的輸入信號(hào)加到多路復(fù)用器204A/B的輸入端。來(lái)自每一個(gè)觸發(fā)器級(jí)206A/B的輸出還耦合到相關(guān)的相位檢測(cè)器208，而來(lái)自每一個(gè)相位檢測(cè)器208的輸出端耦合到”與非”門(mén)210的輸入端，”與非”門(mén)210的輸出端耦合到R/S鎖存器212的復(fù)位輸入端。
第一環(huán)形部分(“A”部分)跟蹤PLL的時(shí)鐘(FPLL)，而第二環(huán)形部分(“B”部分)跟蹤輔助振蕩器的時(shí)鐘(FOSC)。開(kāi)始(例如啟動(dòng)時(shí))，觸發(fā)器鏈206A/B被復(fù)位為撤銷(xiāo)(“0”)狀態(tài)，而相位檢測(cè)器208的輸出被插入，這導(dǎo)致”與非”門(mén)210撤銷(xiāo)。在正常的工作條件下(即，當(dāng)PLL作為時(shí)鐘發(fā)生器輸出的源并且FPLL在FOSC以上時(shí))，這樣選擇每一個(gè)多路復(fù)用器204A/B的”0”輸入，使得”0”循環(huán)通過(guò)每一部分。但是，當(dāng)?shù)谝幌辔粰z測(cè)器202插入(當(dāng)輔助振蕩器頻率跌到低于PLL頻率時(shí))，它使多路復(fù)用器204A/B選擇”1”輸入。這使單周期寬的令牌(token)通過(guò)每一個(gè)觸發(fā)器鏈。實(shí)質(zhì)上，由此在第一和第二鏈之間創(chuàng)建了”令牌”路線(xiàn)。以迭代的方式將FOSC和FPLL的相位逐對(duì)地比較，如圖2B中斜線(xiàn)所示。當(dāng)出現(xiàn)這種情況時(shí)，每一個(gè)相位檢測(cè)器208的輸出將取決于在給定的相位檢測(cè)器中哪一個(gè)鏈的令牌首先插入。這取決于哪一個(gè)時(shí)鐘(FOSC和FPLL)邊沿首先到達(dá)所述相位檢測(cè)器208級(jí)的觸發(fā)器。(相位檢測(cè)器208的輸出缺省狀態(tài)為高。)通常PLL的時(shí)鐘開(kāi)始時(shí)較快，因而使它的觸發(fā)器首先插入，這使所述級(jí)的相位檢測(cè)器208保持高。但是在輔助振蕩器時(shí)鐘頻率再次上升到PLL的頻率以上之后，并且它的累積相位超前于PLL的累積相位，沿所述線(xiàn)而下的某地方，它將使它的觸發(fā)器中的一個(gè)首先插入，然后這將使有關(guān)的相位檢測(cè)器208變?yōu)榈?。這使”與非”門(mén)的輸出插入，這導(dǎo)致R/S鎖存器212復(fù)位，從而導(dǎo)致R/S鎖存器的輸出再次控制多路復(fù)用器108選擇PLL 102作為時(shí)鐘發(fā)生器輸出的源。這種情況在圖2B中示出，其中交換信號(hào)再次變?yōu)榈汀?br> 應(yīng)當(dāng)指出，在該實(shí)施例的情況下，第二(環(huán)形)相位檢測(cè)器203可以跟蹤多達(dá)4個(gè)周期，因?yàn)樗哂?個(gè)相位檢測(cè)器208級(jí)。但是能夠?qū)崿F(xiàn)多少級(jí)，這取決于具體的設(shè)計(jì)考慮。此外，應(yīng)該明白，本發(fā)明不限于第二相位檢測(cè)器電路的具體的實(shí)現(xiàn)方案。根據(jù)具體設(shè)計(jì)的考慮(例如，等待時(shí)間、跟蹤精度等)，可以使用用于選擇控制電路104的其它合適的電路。在下文中，給出了供選擇的實(shí)施例。
圖3A和3B示出根據(jù)一些其它實(shí)施例的時(shí)鐘發(fā)生器300。它除了以下各個(gè)部分之外類(lèi)似于時(shí)鐘發(fā)生器100不同的選擇控制電路304；具有更大延時(shí)(例如一個(gè)整周期)并分出(例如在3/4周期處)到選擇控制電路304的反饋的延時(shí)線(xiàn)306；以及代替多路復(fù)用器的混合完成電路(hybrid completion circuit)316。(圖4示出根據(jù)一些實(shí)施例的混合完成電路316。)延時(shí)線(xiàn)306的延時(shí)的整個(gè)周期提供更大的延時(shí)靈活性(例如，提供種類(lèi)繁多的延時(shí)長(zhǎng)度以便調(diào)諧到不同的頻率閾值)。混合完成電路為自動(dòng)切換作好準(zhǔn)備。即，通過(guò)完成電路316自動(dòng)地進(jìn)行近距(例如達(dá)到1/4周期)切換而不必等待選擇控制電路304。完成電路316傳送稍后同相到達(dá)(即，滯后于其它信號(hào)的信號(hào))的或者FPLL或者FOSC的時(shí)鐘信號(hào)。這種”無(wú)縫”切換為選擇控制電路304贏(yíng)得了一些時(shí)間以便處理亞穩(wěn)度。在所述實(shí)施例中，通過(guò)以下方法來(lái)增強(qiáng)選擇控制電路304中的亞穩(wěn)度抗擾度在第一相位檢測(cè)器302中附加兩個(gè)觸發(fā)器；以及在”與非”門(mén)210、以及延時(shí)線(xiàn)306上的3/4抽頭和R/S鎖存器212之間耦合兩個(gè)或兩個(gè)以上的觸發(fā)器314。借助于完成電路316，在較寬的操作窗口范圍內(nèi)(例如，一直到0.25個(gè)下降周期之后)不需要來(lái)自選擇控制電路304的相位檢測(cè)。
圖4示出圖3的根據(jù)一些實(shí)施例的混合完成電路316。當(dāng)最優(yōu)先信號(hào)(override signal)(FPLLoverride和FOSCoverride)被去激活(低)時(shí)，混合完成電路起通常的C元件的作用。接通任一個(gè)最優(yōu)先信號(hào)都會(huì)導(dǎo)致忽略對(duì)應(yīng)的輸入信號(hào)，從而將電路轉(zhuǎn)換成另一個(gè)輸入信號(hào)的倒相器。這樣，在所述實(shí)施例中，F(xiàn)OSC最優(yōu)先輸入信號(hào)被束縛在低電平，而FPLL最優(yōu)先輸入信號(hào)耦合到交換信號(hào)(在R/S鎖存器212的輸出端上)。
這樣，在正常工作狀態(tài)下(當(dāng)電源沒(méi)有下降時(shí))，交換信號(hào)為低，這使混合完成電路316起通常的完成電路的作用。最后到達(dá)的時(shí)鐘邊沿(來(lái)自FOSC和FPLL)將直通耦合到輸出端。這樣，在正常條件下(在延時(shí)線(xiàn)時(shí)鐘超前于PLL時(shí)鐘的情況下)，PLL將起時(shí)鐘發(fā)生器300的時(shí)鐘源的作用。換句話(huà)說(shuō)，在延時(shí)線(xiàn)的時(shí)鐘滯后于PLL時(shí)鐘時(shí)的下降事件期間，完成電路316有效地把延時(shí)線(xiàn)的輸出(而不是PLL時(shí)鐘)耦合到時(shí)鐘發(fā)生器的輸出端。與此期間，如果持續(xù)下降(例如，在1/4周期之后)，那么，第一相位檢測(cè)器302檢測(cè)交叉并使交換信號(hào)變?yōu)楦?，這插入FPLLoverride，使得在相位差可能超出完成電路316的范圍時(shí)，延時(shí)線(xiàn)的輸出端耦合到時(shí)鐘發(fā)生器的輸出端。這樣，在下降事件期間，輔助振蕩器(與延時(shí)線(xiàn)連接)用作時(shí)鐘發(fā)生器源，一直到FOSC的累積相位返回到超前于FPLL為止，這使交換再次變?yōu)榈?，而電路的工作如前所述?br> 參考圖5，圖中示出計(jì)算機(jī)系統(tǒng)的例子。所述系統(tǒng)一般包括與電源504連接的處理器502、無(wú)線(xiàn)接口506和存儲(chǔ)器508。計(jì)算機(jī)系統(tǒng)連接到電源504以便在運(yùn)行時(shí)接收來(lái)自電源的功率。它利用單獨(dú)的點(diǎn)對(duì)點(diǎn)鏈路耦合到無(wú)線(xiàn)接口506和存儲(chǔ)器508，以便與各個(gè)部件通信。計(jì)算機(jī)系統(tǒng)還包括根據(jù)上面說(shuō)明的新穎的時(shí)鐘發(fā)生器電路配置的一個(gè)或多個(gè)時(shí)鐘發(fā)生器電路503。例如，時(shí)鐘發(fā)生器503可以連接成把時(shí)鐘信號(hào)提供給微處理器502中的核心。無(wú)線(xiàn)接口起以通信聯(lián)絡(luò)的方式將其鏈接到無(wú)線(xiàn)網(wǎng)絡(luò)(例如，通過(guò)無(wú)線(xiàn)路由器)的作用。
應(yīng)該指出，上述系統(tǒng)可以用不同形式實(shí)現(xiàn)。即，它可以用單芯片模塊、電路板或具有多塊電路板的底盤(pán)實(shí)現(xiàn)。類(lèi)似地，它可以由一臺(tái)或多臺(tái)復(fù)雜的計(jì)算機(jī)構(gòu)成，或者它可以由計(jì)算系統(tǒng)中有用的部件構(gòu)成。
本發(fā)明不局限于上述實(shí)施例，而可以在附屬的權(quán)利要求書(shū)的精神和范圍內(nèi)進(jìn)行修改和變化。例如，應(yīng)該明白，本發(fā)明是應(yīng)用于各種半導(dǎo)體集成電路(“IC”)芯片中的。這些集成電路芯片的例子包括(但不局限于)處理器、控制器、芯片集部件、可編程邏輯陣列(PLA)、存儲(chǔ)器芯片、網(wǎng)絡(luò)芯片等。
而且，應(yīng)該明白，已經(jīng)給出了范例尺寸/模型/數(shù)值/范圍，雖然本發(fā)明不局限于所述范例尺寸/模型/數(shù)值/范圍。由于制造技術(shù)(例如，光刻技術(shù))早已成熟，因此可以期望能夠制造出較小尺寸的裝置。此外，為了說(shuō)明和討論的簡(jiǎn)便，在各個(gè)圖中可能示出或沒(méi)有示出眾所周知的電源/與集成電路芯片的接地連接和其它部件，以便不會(huì)對(duì)本發(fā)明產(chǎn)生混淆。另外，用方框圖的形式示出方案，以避免對(duì)本發(fā)明產(chǎn)生混淆，而且也鑒于這樣的事實(shí)，規(guī)定的相對(duì)于這樣的方框圖方案的實(shí)現(xiàn)方案緊密依賴(lài)于將實(shí)現(xiàn)本發(fā)明的平臺(tái)，即這樣的規(guī)定應(yīng)完全處于本專(zhuān)業(yè)的技術(shù)人員的視界范圍內(nèi)。其中規(guī)定的細(xì)節(jié)(例如電路)要說(shuō)明以便描述本發(fā)明的實(shí)施例，對(duì)于本專(zhuān)業(yè)的技術(shù)人員來(lái)說(shuō)，應(yīng)該明白，本發(fā)明可以在改變或不改變這些細(xì)節(jié)的情況下實(shí)現(xiàn)。因此這里的描述是關(guān)于本發(fā)明的說(shuō)明而不是限制。
權(quán)利要求
1.一種具有帶有輸出端的至少一個(gè)多模式時(shí)鐘發(fā)生器的芯片，所述芯片包括提供基本上穩(wěn)定的第一時(shí)鐘的第一時(shí)鐘源和提供其頻率基本上跟蹤電源的第二時(shí)鐘的第二時(shí)鐘源，當(dāng)供電充足時(shí)，在所述時(shí)鐘發(fā)生器輸出端向所述時(shí)鐘發(fā)生器可選擇地提供第一時(shí)鐘源，而當(dāng)供電不足時(shí)，在所述時(shí)鐘發(fā)生器輸出端向所述時(shí)鐘發(fā)生器可選擇地提供第二時(shí)鐘源。
2.如權(quán)利要求1所述的芯片，其中所述第一時(shí)鐘源包括提供所述第一時(shí)鐘的PLL電路。
3.如權(quán)利要求2所述的芯片，其中所述時(shí)鐘發(fā)生器包括多路復(fù)用器，所述多路復(fù)用器耦合到所述PLL和第二時(shí)鐘，以便在所述時(shí)鐘發(fā)生器輸出端可選擇地提供所述第一PLL時(shí)鐘和所述第二時(shí)鐘中的一個(gè)。
4.如權(quán)利要求3所述的芯片，其中所述第二時(shí)鐘源包括延遲線(xiàn)，所述延遲線(xiàn)耦合在所述時(shí)鐘發(fā)生器輸出端和所述多路復(fù)用器的輸入端之間以便提供所述第二時(shí)鐘。
5.如權(quán)利要求4所述的芯片，其中所述時(shí)鐘發(fā)生器包括選擇控制電路，所述選擇控制電路耦合到所述PLL電路、所述延遲線(xiàn)并且耦合到所述多路復(fù)用器，以便根據(jù)所述第一和第二時(shí)鐘之間的相位差選擇控制所述多路復(fù)用器。
6.如權(quán)利要求5所述的芯片，其中所述選擇控制電路包括檢測(cè)所述第二時(shí)鐘跌到低于所述第一時(shí)鐘的時(shí)間的第一相位檢測(cè)器。
7.如權(quán)利要求6所述的芯片，其中所述選擇控制電路包括確定所述第二時(shí)鐘返回上升到高于所述第一時(shí)鐘的時(shí)間的第二相位檢測(cè)器。
8.如權(quán)利要求7所述的芯片，其中所述第二相位檢測(cè)器包括具有一個(gè)或多個(gè)相位檢測(cè)器級(jí)的環(huán)形相位檢測(cè)器。
9.如權(quán)利要求2所述的芯片，其中所述時(shí)鐘發(fā)生器包括完成電路，所述完成電路耦合到所述PLL和第二時(shí)鐘，以便在所述時(shí)鐘發(fā)生器輸出端可選擇地提供所述第一PLL時(shí)鐘和所述第二時(shí)鐘中的一個(gè)。
10.如權(quán)利要求9所述的芯片，其中所述第二時(shí)鐘源包括延遲線(xiàn)，所述延遲線(xiàn)耦合在所述時(shí)鐘發(fā)生器輸出端和所述完成電路的輸入端之間以便提供所述第二時(shí)鐘。
11.如權(quán)利要求10所述的芯片，其中所述延遲線(xiàn)包括能夠提供單周期延時(shí)的可調(diào)諧延遲線(xiàn)。
12.一種具有至少一個(gè)微處理器的集成電路芯片包括具有時(shí)鐘發(fā)生器的至少一個(gè)核心，所述時(shí)鐘發(fā)生器耦合到時(shí)鐘分布網(wǎng)絡(luò)以便向其提供發(fā)生器時(shí)鐘，所述時(shí)鐘發(fā)生器包括提供第一時(shí)鐘的第一時(shí)鐘源和提供其頻率至少不直接跟蹤向時(shí)鐘分布網(wǎng)絡(luò)的供電的第二時(shí)鐘的第二時(shí)鐘源，當(dāng)所述第二時(shí)鐘超前于所述第一時(shí)鐘時(shí)，所述時(shí)鐘發(fā)生器可選擇地提供所述第一時(shí)鐘作為所述發(fā)生器時(shí)鐘，而當(dāng)所述第二時(shí)鐘滯后于所述第一時(shí)鐘時(shí)，所述時(shí)鐘發(fā)生器可選擇地提供所述第二時(shí)鐘作為所述發(fā)生器時(shí)鐘。
13.如權(quán)利要求12所述的微處理器芯片，其中所述第一時(shí)鐘源包括提供所述第一時(shí)鐘的PLL電路。
14.如權(quán)利要求13所述的微處理器芯片，其中所述時(shí)鐘發(fā)生器包括多路復(fù)用器，所述多路復(fù)用器耦合到所述PLL和第二時(shí)鐘源，以便可選擇地提供所述第一PLL時(shí)鐘和所述第二時(shí)鐘中一個(gè)作為所述發(fā)生器時(shí)鐘。
15.如權(quán)利要求14所述的微處理器芯片，其中所述第二時(shí)鐘源包括延遲線(xiàn)，所述延遲線(xiàn)耦合在所述時(shí)鐘發(fā)生器和所述多路復(fù)用器的輸入端之間以便提供所述第二時(shí)鐘。
16.如權(quán)利要求15所述的微處理器芯片，其中所述時(shí)鐘發(fā)生器包括選擇控制電路，所述選擇控制電路耦合到所述PLL電路、所述延遲線(xiàn)并且耦合到所述多路復(fù)用器，以便根據(jù)所述第一和第二時(shí)鐘之間的相位差選擇控制所述多路復(fù)用器。
17.如權(quán)利要求16所述的微處理器芯片，其中所述選擇控制電路包括當(dāng)所述第二時(shí)鐘滯后于所述第一時(shí)鐘時(shí)執(zhí)行檢測(cè)的第一相位檢測(cè)器。
18.如權(quán)利要求17所述的微處理器芯片，其中所述選擇控制電路包括確定所述第二時(shí)鐘返回上升到高于所述第一時(shí)鐘的時(shí)間的第二相位檢測(cè)器。
19.一種計(jì)算機(jī)系統(tǒng)包括(a)微處理器，它包括具有時(shí)鐘發(fā)生器的至少一個(gè)核心，所述時(shí)鐘發(fā)生器耦合到時(shí)鐘分布網(wǎng)絡(luò)以便向其提供發(fā)生器時(shí)鐘，所述時(shí)鐘發(fā)生器包括提供第一時(shí)鐘的第一時(shí)鐘源和提供其頻率至少不直接跟蹤向所述時(shí)鐘分布網(wǎng)絡(luò)的供電的第二時(shí)鐘的第二時(shí)鐘源，當(dāng)所述第二時(shí)鐘超前于所述第一時(shí)鐘時(shí)，所述時(shí)鐘發(fā)生器可選擇地提供所述第一時(shí)鐘作為所述發(fā)生器時(shí)鐘，而當(dāng)所述第二時(shí)鐘滯后于所述第一時(shí)鐘時(shí)，所述時(shí)鐘發(fā)生器可選擇地提供所述第二時(shí)鐘作為所述發(fā)生器時(shí)鐘；以及(b)無(wú)線(xiàn)接口，它耦合到所述微處理器，以便以通信方式把所述微處理器與無(wú)線(xiàn)網(wǎng)絡(luò)鏈接。
20.如權(quán)利要求19所述的系統(tǒng)，其中所述時(shí)鐘發(fā)生器包括多路復(fù)用器，所述多路復(fù)用器耦合到所述第一和第二時(shí)鐘源，以便可選擇地提供所述第一和第二時(shí)鐘中的一個(gè)作為所述發(fā)生器時(shí)鐘，所述第一時(shí)鐘由PLL產(chǎn)生，而所述第二時(shí)鐘由延遲線(xiàn)產(chǎn)生。
21.一種具有時(shí)鐘發(fā)生器的芯片，所述發(fā)生器包括用于提供基本上穩(wěn)定的第一時(shí)鐘的裝置；以及用于提供其頻率基本上跟蹤電源的第二時(shí)鐘的裝置，當(dāng)供電充足時(shí)提供所述第一時(shí)鐘，而當(dāng)供電不充足時(shí)提供所述第二時(shí)鐘。
22.如權(quán)利要求21所述的芯片，其中用于提供所述第一時(shí)鐘的所述裝置包括PLL電路。
23.如權(quán)利要求22所述的芯片，其中所述時(shí)鐘發(fā)生器包括多路復(fù)用器，所述多路復(fù)用器耦合到所述PLL和用于提供所述第二時(shí)鐘的裝置，以便可選擇地提供或者所述第一時(shí)鐘或者所述第二時(shí)鐘。
24.如權(quán)利要求23所述的芯片，其中用于提供所述第二時(shí)鐘的所述裝置包括延遲線(xiàn)，所述延遲線(xiàn)耦合在所述時(shí)鐘發(fā)生器輸出端和多路復(fù)用器的輸入端之間以便提供所述第二時(shí)鐘。
25.如權(quán)利要求24所述的芯片，其中所述時(shí)鐘發(fā)生器包括選擇控制電路，所述選擇控制電路耦合到所述PLL、所述延遲線(xiàn)并且耦合到所述多路復(fù)用器，以便根據(jù)所述第一和第二時(shí)鐘之間的相位差選擇控制所述多路復(fù)用器。
26.如權(quán)利要求25所述的芯片，其中所述選擇控制電路包括檢測(cè)所述第二時(shí)鐘跌到低于所述第一時(shí)鐘的時(shí)間的第一相位檢測(cè)器。
27.如權(quán)利要求26所述的芯片，其中所述選擇控制電路包括確定所述第二時(shí)鐘返回上升到高于所述第一時(shí)鐘的時(shí)間的第二相位檢測(cè)器。
28.如權(quán)利要求27所述的芯片，其中所述第二相位檢測(cè)器包括具有一個(gè)或多個(gè)相位檢測(cè)器級(jí)的環(huán)形相位檢測(cè)器。
29.如權(quán)利要求22所述的芯片，其中所述時(shí)鐘發(fā)生器包括完成電路，所述完成電路耦合到所述PLL和用于提供所述第二時(shí)鐘的裝置，以便在所述時(shí)鐘發(fā)生器輸出端可選擇地提供所述第一PLL時(shí)鐘和所述第二時(shí)鐘中的一個(gè)。
30.如權(quán)利要求29所述的芯片，其中用于提供所述第二時(shí)鐘的所述裝置包括延遲線(xiàn)，所述延遲線(xiàn)耦合在所述時(shí)鐘發(fā)生器輸出端和所述完成電路的輸入端之間以便提供所述第二時(shí)鐘。
全文摘要
在一些實(shí)施例中，提供了提供發(fā)生器時(shí)鐘的時(shí)鐘發(fā)生器。時(shí)鐘發(fā)生器包括提供第一時(shí)鐘的第一時(shí)鐘源和提供第二時(shí)鐘的第二時(shí)鐘源，第二時(shí)鐘的頻率至少不直接跟蹤時(shí)鐘分布網(wǎng)絡(luò)的供電。當(dāng)?shù)诙r(shí)鐘超前于第一時(shí)鐘時(shí)，時(shí)鐘發(fā)生器可選擇地提供第一時(shí)鐘作為時(shí)鐘發(fā)生器時(shí)鐘，而當(dāng)?shù)诙r(shí)鐘滯后于第一時(shí)鐘時(shí)，時(shí)鐘發(fā)生器可選擇地提供第二時(shí)鐘作為時(shí)鐘發(fā)生器時(shí)鐘。本發(fā)明還公開(kāi)了其它實(shí)施例并對(duì)其提出權(quán)利要求。
文檔編號(hào)H03K5/1254GK1941622SQ20061014169
公開(kāi)日2007年4月4日 申請(qǐng)日期2006年9月26日 優(yōu)先權(quán)日2006年9月26日
發(fā)明者K·黃, F·王 申請(qǐng)人:英特爾公司