專利名稱：半導(dǎo)體集成電路及其設(shè)計(jì)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路，特別是涉及具有掃描電路的半導(dǎo)體集成電路及其設(shè)計(jì)方法。
背景技術(shù)：
圖2是具有掃描電路的以往的半導(dǎo)體集成電路的概略結(jié)構(gòu)圖。
該半導(dǎo)體集成電路在根據(jù)輸入的信號進(jìn)行邏輯處理，并輸出其結(jié)果的邏輯塊11、12的輸入側(cè)，取代以往配置的時序調(diào)整用觸發(fā)器(以下稱為“FF”)而設(shè)置掃描FF(SFF)21～24，并且設(shè)有用于輸入掃描輸入數(shù)據(jù)SIN的掃描輸入端子3。
掃描FF在被指定了通常動作模式時，把提供給輸入端子D的數(shù)據(jù)與提供給時鐘端子的時鐘信號CLK同步地輸出到輸出端子Q，在指定了掃描模式時，把提供給輸入端子SI的數(shù)據(jù)與該時鐘信號CLK同步地輸出到輸出端子Q。
掃描輸入端子3通過掃描路徑41和時序調(diào)整用延遲緩沖器51與掃描FF21的輸入端子SI連接。掃描FF21的輸出端子Q與邏輯塊11的輸入端子I2連接，并且通過掃描路徑42和延遲緩沖器52與掃描FF22的輸入端子SI連接。同樣，掃描FF22的輸出端子Q與邏輯塊11的輸入端子I1連接，并且通過掃描路徑43和延遲緩沖器53與掃描FF23的輸入端子SI連接。并且，掃描FF23的輸出端子Q與邏輯塊12的輸入端子I1連接，并且通過掃描路徑44和延遲緩沖器54與掃描FF24的輸入端子SI連接，而且，掃描FF24的輸出端子Q與邏輯塊12的輸入端子I2連接，并且通過掃描路徑45與掃描輸出端子6連接。
對于掃描FF21～24的時鐘端子而言，通過時鐘供給路8，以容許范圍內(nèi)的相位差，被提供時鐘信號CLK，該時鐘信號CLK是被提供給時鐘端子7的。另外，對于掃描FF21～24的選擇端子SE而言，被共同地提供輸入到模式設(shè)定端子9的模式選擇信號MOD。另外，雖然未圖示，但對于邏輯塊11、12而言，還從其它電路和外部輸入端子被提供其它的輸入信號，并且把處理結(jié)果的信號的一部分輸出到其它電路和外部輸出端子。
下面對動作進(jìn)行說明。
該半導(dǎo)體集成電路在由模式選擇信號MOD指定了掃描模式時，各個掃描FF21～24被選擇輸入端子SI側(cè)。這樣，構(gòu)成了從掃描輸入端子3，經(jīng)過掃描路徑41→延遲緩沖器51→掃描FF21→掃描路徑42→延遲緩沖器52→掃描FF22→…→掃描FF24→掃描路徑45，到掃描輸出端子6的掃描路徑。
在該狀態(tài)下，如果與時鐘端子7的時鐘信號CLK同步地從掃描輸入端子3依次串行輸入掃描輸入數(shù)據(jù)SIN，則被輸入的掃描輸入數(shù)據(jù)SIN通過掃描路徑被保持在構(gòu)成移位寄存器的掃描FF21～24中。被保持在掃描FF21～24中的掃描輸入數(shù)據(jù)SIN作為輸入信號被提供給邏輯塊11、12，由此，從這些邏輯塊11、12輸出與掃描輸入數(shù)據(jù)SIN對應(yīng)的處理結(jié)果的信號。
這里，當(dāng)把模式選擇信號MOD切換到通常動作模式，并提供了一個脈沖的時鐘信號CLK時，邏輯塊11、12的輸出信號被保持在掃描FF21～24中。
然后，在利用模式選擇信號MOD返回到掃描模式，向時鐘端子7提供了時鐘信號CLK時，被保持在掃描FF21～24中的邏輯塊11、12的輸出信號從掃描輸出端子6被依次輸出。
通過把從掃描輸出端子6輸出的掃描輸出數(shù)據(jù)SOUT與對應(yīng)于掃描輸入數(shù)據(jù)SIN預(yù)先計(jì)算出的期待值進(jìn)行比較，可確認(rèn)邏輯塊11、12的動作。
另一方面，在由模式選擇信號MOD指定了通常動作模式時，各個掃描FF21～24由于被切換到輸入端子D側(cè)，所以連接這些掃描FF21～24的掃描鏈消失。由此，從掃描FF21～24按照時鐘信號CLK的時序，將通過規(guī)定的輸入信號路徑傳送的輸入信號提供給邏輯塊11、12。
另外，在下述的專利文獻(xiàn)1中，記載了一種掃描FF，該掃描FF由以反轉(zhuǎn)的時鐘信號的時序保持掃描路徑的數(shù)據(jù)的第1FF；利用動作模式切換通常動作時的數(shù)據(jù)和該第1FF所保持的數(shù)據(jù)的選擇器；以及以時鐘信號的時序保持該選擇器所選擇的數(shù)據(jù)的第2FF構(gòu)成。
日本特開平10-267994號公報(bào)但是，在上述半導(dǎo)體集成電路中，為了對因通常動作模式的數(shù)據(jù)路徑與掃描模式的數(shù)據(jù)路徑不同而導(dǎo)致的傳輸延遲的不同進(jìn)行修正，在各個掃描路徑4中插入有時序調(diào)整用延遲緩沖器5。因此，存在著電路規(guī)模和功耗增加的問題。并且，隨著近年來的集成電路的細(xì)微化，構(gòu)成延遲緩沖器5的元件的延遲量減少，所以，更為突出的問題是，為了獲得所希望的延遲時間，需要更多數(shù)量的元件。

發(fā)明內(nèi)容
本發(fā)明的目的是，實(shí)現(xiàn)一種不需要特別考慮掃描模式時的掃描路徑中的延遲時間的半導(dǎo)體集成電路及其設(shè)計(jì)方法。
本發(fā)明的半導(dǎo)體集成電路包括多個邏輯塊，根據(jù)所提供的輸入信號分別進(jìn)行規(guī)定的邏輯動作，輸出與該邏輯動作對應(yīng)的信號；N個掃描FF，是按向上述邏輯塊提供的每個輸入信號設(shè)置的，在通常動作模式時，選擇向第1輸入端子提供的針對該邏輯塊的輸入信號，在掃描模式時，選擇向第2輸入端子提供的掃描信號，并與第1時鐘供給路所提供的時鐘信號同步地輸出，其中，N是大于等于2的整數(shù)；N個鎖存器，與上述掃描FF對應(yīng)地設(shè)置，與提供給門端子的時鐘信號同步地保持提供給數(shù)據(jù)端子的信號，并輸出到該掃描FF的第2輸入端子；第1掃描路徑，將上述掃描信號從掃描輸入端子傳送到上述多個鎖存器中的第1個鎖存器的數(shù)據(jù)端子；第i+1掃描路徑，將上述掃描信號從上述掃描FF中的與第i個鎖存器對應(yīng)的第i個掃描FF的輸出側(cè)，傳送到第i+1個鎖存器的數(shù)據(jù)端子，其中，i=1～N-1；第N+1掃描路徑，將上述掃描信號從上述第N個掃描FF的輸出側(cè)傳送到掃描輸出端子；門單元，在掃描模式時，輸出向外部時鐘端子提供的時鐘信號，在通常動作模式時，停止輸出該時鐘信號；第2時鐘供給路，將上述時鐘信號從上述門單元的輸出側(cè)提供給上述多個鎖存器的門端子；以及延遲緩沖器，對提供給上述外部時鐘端子的時鐘信號的時序進(jìn)行調(diào)整，并輸出到上述第1時鐘供給路。
在本發(fā)明中，在掃描FF的第2輸入端子(即，掃描數(shù)據(jù)的輸入端子)之前設(shè)置鎖存器，利用該鎖存器鎖存掃描數(shù)據(jù)，然后再提供給掃描FF。由此，具有可實(shí)現(xiàn)不需要特別考慮掃描路徑中的延遲時間的半導(dǎo)體集成電路。


圖1是表示本發(fā)明的實(shí)施例的半導(dǎo)體集成電路的概略結(jié)構(gòu)圖。
圖2是以往的半導(dǎo)體集成電路的概略結(jié)構(gòu)圖。
圖3是表示圖1的半導(dǎo)體集成電路的設(shè)計(jì)步驟的流程圖。
圖4是掃描FF之間的數(shù)據(jù)轉(zhuǎn)送時序的說明圖。
圖5是提供給鎖存器和掃描FF的時鐘信號的時序的說明圖。
圖中1-邏輯塊；2-掃描FF；4-掃描路徑；10-鎖存器；11-延遲緩沖器；12-門單元。
具體實(shí)施例方式
在多個掃描FF不具有相同的特性，并同時存在時鐘信號上升時動作和下降時動作的掃描FF的情況下，對在時鐘信號上升時動作的掃描FF設(shè)置在時鐘信號下降時動作的鎖存器，對在時鐘信號下降時動作的掃描FF設(shè)置在時鐘信號上升時動作的鎖存器。
關(guān)于本發(fā)明的上述及其它的目的和新的特征，通過參照附圖閱讀以下的優(yōu)選實(shí)施例的說明，可更全面地加深理解。但是附圖只是用于進(jìn)行說明，并不限定本發(fā)明的范圍。
圖1是表示本發(fā)明的實(shí)施例的半導(dǎo)體集成電路的概略結(jié)構(gòu)圖，對于與圖2中的要素相同的要素標(biāo)記相同的符號。
該半導(dǎo)體集成電路，取代圖2中的延遲緩沖器51～54而設(shè)置了鎖存器(LAT)101～104，并且設(shè)有；用于調(diào)整對掃描FF21～24的時鐘信號CLK的時序的延遲緩沖器11、用于向這些鎖存器101～104提供時鐘信號CLK的門單元12、時鐘供給路13、和非門14。
即，該半導(dǎo)體集成電路在根據(jù)輸入的信號進(jìn)行邏輯處理并輸出其結(jié)果的邏輯塊11、12的輸入側(cè)設(shè)置掃描FF21～24，并且具有用于輸入掃描輸入數(shù)據(jù)SIN的掃描輸入端子3。
掃描FF21～24在被指定了通常動作模式時，把提供給輸入端子D的數(shù)據(jù)與提供給時鐘端子的時鐘信號CLK同步地輸出到輸出端子Q，在被指定了掃描模式時，把提供給輸入端子SI的數(shù)據(jù)與該時鐘信號CLK同步地輸出到輸出端子Q。
另一方面，鎖存器101～104，在提供給門端子G的時鐘信號CLK為電平“L”時，將輸入端子D的信號原封不動地從輸出端子Q輸出，在該時鐘信號CLK為電平“H”時，保持剛剛上升到“H”之前的輸出端子Q的信號。
掃描輸入端子3通過掃描路徑41和鎖存器101與掃描FF21的輸入端子SI連接。掃描FF21的輸出端子Q與邏輯塊11的輸入端子I2連接，并且通過掃描路徑42和鎖存器102與掃描FF22的輸入端子SI連接。同樣，掃描FF22的輸出端子Q與邏輯塊11的輸入端子I1連接，并且通過掃描路徑43和鎖存器103與掃描FF23的輸入端子SI連接。并且，掃描FF23的輸出端子Q與邏輯塊12的輸入端子I1連接，并且通過掃描路徑44和鎖存器104與掃描FF24的輸入端子SI連接。而且，掃描FF24的輸出端子Q與邏輯塊12的輸入端子I2連接，并且通過掃描路徑45與掃描輸出端子6連接。
提供給時鐘端子7的時鐘信號CLK由延遲緩沖器11調(diào)整時序，并通過時鐘供給路8，以容許范圍內(nèi)的相位差提供給掃描FF21～24的時鐘端子。另外，掃描FF21～24的選擇端子SE，被共同地提供輸入到模式設(shè)定端子9的模式選擇信號MOD。
另外，時鐘信號CLK和模式選擇信號MOD被提供給門單元12。門單元12在由模式選擇信號MOD指定了通常動作模式時，輸出“L”，在指定了掃描模式時，原封不動地輸出時鐘信號CLK。門單元12雖然具有與AND門同樣的功能，但其構(gòu)成為在輸入信號變化時，不產(chǎn)生須狀的脈沖。
門單元12的輸出側(cè)，通過時鐘供給路13與鎖存器101～103的門端子G連接，并且通過非門14和時鐘供給路15與鎖存器104的門端子G連接。另外，雖然未圖示，但邏輯塊11、12還被從其它電路和外部輸入端子提供其它的輸入信號，并且把處理結(jié)果的信號的一部分輸出到其它電路和外部輸出端子。
圖3是表示圖1的半導(dǎo)體集成電路的設(shè)計(jì)步驟的流程圖。另外，圖4是在掃描FF之間的數(shù)據(jù)轉(zhuǎn)送時序的說明圖，圖5是提供給鎖存器和掃描FF的時鐘信號的時序的說明圖。以下，參照這些圖3～圖5，對圖1的半導(dǎo)體集成電路的設(shè)計(jì)方法進(jìn)行說明。
在步驟S1中，利用使用了通常的時序調(diào)整用FF的電路圖的信息(netlist)，把該通常的FF置換為掃描FF21～24。
在步驟S2中，設(shè)定從掃描輸入端子3到掃描輸出端子6的掃描路徑。即，決定掃描FF21～24的掃描順序，設(shè)置掃描輸入端子3和掃描輸出端子6，按照決定的順序設(shè)置將掃描FF連接成鏈狀的掃描路徑41～45。
在步驟S3中，在掃描路徑上的各個掃描FF21～24的前級插入鎖存器101～104。此時，對于在時鐘信號CLK的上升沿動作的掃描FF21～23而言，插入在該時鐘信號CLK的下降沿動作的鎖存器101～103。另外，對于在時鐘信號CLK的下降沿動作的掃描FF24而言，插入在該時鐘信號CLK的上升沿動作的鎖存器104。
在步驟S4中，設(shè)置利用模式選擇信號MOD控制時鐘信號CLK的輸出的門單元12。
在步驟S5中，對在步驟S3中插入的鎖存器中的在時鐘信號的下降沿動作的鎖存器101～103，設(shè)置用于以相同相位提供時鐘信號CLK的時鐘供給路13。另外，對在時鐘信號CLK的上升沿動作的鎖存器104，設(shè)置用于反轉(zhuǎn)提供時鐘信號CLK的非門14、和時鐘供給路15。
這里，將在時鐘信號的上升沿動作的鎖存器、和在下降沿動作的鎖存器分離的理由如下。
例如，如圖4所示，當(dāng)在時鐘信號CLK的上升沿動作的掃描FF23的后級連接了在時鐘信號CLK的下降沿動作的掃描FF24的情況下，在1個時鐘周期中，掃描FF23、24的數(shù)據(jù)發(fā)生變化，所以掃描路徑44即使發(fā)生了故障，在掃描模式下也不能進(jìn)行故障判斷。另外，在掃描FF23、24的連接順序相反的情況下，由于故障判定以2個周期進(jìn)行，所以能夠判斷，但是插入鎖存器后的時鐘調(diào)整變得非常困難。
在步驟S6中，計(jì)算提供給各個掃描FF21～24的時鐘信號與提供給各個鎖存器101～104的時鐘信號的時序差，插入用于在時鐘端子7與時鐘供給路8之間調(diào)整延遲時間的延遲緩沖器11。
這里，如圖5所示，由于對于在時鐘信號上升時動作的掃描FF而言，在其前級設(shè)置了在時鐘信號下降時動作的鎖存器，所以對該掃描FF設(shè)定延遲緩沖器11的延遲量，使得在向鎖存器提供的時鐘信號下降之后，其時鐘信號上升。另外，由于對于在時鐘信號下降時動作的掃描FF而言，在其前級設(shè)置了在時鐘信號上升時動作的鎖存器，所以對該掃描FF設(shè)定延遲緩沖器11的延遲量，使得在向鎖存器提供的時鐘信號上升之后，其時鐘信號下降。
在步驟S7中，通過模擬進(jìn)行時序的確認(rèn)，如果判斷為滿足了規(guī)定的功能，則結(jié)束設(shè)計(jì)。
下面，說明圖1的半導(dǎo)體集成電路的動作。
該半導(dǎo)體集成電路在利用模式選擇信號MOD指定了掃描模式時，各個掃描FF21～24選擇輸入端子SI側(cè)。由此，構(gòu)成了從掃描輸入端子3，經(jīng)過掃描路徑41→鎖存器101→掃描FF21→掃描路徑42→鎖存器102→掃描FF22→…→掃描FF24→掃描路徑45，到掃描輸出端子6的掃描路徑。
在該狀態(tài)下，如果與時鐘端子7的時鐘信號CLK同步地從掃描輸入端子3依次串行輸入掃描輸入數(shù)據(jù)SIN，則輸入的掃描輸入數(shù)據(jù)SIN在時鐘信號CLK為“L”時，被取入到鎖存器101中，當(dāng)該時鐘信號CLK為“H”時，把剛?cè)∪氲臄?shù)據(jù)原樣保持。因此，時鐘信號CLK的上升，使得保持在鎖存器101中的數(shù)據(jù)被取入、輸出到掃描FF21中。每當(dāng)時鐘信號CLK上升時，反復(fù)進(jìn)行這樣的動作，將與時鐘信號CLK同步地串行輸入的掃描輸入數(shù)據(jù)SIN保持在構(gòu)成掃描路徑上的移位寄存器的掃描FF21～24中。保持在掃描FF21～24中的掃描輸入數(shù)據(jù)SIN，作為輸入信號被提供給邏輯塊11、12，這樣，從這些邏輯塊11、12輸出與掃描輸入數(shù)據(jù)SIN對應(yīng)的處理結(jié)果的信號。
這里，當(dāng)把模式選擇信號MOD切換到通常動作模式，并提供了一個脈沖的時鐘信號CLK時，邏輯塊11、12的輸出信號被保持在掃描FF21～24中。
然后，在利用模式選擇信號MOD返回到掃描模式，并向時鐘端子7提供了時鐘信號CLK時，被保持在掃描FF21～24中的邏輯塊11、12的輸出信號從掃描輸出端子6依次輸出。
通過把從掃描輸出端子6輸出的掃描輸出數(shù)據(jù)SOUT與對應(yīng)于掃描輸入數(shù)據(jù)SIN預(yù)先計(jì)算出的期待值進(jìn)行比較，可確認(rèn)邏輯塊11、12的動作。
另一方面，在利用模式選擇信號MOD指定了通常動作模式時，各個掃描FF21～24由于被切換到輸入端子D側(cè)，所以連接這些掃描FF21～24的掃描鏈消失。由此，從掃描FF21～24，按照時鐘信號CLK的時序，將通過規(guī)定的輸入信號路徑傳送的輸入信號提供給邏輯塊11、12。
如上所述，本實(shí)施例的半導(dǎo)體集成電路，在掃描路徑上取代時序調(diào)整用的延遲緩沖器5而設(shè)置了鎖存器10，以與掃描FF2相反的時鐘沿保持?jǐn)?shù)據(jù)。由此，具有不需要特別考慮掃描路徑上的延遲時間，即可進(jìn)行數(shù)據(jù)的移位動作的優(yōu)點(diǎn)。
另外，設(shè)有門單元12，在通常動作時停止向鎖存器10供給時鐘信號CLK。由此，與使用了延遲緩沖器5的情況相比，可減少功耗。
另外，雖然需要與掃描FF2相同數(shù)量的鎖存器10，但構(gòu)成鎖存器10的門數(shù)量是恒定的，所以與根據(jù)必要的延遲時間來增減延遲元件數(shù)量的情況相比，可縮小電路規(guī)模的可能性增高。
并且，由于只需調(diào)整向掃描FF提供的時鐘信號CLK的時序，即可保證在掃描模式時的數(shù)據(jù)保持時序，所以，能夠縮小電路規(guī)模和縮短時間。例如，在200k門左右的微處理器的情況下，與以往的設(shè)計(jì)方法相比，可縮小3％左右的面積，減少7％左右的門數(shù)量，并且可減少8％左右的功耗。另外，還可得到縮短了3天左右的設(shè)計(jì)所需天數(shù)的效果。
另外，本發(fā)明不限于上述的實(shí)施例1，還能夠進(jìn)行各種變形。作為其變形例，例如有如下各種。
(1)邏輯塊及其輸入輸出信號的數(shù)量只是一個例子。而且，雖然說明了掃描路徑為一路的情況，但也可以并列設(shè)置多路掃描路徑。
(2)雖然說明了使用單一時鐘信號的電路，但在使用多個時鐘信號的電路中，可對各個時鐘信號構(gòu)成同樣的電路。
(3)雖然說明了在時鐘信號的上升沿動作的掃描FF和在下降沿動作的掃描FF同時存在的情況，但在所有的掃描FF在相同沿動作的情況下，鎖存器的時鐘供給路可以為1路。
權(quán)利要求
1.一種半導(dǎo)體集成電路，其特征在于，包括多個邏輯塊，根據(jù)所提供的輸入信號分別進(jìn)行規(guī)定的邏輯動作，輸出與該邏輯動作對應(yīng)的信號；N個掃描觸發(fā)器，是按向上述邏輯塊提供的每個輸入信號設(shè)置的，在通常動作模式時，選擇向第1輸入端子提供的針對該邏輯塊的輸入信號，在掃描模式時，選擇向第2輸入端子提供的掃描信號，并與從第1時鐘供給路提供的時鐘信號同步地輸出，其中，N是大于等于2的整數(shù)；N個鎖存器，與上述掃描觸發(fā)器對應(yīng)地設(shè)置，與提供給門端子的時鐘信號同步地保持提供給數(shù)據(jù)端子的信號，并輸出到該掃描觸發(fā)器的第2輸入端子；第1掃描路徑，將上述掃描信號從掃描輸入端子傳輸?shù)缴鲜龆鄠€鎖存器中的第1個鎖存器的數(shù)據(jù)端子；第i+1掃描路徑，將上述掃描信號從上述掃描觸發(fā)器中的與第i個鎖存器對應(yīng)的第i個掃描觸發(fā)器的輸出側(cè)，傳輸?shù)降趇+1個鎖存器的數(shù)據(jù)端子，其中，i＝1～N-1；第N+1掃描路徑，將上述掃描信號從上述第N個掃描觸發(fā)器的輸出側(cè)傳輸?shù)綊呙栎敵龆俗?；門單元，在掃描模式時，輸出提供給外部時鐘端子的時鐘信號，在通常動作模式時，停止輸出該時鐘信號；第2時鐘供給路，將上述時鐘信號從上述門單元的輸出側(cè)提供給上述多個鎖存器的門端子；和延遲緩沖器，對提供給上述外部時鐘端子的時鐘信號的時序進(jìn)行調(diào)整，并輸出到上述第1時鐘供給路。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，在同時存在在上述時鐘信號上升時動作的、和在下降時動作的上述掃描觸發(fā)器的情況下，對在該時鐘信號上升時動作的掃描觸發(fā)器設(shè)置了在時鐘信號下降時動作的鎖存器，對在該時鐘信號下降時動作的掃描觸發(fā)器設(shè)置了在時鐘信號上升時動作的鎖存器。
3.一種半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，依次執(zhí)行以下的處理準(zhǔn)備半導(dǎo)體集成電路的電路圖信息，該半導(dǎo)體集成電路具有多個邏輯塊、和用于與時鐘信號同步地向這些邏輯塊提供輸入信號的觸發(fā)器；將上述電路圖信息中的觸發(fā)器置換為掃描觸發(fā)器；決定上述掃描觸發(fā)器的掃描順序，設(shè)置掃描路徑，該掃描路徑從掃描輸入端子，按照該順序?qū)⒃搾呙栌|發(fā)器連接成鏈狀地到達(dá)掃描輸出端子；在上述掃描路徑上的各個掃描觸發(fā)器的前級，插入根據(jù)時鐘信號保持提供給該掃描觸發(fā)器的數(shù)據(jù)的鎖存器；設(shè)置門單元，該門單元在掃描模式時輸出向外部時鐘端子提供的時鐘信號，在通常動作模式時停止輸出該時鐘信號；設(shè)置時鐘供給路，該時鐘供給路從上述門單元的輸出側(cè)向上述多個鎖存器提供上述時鐘信號；和設(shè)置延遲緩沖器，該延遲緩沖器對提供給上述外部時鐘端子的時鐘信號的時序進(jìn)行調(diào)整，并提供給上述掃描觸發(fā)器。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，在同時存在在上述時鐘信號上升時動作的、和在下降時動作的上述掃描觸發(fā)器的情況下，在插入上述鎖存器的處理中，對在時鐘信號上升時動作的掃描觸發(fā)器，設(shè)置在時鐘信號下降時動作的鎖存器，對在時鐘信號下降時動作的掃描觸發(fā)器，設(shè)置在時鐘信號上升時動作的鎖存器，在上述設(shè)置時鐘供給路的處理中，設(shè)置針對在上述時鐘信號下降時動作的鎖存器的第1時鐘供給路、和針對在上述時鐘信號上升時動作的鎖存器的第2時鐘供給路，向該第2時鐘供給路提供反轉(zhuǎn)了該時鐘信號的相位的時鐘信號。
全文摘要
本發(fā)明提供一種不需要特別考慮掃描路徑中的延遲時間的半導(dǎo)體集成電路及其設(shè)計(jì)方法。該半導(dǎo)體集成電路構(gòu)成為利用鎖存器(10)鎖存來自掃描路徑(4)的信號，并提供給設(shè)置在邏輯塊(1)的輸入端子(1)的前級的掃描FF(2)的掃描數(shù)據(jù)用的輸入端子(SI)。將對應(yīng)的鎖存器(10)和掃描FF(2)進(jìn)行組合，使得在時鐘信號(CLK)的不同的沿(如果一方為上升，則另一方為下降)動作。另外，設(shè)置門單元(12)，在通常動作時停止向鎖存器(10)提供時鐘信號(CLK)。
文檔編號H03K19/173GK1987504SQ20061016217
公開日2007年6月27日 申請日期2006年12月7日 優(yōu)先權(quán)日2005年12月21日
發(fā)明者馬場俊明 申請人:沖電氣工業(yè)株式會社