專利名稱：低壓低功率類a/b輸出級的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及電子電路。更具體來講，本發(fā)明涉及一種類A/B放大器輸出級。
背景技術(shù)：
類A/B放大器輸出級普遍應(yīng)用于要求低運行功率和低工作電壓的實際應(yīng)用中。例如，這種類A/B輸出級可以用于移動設(shè)備的運算放大器、煙霧探測器、傳感器、便攜式儀器等等。類A/B輸出級的設(shè)計在電路的總體驅(qū)動能力、功耗和工作電壓方面扮演重要的角色。在低壓、低功率運算放大器設(shè)計過程中，開發(fā)人員經(jīng)常利用Monticelli的類A/B輸出級。圖1是采用Monticelli設(shè)計的類A/B輸出級100的電路圖。按照常規(guī)的方法，一個或多個輸入信號作為小信號電流經(jīng)由電源(標(biāo)記為IB1)被饋送至輸出級100。雖然這種設(shè)計被廣泛使用，但是用于輸出級100的最小電源電壓(VDD)是VDD＝2VT+3VDSsat，其中VT是輸出驅(qū)動晶體管的閾值電壓，而VDSsat是輸出驅(qū)動晶體管處于飽和時的漏極至源極電壓。在此環(huán)境下，VDSsat=2IμCox(WL)=ΔV.]]>在此表達式中，I是偏置電流，μ是電子/空穴遷移率，Cox是氧化物電容，W是晶體管的溝道寬度而L是晶體管的溝道長度。為了簡單起見，把VDSsat表示為ΔV，以供參考。
所述Monticelli輸出級使用共射-共基跨導(dǎo)線性環(huán)路(cascodetranslinear loop)來控制輸出驅(qū)動靜態(tài)電流，其中所述環(huán)路中的晶體管必須被偏置到飽和區(qū)中。所述靜態(tài)電流受到與跨導(dǎo)線性環(huán)路構(gòu)造相關(guān)聯(lián)的電流鏡比值的控制，其中因為包括輸出驅(qū)動晶體管的晶體管被偏置到飽和區(qū)中，所以不可避免地需要適當(dāng)量的靜態(tài)電流。在圖1中，晶體管M1-M4形成跨導(dǎo)線性環(huán)路，而晶體管M5-M8形成另一跨導(dǎo)線性環(huán)路。就此而言，Iq=(WL)4/(WL)1IB1=(WL)8/(WL)6IB1,]]>其中(WL)2=(WL)3,]]>并且(WL)5=(WL)7.]]>在這些表達式中，Iq是Monticelli輸出級的靜態(tài)電流，而 是晶體管Mn的溝道寬度與溝道長度的長寬比。
因此，期望擁有這樣一種類A/B輸出級，其提供高速運行(簡單而無需反饋)、具有較低的最小工作電壓要求并且在正常運行期間吸取很少的靜態(tài)電流。此外，結(jié)合附圖以及前面的技術(shù)領(lǐng)域和背景技術(shù)，根據(jù)隨后的具體實施方式
部分和所附權(quán)利要求書，本發(fā)明的其它期望的特征和特性將變得更加清楚。

發(fā)明內(nèi)容
概括地說，按照本發(fā)明示例性實施例配置的系統(tǒng)、設(shè)備和方法涉及一種類A/B放大器輸出級，包括具有源極、柵極和漏極的第一輸出驅(qū)動晶體管；具有源極、柵極和漏極的第二輸出驅(qū)動晶體管，所述第一輸出驅(qū)動晶體管的漏極被耦合至所述第二輸出驅(qū)動晶體管的漏極；耦合至所述第一輸出驅(qū)動晶體管和所述第二輸出驅(qū)動晶體管的第一高擺動共射-共基結(jié)構(gòu)；耦合至所述第一輸出驅(qū)動晶體管和所述第二輸出驅(qū)動晶體管的第二高擺動共射-共基結(jié)構(gòu)；所述第一高擺動共射-共基結(jié)構(gòu)和所述第二高擺動共射-共基結(jié)構(gòu)被配置為使所述第一輸出驅(qū)動晶體管偏置到其次閾值工作區(qū)域中，并且使所述第二輸出驅(qū)動晶體管偏置到其次閾值工作區(qū)域中。所述輸出級還可以包括耦合至所述第一高擺動共射-共基結(jié)構(gòu)的電壓源，所述電壓源提供大約3VDSsat的最小工作電壓，其中VDSsat是所述第一輸出驅(qū)動晶體管和所述第二輸出驅(qū)動晶體管處于飽和時的漏極至源極電壓。在一個實施例中，所述電壓源提供工作電壓VDD，并且用于所述第一輸出驅(qū)動晶體管和用于所述第二輸出驅(qū)動晶體管的過驅(qū)動電壓等于VDD-VT-2VDSsat，其中VT是用于所述第一輸出驅(qū)動晶體管和所述第二輸出驅(qū)動晶體管的閾值電壓。所述輸出級還可以包括耦合至所述第一高擺動共射-共基結(jié)構(gòu)和所述第二高擺動共射-共基結(jié)構(gòu)的偏置體系結(jié)構(gòu)，其中第一高擺動共射-共基結(jié)構(gòu)包括第一組共射-共基晶體管；所述第二高擺動共射-共基結(jié)構(gòu)包括第二組共射-共基晶體管；并且所述偏置體系結(jié)構(gòu)被配置為使所述第一組共射-共基晶體管的每一個和所述第二組共射-共基晶體管的每一個偏置到其相應(yīng)的次閾值工作區(qū)域中。所述輸出級還可以包括耦合至所述第一高擺動共射-共基結(jié)構(gòu)的第一電流鏡結(jié)構(gòu)，以及耦合至所述第二高擺動共射-共基結(jié)構(gòu)的第二電流鏡結(jié)構(gòu)。第一電流鏡結(jié)構(gòu)可以包括具有源極、柵極和漏極的第一電流鏡晶體管，以及具有源極、柵極和漏極的第二電流鏡晶體管，所述第一電流鏡晶體管的柵極被耦合至所述第二電流鏡晶體管的漏極；并且所述第二電流鏡結(jié)構(gòu)可以包括具有源極、柵極和漏極的第三電流鏡晶體管，以及具有源極、柵極和漏極的第四電流鏡晶體管，所述第四電流鏡晶體管的柵極耦合至所述第三電流鏡晶體管的漏極。
一種類A/B放大器輸出級，包括具有源極、柵極和漏極的PMOS輸出驅(qū)動晶體管；具有源極、柵極和漏極的NMOS輸出驅(qū)動晶體管，所述PMOS輸出驅(qū)動晶體管的漏極耦合至所述NMOS輸出驅(qū)動晶體管的漏極；具有源極、柵極和漏極的第一PMOS共射-共基晶體管，所述第一PMOS共射-共基晶體管的漏極耦合至所述PMOS輸出驅(qū)動晶體管的柵極；具有源極、柵極和漏極的第一NMOS共射-共基晶體管，所述第一NMOS共射-共基晶體管的漏極耦合至所述NMOS輸出驅(qū)動晶體管的柵極；具有源極、柵極和漏極的最后PMOS共射-共基晶體管，所述最后PMOS共射-共基晶體管的漏極耦合至所述NMOS輸出驅(qū)動晶體管的柵極；具有源極、柵極和漏極的最后NMOS共射-共基晶體管，所述最后NMOS共射-共基晶體管的漏極耦合至所述PMOS輸出驅(qū)動晶體管的柵極；具有源極、柵極和漏極的第一PMOS偏置晶體管，所述第一PMOS偏置晶體管的柵極耦合至所述第一PMOS共射-共基晶體管的柵極；具有源極、柵極和漏極的第一NMOS偏置晶體管，所述第一NMOS偏置晶體管的柵極耦合至所述第一NMOS共射-共基晶體管的柵極；具有源極、柵極和漏極的最后PMOS偏置晶體管，所述最后PMOS偏置晶體管的柵極耦合至所述最后PMOS共射-共基晶體管的柵極，并且所述最后PMOS偏置晶體管的漏極耦合至所述第一PMOS偏置晶體管的柵極；以及具有源極、柵極和漏極的最后NMOS偏置晶體管，所述最后NMOS偏置晶體管的柵極耦合至所述最后NMOS共射-共基晶體管的柵極，并且所述最后NMOS偏置晶體管的漏極耦合至所述第一NMOS偏置晶體管的柵極。所述PMOS輸出驅(qū)動晶體管的源極可以耦合至電源電壓；所述第一PMOS共射-共基晶體管的源極可以耦合至所述電源電壓；所述第一PMOS偏置晶體管的源極可以耦合至所述電源電壓；所述NMOS輸出驅(qū)動晶體管的源極可以耦合至地電勢；所述第一NMOS共射-共基晶體管的源極可以耦合至所述地電勢；并且所述第一NMOS偏置晶體管的源極可以耦合至所述地電勢。所述第一PMOS共射-共基晶體管的漏極可以耦合至所述最后PMOS共射-共基晶體管的源極；并且所述第一NMOS共射-共基晶體管的漏極可以耦合至所述最后NMOS共射-共基晶體管的源極。所述第一PMOS偏置晶體管的漏極可以耦合至所述最后PMOS偏置晶體管的源極；并且所述第一NMOS偏置晶體管的漏極可以耦合至所述最后NMOS偏置晶體管的源極。所述輸出級還可以包括耦合至所述最后PMOS偏置晶體管的第一電流源，所述第一電流源被配置為向所述第一PMOS偏置晶體管和所述最后PMOS偏置晶體管提供第一偏流；以及耦合至所述最后NMOS偏置晶體管的第二電流源，所述第二電流源被配置為向所述第一NMOS偏置晶體管和所述最后NMOS偏置晶體管提供第二偏流。第一偏流可以等于所述第二偏流。所述輸出級還可以包括具有源極、源極和漏極的附加PMOS共射-共基晶體管，所述附加PMOS共射-共基晶體管的源極被耦合至所述第一PMOS共射-共基晶體管的漏極，并且所述附加PMOS共射-共基晶體管的漏極被耦合至所述最后PMOS共射-共基晶體管的源極；以及具有源極、源極和漏極的附加NMOS共射-共基晶體管，所述附加NMOS共射-共基晶體管的源極被耦合至所述第一NMOS共射-共基晶體管的漏極，并且所述附加NMOS共射-共基晶體管的漏極被耦合至所述最后NMOS共射-共基晶體管的源極。所述輸出級還可以包括具有源極、源極和漏極的附加PMOS偏置晶體管，所述附加PMOS偏置晶體管的源極被耦合至所述第一PMOS偏置晶體管的漏極，并且所述附加PMOS偏置晶體管的柵極被耦合至所述附加PMOS共射-共基晶體管的柵極，并且所述附加PMOS偏置晶體管的漏極被耦合至所述最后PMOS偏置晶體管的源極；以及具有源極、柵極和漏極的附加NMOS偏置晶體管，所述附加NMOS偏置晶體管的源極被耦合至所述第一NMOS偏置晶體管的漏極，所述附加NMOS偏置晶體管的柵極被耦合至所述附加NMOS共射-共基晶體管的柵極，并且所述附加NMOS偏置晶體管的漏極被耦合至所述最后NMOS偏置晶體管的源極。
本發(fā)明也可以是一種電子電路，包括具有源極、柵極和漏極的第一輸出驅(qū)動晶體管；具有源極、柵極和漏極的第二輸出驅(qū)動晶體管，所述第一輸出驅(qū)動晶體管的漏極被耦合至所述第二輸出驅(qū)動晶體管的漏極；具有源極、柵極和漏極的第一共射-共基晶體管，所述第一共射-共基晶體管的漏極被耦合至所述第二輸出驅(qū)動晶體管的柵極；具有源極、柵極和漏極的第二共射-共基晶體管，所述第二共射-共基晶體管的漏極被耦合至所述第一輸出驅(qū)動晶體管的柵極；具有源極、柵極和漏極的第一偏置晶體管，所述第一偏置晶體管的柵極被耦合至所述第一共射-共基晶體管的柵極；具有源極、柵極和漏極的第二偏置晶體管，所述第二偏置晶體管的柵極被耦合至所述第二共射-共基晶體管的柵極，并且所述第二偏置晶體管的漏極被耦合至所述第一偏置晶體管的柵極；以及差動晶體管對，具有耦合至電流源的公共源極節(jié)點，輸入信號的第一極性組件的第一柵極節(jié)點，所述輸入信號的第二極性組件的第二柵極節(jié)點，第一漏極節(jié)點和耦合至所述第二偏置晶體管的漏極的第二漏極節(jié)點。所述電子電路還可以包括具有源極、柵極和漏極的第三共射-共基晶體管，所述第三共射-共基晶體管的漏極被耦合至所述第一輸出驅(qū)動晶體管的柵極；以及具有源極、柵極和漏極的第四共射-共基晶體管，所述第四共射-共基晶體管的漏極被耦合至所述第二輸出驅(qū)動晶體管的柵極。所述電子電路還可以包括具有源極、柵極和漏極的第三偏置晶體管，所述第三偏置晶體管的柵極被耦合至所述第三共射-共基晶體管的柵極；以及具有源極、柵極和漏極的第四偏置晶體管，所述第四偏置晶體管的柵極被耦合至所述第四共射-共基晶體管的柵極，并且所述第四偏置晶體管的漏極被耦合至所述第三偏置晶體管的柵極。所述第一輸出驅(qū)動晶體管、所述第三共射-共基晶體管、所述第四共射-共基晶體管、所述第三偏置晶體管以及所述第四偏置晶體管可以是NMOS晶體管；并且所述第二輸出驅(qū)動晶體管、所述第一共射-共基晶體管、所述第二共射-共基晶體管、所述第一偏置晶體管和所述第二偏置晶體管可以是NMOS晶體管。所述差動晶體管對可以包括具有源極、柵極和漏極的第一PMOS輸入晶體管；以及具有源極、柵極和漏極的第二PMOS輸入晶體管；其中所述第一PMOS輸入晶體管的源極和所述第二PMOS輸入晶體管的源極被耦合至所述公共源極節(jié)點；所述第一PMOS輸入晶體管的柵極對應(yīng)于所述第一柵極節(jié)點；所述第二PMOS輸入晶體管的柵極對應(yīng)于所述第二柵極節(jié)點；所述第一PMOS輸入晶體管的漏極對應(yīng)于所述第一漏極節(jié)點；并且所述第二PMOS輸入晶體管的漏極對應(yīng)于所述第二漏極節(jié)點。所述電子電路可以包括運算放大器；并且所述電子電路還可以包括耦合至所述第一輸出驅(qū)動晶體管的漏極并且耦合至所述第二輸出驅(qū)動晶體管的漏極的輸出節(jié)點。


當(dāng)結(jié)合附圖考慮時，通過參考具體實施方式
部分和權(quán)利要求書可以更加透徹地理解本發(fā)明，在所述附圖中，相似的附圖標(biāo)記表示類似部件。
圖1是現(xiàn)有技術(shù)的類A/B輸出級的電路圖；圖2是依照本發(fā)明示例性實施例配置的類A/B輸出級的電路圖；圖3是依照本發(fā)明替代性實施例配置的類A/B輸出級的電路圖；并且圖4是依照本發(fā)明示例性實施例配置的運算放大器的電路圖。
具體實施例方式
隨后的具體說明只是示例性的，而不意味著限制本發(fā)明或者本發(fā)明的應(yīng)用和用途。此外，不意味著本發(fā)明將受到前面的技術(shù)領(lǐng)域、背景技術(shù)、發(fā)明內(nèi)容或隨后的具體說明中所呈現(xiàn)的任何明示或暗示的理論的束縛。
為了簡潔，此處沒有詳細說明與CMOS電路、晶體管運行和偏置、電流提供、電壓提供以及其它電路功能方面(以及電路的各個運行組件)相關(guān)的常規(guī)技術(shù)。此外，此處所包含的各個圖中所示出的連線意在表示各種元件之間示例性的功能關(guān)系和/或物理聯(lián)結(jié)。應(yīng)該注意的是，在實際的實現(xiàn)方式中，可以存在許多可替換的或額外的功能關(guān)系或物理連接。
正如此處使用的那樣，“節(jié)點”指的是任何內(nèi)部或外部基準(zhǔn)點、連接點、接合點、信號線路、導(dǎo)電元件等等，其中存在有特定信號、邏輯電平、電壓、數(shù)據(jù)模式、電流或數(shù)量。此外，可以通過一個物理元件來實現(xiàn)兩個或更多節(jié)點，并且兩個或更多信號可以被復(fù)用、調(diào)制或者以其它方式加以區(qū)別，即使是在公共節(jié)點被接收或輸出。
下列描述涉及被“連接”或“耦合”在一起的節(jié)點或特征。正如此處使用的那樣，除非明確說明，否則“連接”指的是一個節(jié)點/特征被直接連接到另一節(jié)點/特征或直接與其通信，而不一定采用機械方式。同樣，除非明確說明，否則“耦合”指的是一個節(jié)點/特征被直接或間接地連接到另一節(jié)點/特征或者直接或間接地與其通信，而不一定采用機械方式。由此，雖然圖中所示的示意圖描述了示例性的元件布局，但是在實際的實現(xiàn)方式中還可以存在額外的插入元件、設(shè)備、特征或組件(假定所述電路的功能不會受到不利影響)。
圖2是依照本發(fā)明示例性實施例配置的類A/B輸出級200的電路圖。所述輸出級200通常包括多個PMOS晶體管(標(biāo)記為M1、M3、M4、M7和M8)以及多個NMOS晶體管(標(biāo)記為M2、M5、M6、M9和M10)，并且被設(shè)置為在輸出節(jié)點202生成輸出電壓(標(biāo)記為Vout)。輸入信號作為小信號電流經(jīng)由電流源208和210被饋送至輸出200。雖然所述輸出級200使用CMOS晶體管技術(shù)，但是本發(fā)明的實際實現(xiàn)方式可以依照等效方式使用其它的晶體管類型和技術(shù)。所述輸出級200最好利用低壓電源(標(biāo)記為VDD)來運行，在實際的實現(xiàn)方式中，其可以提供大約1.5至1.8伏的額定電壓。
每一個晶體管M1-M10均具有源極、柵極和漏極，并且圖2使用傳統(tǒng)的NMOS和PMOS晶體管符號來描述這些晶體管。在此示例性的實施例中，對于輸出級200而言，晶體管M1用作第一輸出驅(qū)動晶體管，晶體管M2用作第二輸出驅(qū)動晶體管，晶體管M3和M4形成第一高擺動(swing)共射-共基結(jié)構(gòu)，晶體管M5和M6形成第二高擺動共射-共基結(jié)構(gòu)，而晶體管M7-M10形成偏置體系結(jié)構(gòu)。在此方面，晶體管M7和M8是PMOS偏置晶體管，而晶體管M9和M10是NMOS偏置晶體管，并且所述偏置體系結(jié)構(gòu)被耦合至第一和第二高擺動共射-共基結(jié)構(gòu)。晶體管M7和M8形成第一電流鏡結(jié)構(gòu)，其被耦合至第一高擺動共射-共基結(jié)構(gòu)，并且晶體管M9和M10形成第二電流鏡結(jié)構(gòu)，其被耦合至第二高擺動共射-共基結(jié)構(gòu)。
晶體管M1的源極耦合至電源電壓(VDD)，晶體管M1的柵極對應(yīng)于節(jié)點204，并且晶體管M1的漏極耦合至輸出節(jié)點202。晶體管M2的源極耦合至諸如地電勢的基準(zhǔn)電壓，晶體管M2的柵極對應(yīng)于節(jié)點206，并且晶體管M2的漏極耦合至輸出節(jié)點202。由此，晶體管M2的漏極還耦合至晶體管M1的漏極。
在此示例性的實施例中，晶體管M3是PMOS共射-共基晶體管。晶體管M3的源極被耦合至VDD，晶體管M3的柵極被耦合至晶體管M7的柵極和晶體管M8的漏極，并且晶體管M3的漏極被耦合至節(jié)點204。在此示例性的實施例中，晶體管M4也是PMOS共射-共基晶體管。晶體管M4的源極被耦合至節(jié)點204，晶體管M4的柵極被耦合至晶體管M8的柵極，并且晶體管M4的漏極被耦合至節(jié)點206。由此，晶體管M3的漏極被耦合至晶體管M4的源極。值得注意的是，通過晶體管M3和M4形成的高擺動共射-共基結(jié)構(gòu)被耦合至輸出驅(qū)動晶體管M1和M2這二者。
在此示例性的實施例中，晶體管M6是NMOS共射-共基晶體管。晶體管M6的源極被耦合至基準(zhǔn)電壓(地電勢)，晶體管M6的柵極被耦合至晶體管M10的柵極和晶體管M9的漏極，并且晶體管M6的漏極被耦合至節(jié)點206。在此示例性的實施例中，晶體管M5也是NMOS共射-共基晶體管。晶體管M5的源極被耦合至節(jié)點206，晶體管M5的柵極被耦合至晶體管M9的柵極，并且晶體管M5的漏極被耦合至節(jié)點204。由此，晶體管M6的漏極被耦合至晶體管M5的源極。在此例子中，晶體管M5的源極對應(yīng)于節(jié)點206，并且晶體管M5的漏極對應(yīng)于節(jié)點204。值得注意的是，通過晶體管M5和M6形成的高擺動共射-共基結(jié)構(gòu)被耦合至輸出驅(qū)動晶體管M1和M2這兩者。
在此示例性的實施例中，晶體管M7是PMOS偏置晶體管。晶體管M7的源極被耦合至VDD，晶體管M7的柵極被耦合至晶體管M3的柵極和晶體管M8的漏極，并且晶體管M7的漏極被耦合至晶體管M8的源極。在此示例性的實施例中，晶體管M8也是PMOS偏置晶體管。晶體管M8的源極被耦合至晶體管M7的漏極，晶體管M8的柵極被耦合至晶體管M4的柵極，并且晶體管M8的漏極被耦合至晶體管M7的柵極、晶體管M3的柵極以及電流源208。在此示例中，晶體管M8的源極與晶體管M7的漏極相連，晶體管M8的柵極與晶體管M4的柵極相連，并且晶體管M8的漏極與晶體管M7和M3的柵極以及電流源208相連。
在此示例性的實施例中，晶體管M10是NMOS偏置晶體管。晶體管M10的源極被耦合至基準(zhǔn)電壓(地電勢)，晶體管M10的柵極被耦合至晶體管M6的柵極和晶體管M9的漏極，并且晶體管M10的漏極被耦合至晶體管M9的源極。在此示例性的實施例中，晶體管M9也是NMOS偏置晶體管。晶體管M9的源極被耦合至晶體管M10的漏極，晶體管M9的柵極被耦合至晶體管M5的柵極，并且晶體管M9的漏極被耦合至晶體管M10的柵極、晶體管M6的柵極以及電流源210。
耦合在晶體管M8和基準(zhǔn)電壓之間的電流源208為晶體管M7和晶體管M8提供第一偏流。耦合在晶體管M9和VDD之間的電流源210為晶體管M9和晶體管M10提供第二偏流。在優(yōu)選的實施例中，第一偏流等于第二偏流，以實現(xiàn)輸出級200的對稱運行。實際上，電流源208和210可以作為有偏流通過的高阻抗節(jié)點來實現(xiàn)。
在實際的實施方式中，電壓源提供最小工作電壓3VDSsat，其中VDSsat是所述輸出驅(qū)動晶體管處于飽和時的漏極至源極電壓。VDD只需大于3VDSsat，這是因為所述輸出級采用了高擺動共射-共基結(jié)構(gòu)，其中晶體管的VGS(柵極至源極電壓)被偏置為高于晶體管的VDS(漏極至源極電壓)，并且剛好在進入三極管區(qū)域之前，即，VGS≈VDSsat+VT。另外，所述靜態(tài)電流Iq經(jīng)由對晶體管M4和M5的柵壓(VGS)進行調(diào)整來通過輸出驅(qū)動晶體管的柵壓(VGS)進行控制。使用這種靜態(tài)電流控制技術(shù)來代替對電流鏡比值的調(diào)整，以便使輸出驅(qū)動晶體管偏置到次閾值工作區(qū)域中，由此在保持驅(qū)動強度的同時降低靜態(tài)電流。在示例性實施例中，所述偏置體系結(jié)構(gòu)被適當(dāng)?shù)嘏渲煤涂刂埔员闶姑恳粋€共射-共基晶體管和每一個輸出驅(qū)動晶體管偏置到其相應(yīng)的次閾值工作區(qū)域中。因此，輸出驅(qū)動晶體管的過驅(qū)動電壓等于VDD-VT-2VDSsat，其中VT是所述輸出驅(qū)動晶體管的閾值電壓。輸出級200的工作特性可以根據(jù)如下表達式來推導(dǎo)出CGSM2=2ΔV-2IM5μCox(WL)5;]]>其中(WL)7=(WL)8=(WL)3,]]>并且(WL)6=(WL)9=(WL)10.]]>讓IM5＝αIB1并且IM4＝(l-α)IB1，其中α＜1。
于是，VGSM2=ΔV(2-α(WL)9(WL)5).]]>
采用VGSM2≈VT，Iq=IOexp(VDSM2-VTnVth);]]>其中IO是當(dāng)VGS＝VT時的漏極電流；n是次閾值斜度因數(shù)(理想值是1)；并且Vth是熱電壓，KT/q。在此表達式中，K是波耳茲曼常數(shù)，T是溫度，而q是電子電荷。
下面的表1把所述輸出級200與采用Monticelli設(shè)計的輸出級(例如圖1中描述的輸出級100)的幾個工作特性進行對照。

表1——輸出級對照類A/B輸出級可以包括兩“級”以上的共射-共基晶體管和偏置晶體管，如圖2所示。就此而言，圖3是依照本發(fā)明替代性實施例配置的類A/B輸出級300的電路圖。所述輸出級300具有和輸出級200相同的多個特征與元素。為了簡潔，將不再結(jié)合輸出級300來描述這些公共的特征、元素和工作特性。為了與輸出級200的上述描述相一致，圖3標(biāo)識了晶體管M1-M10，它們對應(yīng)于圖2中用相同數(shù)字表示的晶體管。
輸出級300的基本體系結(jié)構(gòu)與輸出級200所采用的相似。然而，所述輸出級300包括附加PMOS共射-共基晶體管(標(biāo)記為M11)、附加NMOS共射-共基晶體管(標(biāo)記為M12)、附加PMOS偏置晶體管(標(biāo)記為M13)和附加NMOS偏置晶體管(標(biāo)記為M14)。晶體管M11的源極被耦合至晶體管M3的漏極、晶體管M5的漏極和節(jié)點302。晶體管M11的柵極被耦合至晶體管M13的柵極，并且晶體管M11的漏極被耦合至晶體管M4的源極。在此示例性的實施例中，晶體管M11的源極對應(yīng)于節(jié)點302，節(jié)點302與晶體管M3的漏極相連，并且與晶體管M5的漏極相連。如果在輸出級300的此部分中僅使用了三個共射-共基晶體管，那么晶體管M11的漏極可以被連接至晶體管M4的源極。
晶體管M12的源極被耦合至晶體管M6的漏極、晶體管M4的漏極和節(jié)點304。晶體管M12的柵極被耦合至晶體管M14的柵極，并且晶體管M12的漏極被耦合至晶體管M5的源極。在此示例性的實施例中，晶體管M12的源極對應(yīng)于節(jié)點304，節(jié)點304與晶體管M6的漏極相連，并且與晶體管M4的漏極相連。如果在輸出級300的此部分中僅使用了三個共射-共基晶體管，那么晶體管M12的漏極可以被連接至晶體管M5的源極。
晶體管M13的源極被耦合至晶體管M7的漏極，晶體管M13的柵極被耦合至晶體管M11的柵極，并且晶體管M13的漏極被耦合至晶體管M8的源極。如果在輸出級300的此部分中僅使用了三個偏置晶體管，那么晶體管M13的漏極可以被連接至晶體管M8的源極。
晶體管M14的源極被耦合至晶體管M10的漏極，晶體管M14的柵極被耦合至晶體管M12的柵極，并且晶體管M14的漏極被耦合至晶體管M9的源極。如果在輸出級300的此部分中僅使用了三個偏置晶體管，那么晶體管M14的漏極可以被連接至晶體管M9的源極。
輸出級300中的附加晶體管增加輸出級300的增益，其代價是靜態(tài)電流的增加和所需要的電源電壓的增加。為了保持運行對稱，使用相同數(shù)目的附加PMOS共射-共基晶體管、NMOS共射-共基晶體管、PMOS偏置晶體管和NMOS偏置晶體管。然而，圖3中的省略號示出了輸出級300在所標(biāo)識的部分中不一定只采用一個附加晶體管。
如上所述的類A/B輸出級可以用于很多實用的電子電路。就此而言，圖4是依照本發(fā)明示例性實施例配置的運算放大器400的電路圖。所述運算放大器400具有和如上所述的輸出級200相同的多個特征與元素。為了簡潔，將不再描述這種公共的特征、元素和工作特性。為了與輸出級200的上述描述相一致，圖4標(biāo)識了晶體管M1-M10，它們盡可能對應(yīng)于圖2中用相同數(shù)字表示的晶體管。
運算放大器400中的晶體管M1-M6的布局和輸出級200中的晶體管M1-M6的布局是一致的。晶體管M1和M2充當(dāng)運算放大器400的輸出驅(qū)動晶體管。如圖4所示，晶體管M3的柵極被耦合至晶體管M7的柵極，晶體管M4的柵極被耦合至晶體管M8的柵極。晶體管M7和M8是PMOS偏置晶體管，用于形成電流鏡體系結(jié)構(gòu)以便依照上述方式來偏置晶體管M3和M4。作為圖2中所示電流源208的替代，所述運算放大器400采用晶體管M15和M16來為晶體管M7和M8提供偏流。如圖4所示，晶體管M5的柵極被耦合至晶體管M9的柵極，并且晶體管M6的柵極被耦合至晶體管M10的柵極。晶體管M9和M10是NMOS偏置晶體管，用于形成電流鏡體系結(jié)構(gòu)以便依照上述方式來偏置晶體管M5和M6。作為圖2中所示電流源210的替代，所述運算放大器400采用晶體管M11、M12、M23和M24來為晶體管M9和M10提供偏流。
所述運算放大器400包括差動晶體管對402(包括PMOS晶體管M11和M12)，所述差動晶體管對402具有公共源極節(jié)點404、用于輸入信號正分量的第一柵極節(jié)點406、用于輸入信號的負分量的第二柵極節(jié)點408、第一漏極節(jié)點410和第二漏極節(jié)點412。所述公共源極節(jié)點404可以耦合至電流源，在此例子中，其是作為晶體管M23和M24的共射-共基組合來實現(xiàn)的。在此實際的實現(xiàn)方式中，所述公共源極節(jié)點404對應(yīng)于晶體管M11的源極并且對應(yīng)于晶體管M12的源極。另外，第一柵極節(jié)點406對應(yīng)于晶體管M11的柵極，第二柵極節(jié)點408對應(yīng)于晶體管M12的柵極，第一漏極節(jié)點410對應(yīng)于晶體管M11的漏極并且第二漏極節(jié)點412對應(yīng)于晶體管M12的漏極。
晶體管M11的漏極被耦合至晶體管M13的漏極、晶體管M14的柵極以及晶體管M16的柵極。在此示例中，晶體管M11的漏極與晶體管M13的漏極、晶體管M14的柵極以及晶體管M16的柵極相連。同樣，晶體管M12的漏極與晶體管M9的漏極、晶體管M10的柵極以及晶體管M6的柵極相連。在此示例中，晶體管M12的漏極與晶體管M9的漏極、晶體管M10的柵極以及晶體管M6的柵極相連。
運行中，Vbias1和Vbias2的適當(dāng)值(分別是M4和M5晶體管的柵極處的電壓)被設(shè)置為使晶體管偏置為VGS≈VDSsat+VT。換言之，晶體管M5的柵壓相對于VSS等于2ΔV，而晶體管M4的柵壓相對于VDD等于2ΔV。此外，VGSM1和VGSM2遵循上面的等式。由此，為了把輸出驅(qū)動設(shè)置到次閾值區(qū)域，必須滿足兩個條件(1)通過Vbias1和Vbias2利用VGS≈VDSsat+VT來設(shè)置晶體管M4和晶體管M5；以及(2)使用上面結(jié)合輸出級200的描述而提出的表達式來調(diào)整VGSM1和VGSM2。依照此方式，所述輸出驅(qū)動晶體管被設(shè)置到次閾值區(qū)域，從而可以實現(xiàn)較低的靜態(tài)電流而不必通過減小尺寸來降低其驅(qū)動強度。Vbias1和Vbias2的值可以通過優(yōu)化偏置電路(例如，晶體管M17-M22)來生成。在運算放大器400中，該值例如可以通過使晶體管M19的溝道長度五倍于晶體管M15的溝道長度，并且通過使晶體管M22的溝道長度五倍于晶體管M21的溝道長度來設(shè)置。另外，可以簡單地實現(xiàn)沒有反饋的緊湊設(shè)計，該設(shè)計為高速運行提供了很好的穩(wěn)定性。模擬實驗揭示出實際的運算放大器400能夠在有負載的情況下在1.5伏的最小單電源電壓(VDD)下運行。如果把VDD增加到5.0伏，那么空載電流只有50μA，同時DC增益等于87分貝；輸出短路電流可以達到±20毫安。另外，在62度的相位容限的情況下，可以獲得6兆赫的增益帶寬乘積。下面的表2概括了采用如上所述的輸出級的典型運算放大器的性能。表2中的結(jié)果是基于5.0伏的VDD和25℃的溫度。
表2——運算放大器性能如上所述的類A/B放大器輸出級把傳統(tǒng)Monticelli設(shè)計的最小工作電壓降低為僅有3VDSsat，并且減少了靜態(tài)電流而不會降低驅(qū)動強度。所述輸出級具有緊湊的并且簡單的體系結(jié)構(gòu)，由此在實際實現(xiàn)中具有優(yōu)良的穩(wěn)定性。當(dāng)并入運算放大器時，所述輸出級根據(jù)增益帶寬乘積來提高運算放大器的速度。
雖然已經(jīng)在前面的具體實施方式
部分呈現(xiàn)了至少一個示例性的實施例，但是應(yīng)該理解的是，還存在許多的變化。還應(yīng)該理解的是，此處所描述的示例性實施例不意味著以任何方式來限制本發(fā)明的范圍、應(yīng)用性或者配置。確切的講，前面的具體實施方式
部分將為本領(lǐng)域技術(shù)人員提供用于實現(xiàn)所描述的一個或多個實施例的便利途徑。應(yīng)該理解的是，在不脫離本發(fā)明的精神和范圍的情況下，可以在功能以及元素設(shè)置方面做出各種改變，本發(fā)明的范圍由所附權(quán)利要求書及其法定等同物來限定。
權(quán)利要求
1.一種類A/B放大器輸出級，包括具有源極、柵極和漏極的第一輸出驅(qū)動晶體管；具有源極、柵極和漏極的第二輸出驅(qū)動晶體管，所述第一輸出驅(qū)動晶體管的漏極耦合至所述第二輸出驅(qū)動晶體管的漏極；耦合至所述第一輸出驅(qū)動晶體管和所述第二輸出驅(qū)動晶體管的第一高擺動共射-共基結(jié)構(gòu)；耦合至所述第一輸出驅(qū)動晶體管和所述第二輸出驅(qū)動晶體管的第二高擺動共射-共基結(jié)構(gòu)；其中所述第一高擺動共射-共基結(jié)構(gòu)和所述第二高擺動共射-共基結(jié)構(gòu)使所述第一輸出驅(qū)動晶體管偏置到其次閾值工作區(qū)域，并且使所述第二輸出驅(qū)動晶體管偏置到其次閾值工作區(qū)域。
2.如權(quán)利要求1所述的類A/B放大器輸出級，還包括耦合至所述第一高擺動共射-共基結(jié)構(gòu)的電壓源，所述電壓電源提供約為3VDSsat的最小工作電壓；其中VDSsat是所述第一輸出驅(qū)動晶體管和所述第二輸出驅(qū)動晶體管處于飽和時的漏極至源極電壓。
3.如權(quán)利要求2所述的類A/B放大器輸出級，其中所述電壓源提供工作電壓VDD，并且所述第一和第二輸出驅(qū)動晶體管的過驅(qū)動電壓約為VDD-VT-2VDSsat，其中VT是所述第一和第二輸出驅(qū)動晶體管的閾值電壓。
4.如權(quán)利要求1所述的類A/B放大器輸出級，還包括耦合至所述第一高擺動共射-共基結(jié)構(gòu)和所述第二高擺動共射-共基結(jié)構(gòu)的偏置體系結(jié)構(gòu)，其中所述第一高擺動共射-共基結(jié)構(gòu)包括第一組共射-共基晶體管；所述第二高擺動共射-共基結(jié)構(gòu)包括第二組共射-共基晶體管；并且所述偏置體系結(jié)構(gòu)使所述第一組共射-共基晶體管中的每一個和所述第二組共射-共基晶體管中的每一個偏置到其相應(yīng)的次閾值工作區(qū)域中。
5.如權(quán)利要求1所述的類A/B放大器輸出級，還包括耦合至所述第一高擺動共射-共基結(jié)構(gòu)的第一電流鏡結(jié)構(gòu)；以及耦合至所述第二高擺動共射-共基結(jié)構(gòu)的第二電流鏡結(jié)構(gòu)。
6.如權(quán)利要求5所述的類A/B放大器輸出級，其中所述第一電流鏡結(jié)構(gòu)包括具有源極、柵極和漏極的第一電流鏡晶體管，以及具有源極、柵極和漏極的第二電流鏡晶體管，所述第一電流鏡晶體管的柵極耦合至所述第二電流鏡晶體管的漏極；并且所述第二電流鏡結(jié)構(gòu)包括具有源極、柵極和漏極的第三電流鏡晶體管，以及具有源極、柵極和漏極的第四電流鏡晶體管，所述第四電流鏡晶體管的柵極耦合至所述第三電流鏡晶體管的漏極。
7.一種類A/B放大器輸出級，包括具有源極、柵極和漏極的PMOS輸出驅(qū)動晶體管；具有源極、柵極和漏極的NMOS輸出驅(qū)動晶體管，所述PMOS輸出驅(qū)動晶體管的漏極耦合至所述NMOS輸出驅(qū)動晶體管的漏極；具有源極、柵極和漏極的第一PMOS共射-共基晶體管，所述第一PMOS共射-共基晶體管的漏極耦合至所述PMOS輸出驅(qū)動晶體管的柵極；具有源極、柵極和漏極的第一NMOS共射-共基晶體管，所述第一NMOS共射-共基晶體管的漏極耦合至所述NMOS輸出驅(qū)動晶體管的柵極；具有源極、柵極和漏極的最后PMOS共射-共基晶體管，所述最后PMOS共射-共基晶體管的漏極耦合至所述NMOS輸出驅(qū)動晶體管的柵極；具有源極、柵極和漏極的最后NMOS共射-共基晶體管，所述最后NMOS共射-共基晶體管的漏極耦合至所述PMOS輸出驅(qū)動晶體管的柵極；具有源極、柵極和漏極的第一PMOS偏置晶體管，所述第一PMOS偏置晶體管的柵極耦合至所述第一PMOS共射-共基晶體管的柵極；具有源極、柵極和漏極的第一NMOS偏置晶體管，所述第一NMOS偏置晶體管的柵極耦合至所述第一NMOS共射-共基晶體管的柵極；具有源極、柵極和漏極的最后PMOS偏置晶體管，所述最后PMOS偏置晶體管的柵極耦合至所述最后PMOS共射-共基晶體管的柵極，并且所述最后PMOS偏置晶體管的漏極耦合至所述第一PMOS偏置晶體管的柵極；以及具有源極、柵極和漏極的最后NMOS偏置晶體管，所述最后NMOS偏置晶體管的柵極耦合至所述最后NMOS共射-共基晶體管的柵極，并且所述最后NMOS偏置晶體管的漏極耦合至所述第一NMOS偏置晶體管的柵極。
8.如權(quán)利要求7所述的類A/B放大器輸出級，其中所述PMOS輸出驅(qū)動晶體管的源極耦合至電源電壓；所述第一PMOS共射-共基晶體管的源極耦合至所述電源電壓；所述第一PMOS偏置晶體管的源極耦合至所述電源電壓；所述NMOS輸出驅(qū)動晶體管的源極耦合至地電勢；所述第一NMOS共射-共基晶體管的源極耦合至所述地電勢；并且所述第一NMOS偏置晶體管的源極耦合至所述地電勢。
9.如權(quán)利要求7所述的類A/B放大器輸出級，其中所述第一PMOS共射-共基晶體管的漏極被耦合至所述最后PMOS共射-共基晶體管的源極；并且所述第一NMOS共射-共基晶體管的漏極被耦合至所述最后NMOS共射-共基晶體管的源極。
10.如權(quán)利要求7所述的類A/B放大器輸出級，其中所述第一PMOS偏置晶體管的漏極被耦合至所述最后PMOS偏置晶體管的源極；并且所述第一NMOS偏置晶體管的漏極被耦合至所述最后NMOS偏置晶體管的源極。
11.如權(quán)利要求7所述的類A/B放大器輸出級，還包括耦合至所述最后PMOS偏置晶體管的第一電流源，所述第一電流源為所述第一PMOS偏置晶體管和所述最后PMOS偏置晶體管提供第一偏流；以及耦合至所述最后NMOS偏置晶體管的第二電流源，所述第二電流源為所述第一NMOS偏置晶體管和所述最后NMOS偏置晶體管提供第二偏流。
12.如權(quán)利要求11所述的類A/B放大器輸出級，其中所述第一偏流等于所述第二偏流。
13.如權(quán)利要求7所述的類A/B放大器輸出級，還包括具有源極、源極和漏極的附加PMOS共射-共基晶體管，所述附加PMOS共射-共基晶體管的源極被耦合至所述第一PMOS共射-共基晶體管的漏極，并且所述附加PMOS共射-共基晶體管的漏極被耦合至所述最后PMOS共射-共基晶體管的源極；以及具有源極、源極和漏極的附加NMOS共射-共基晶體管，所述附加NMOS共射-共基晶體管的源極被耦合至所述第一NMOS共射-共基晶體管的漏極，并且所述附加NMOS共射-共基晶體管的漏極被耦合至所述最后NMOS共射-共基晶體管的源極。
14.如權(quán)利要求13所述的類A/B放大器輸出級，還包括具有源極、源極和漏極的附加PMOS偏置晶體管，所述附加PMOS偏置晶體管的源極被耦合至所述第一PMOS偏置晶體管的漏極，并且所述附加PMOS偏置晶體管的柵極被耦合至所述附加PMOS共射-共基晶體管的柵極，并且所述附加PMOS偏置晶體管的漏極被耦合至所述最后PMOS偏置晶體管的源極；以及具有源極、源極和漏極的附加NMOS偏置晶體管，所述附加NMOS偏置晶體管的源極被耦合至所述第一NMOS偏置晶體管的漏極，所述附加NMOS偏置晶體管的柵極被耦合至所述附加NMOS共射-共基晶體管的柵極，并且所述附加NMOS偏置晶體管的漏極被耦合至所述最后NMOS偏置晶體管的源極。
15.一種電子電路，包括具有源極、柵極和漏極的第一輸出驅(qū)動晶體管；具有源極、柵極和漏極的第二輸出驅(qū)動晶體管，所述第一輸出驅(qū)動晶體管的漏極被耦合至所述第二輸出驅(qū)動晶體管的漏極；具有源極、柵極和漏極的第一共射-共基晶體管，所述第一共射-共基晶體管的漏極被耦合至所述第二輸出驅(qū)動晶體管的柵極；具有源極、柵極和漏極的第二共射-共基晶體管，所述第二共射-共基晶體管的漏極被耦合至所述第一輸出驅(qū)動晶體管的柵極；具有源極、柵極和漏極的第一偏置晶體管，所述第一偏置晶體管的柵極被耦合至所述第一共射-共基晶體管的柵極；具有源極、柵極和漏極的第二偏置晶體管，所述第二偏置晶體管的柵極被耦合至所述第二共射-共基晶體管的柵極，并且所述第二偏置晶體管的漏極被耦合至所述第一偏置晶體管的柵極；以及差動晶體管對，具有耦合至電流源的公共源極節(jié)點，輸入信號的第一極性組件的第一柵極節(jié)點，所述輸入信號的第二極性組件的第二柵極節(jié)點，第一漏極節(jié)點，和耦合至所述第二偏置晶體管的漏極的第二漏極節(jié)點。
16.如權(quán)利要求15所述的電子電路，還包括具有源極、柵極和漏極的第三共射-共基晶體管，所述第三共射-共基晶體管的漏極被耦合至所述第一輸出驅(qū)動晶體管的柵極；以及具有源極、柵極和漏極的第四共射-共基晶體管，所述第四共射-共基晶體管的漏極被耦合至所述第二輸出驅(qū)動晶體管的柵極。
17.如權(quán)利要求16所述的電子電路，還包括具有源極、柵極和漏極的第三偏置晶體管，所述第三偏置晶體管的柵極被耦合至所述第三共射-共基晶體管的柵極；以及具有源極、柵極和漏極的第四偏置晶體管，所述第四偏置晶體管的柵極被耦合至所述第四共射-共基晶體管的柵極，并且所述第四偏置晶體管的漏極被耦合至所述第三偏置晶體管的柵極。
18.如權(quán)利要求17所述的電子電路，其中所述第一輸出驅(qū)動晶體管、所述第三共射-共基晶體管、所述第四共射-共基晶體管、所述第三偏置晶體管以及所述第四偏置晶體管是NMOS晶體管；并且所述第二輸出驅(qū)動晶體管、所述第一共射-共基晶體管、所述第二共射-共基晶體管、所述第一偏置晶體管和所述第二偏置晶體管是NMOS晶體管。
19.如權(quán)利要求18所述的電子電路，其中所述差動晶體管對包括具有源極、柵極和漏極的第一PMOS輸入晶體管；以及具有源極、柵極和漏極的第二PMOS輸入晶體管；其中所述第一PMOS輸入晶體管的源極和所述第二PMOS輸入晶體管的源極被耦合至所述公共源極節(jié)點；所述第一PMOS輸入晶體管的柵極對應(yīng)于所述第一柵極節(jié)點；所述第二PMOS輸入晶體管的柵極對應(yīng)于所述第二柵極節(jié)點；所述第一PMOS輸入晶體管的漏極對應(yīng)于所述第一漏極節(jié)點；并且所述第二PMOS輸入晶體管的漏極對應(yīng)于所述第二漏極節(jié)點。
20.如權(quán)利要求15所述的電子電路，其中所述電子電路包括運算放大器；并且所述電子電路還包括耦合至所述第一輸出驅(qū)動晶體管的漏極并且耦合至所述第二輸出驅(qū)動晶體管的漏極的輸出節(jié)點。
全文摘要
一種CMOS類A/B輸出級，由于采用了輸出驅(qū)動晶體管的次閾值偏置，所以提供了高運行速度、低電源電壓需求以及低靜態(tài)電流吸取的優(yōu)勢。所述輸出級的體系結(jié)構(gòu)使其尤其適用于諸如便攜式儀器、煙霧探測器、傳感器等等的對功率要求較高的應(yīng)用中的運算放大器。
文檔編號H03F3/21GK1976218SQ20061016307
公開日2007年6月6日 申請日期2006年11月30日 優(yōu)先權(quán)日2005年11月30日
發(fā)明者李展陞 申請人:飛思卡爾半導(dǎo)體公司