專利名稱：：4電平邏輯解碼器的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明主要涉及多電平邏輯，尤其涉及對(duì)來(lái)自與高速串行總線結(jié)合使用的4電平邏輯數(shù)據(jù)通道的n個(gè)2比特?cái)?shù)據(jù)進(jìn)行解碼的電路。
背景技術(shù)：
：高速串行總線可用于多種應(yīng)用，其中包括計(jì)算機(jī)系統(tǒng)、計(jì)算機(jī)網(wǎng)絡(luò)以及電信系統(tǒng)。其目的在于盡可能多、盡可能快、并盡可能精確地傳輸數(shù)據(jù)。傳統(tǒng)數(shù)字電路僅僅使用高電平或低電平兩電平一一在數(shù)據(jù)比特中對(duì)應(yīng)于二進(jìn)制值'r或'o'。傳統(tǒng)數(shù)字電路的一種替換就是使用多于兩電平的多電平編碼數(shù)據(jù)。多電平編碼使用不同的電壓電平表示被傳輸?shù)臄?shù)據(jù)的值。例如，四個(gè)不同的電壓電平被用于表示2比特信息，其中一個(gè)電平表示數(shù)字值oo，第二個(gè)電平表示數(shù)字值oi，第三個(gè)電平表示數(shù)字值10，第四個(gè)電平表示數(shù)字值11。然而，由于集成電路不斷改進(jìn)而由更小的電壓供電所以各電平之間的電壓差越來(lái)越小，于是多電平編碼的使用變得非常復(fù)雜。這個(gè)問(wèn)題可通過(guò)將不同的電壓電平置換成使用用于編碼4電平數(shù)據(jù)的時(shí)鐘和1比特?cái)?shù)據(jù)信號(hào)的附加邏輯電平來(lái)解決。在接收方，利用時(shí)鐘和所述1比特?cái)?shù)據(jù)信號(hào)，把所述4電平數(shù)據(jù)被解碼成2比特?cái)?shù)據(jù)。當(dāng)前的4電平邏輯解碼器使用延時(shí)單元來(lái)檢測(cè)動(dòng)態(tài)和靜態(tài)信號(hào)之間的差異，并利用觸發(fā)器來(lái)存儲(chǔ)這些差異并相繼地對(duì)所述2比特?cái)?shù)據(jù)進(jìn)行迭代，于是這使得設(shè)計(jì)很復(fù)雜。此外，延時(shí)單元的使用阻礙了使用硬件設(shè)計(jì)語(yǔ)言(HDL)來(lái)對(duì)解碼電路的建模，從而需要人工的門電平實(shí)現(xiàn)和人工的定時(shí)校驗(yàn)。需要提供一種設(shè)計(jì)足夠簡(jiǎn)單的4電平邏輯解碼器從而可以使用HDL來(lái)對(duì)解碼電路進(jìn)行建模。
發(fā)明內(nèi)容因此，本發(fā)明的一個(gè)目的是將4電平、n通道提供至簡(jiǎn)單設(shè)計(jì)的n個(gè)2比特邏輯解碼器。本發(fā)明進(jìn)一步的目的是將4電平、n通道提供至可用HDL對(duì)所述解碼器電路進(jìn)行建模的n個(gè)2比特邏輯解碼器。根據(jù)本發(fā)明，提供了一種4電平邏輯解碼器。所述4電平邏輯解碼器包括用于接收時(shí)鐘信號(hào)的時(shí)鐘信號(hào)輸入端口；用于接收1比特?cái)?shù)據(jù)信號(hào)的1比特?cái)?shù)據(jù)輸入端口；以及用于接收n個(gè)4電平輸入數(shù)據(jù)信號(hào)的n通道4電平數(shù)據(jù)輸入端口。利用所述時(shí)鐘信號(hào)和所述1比特?cái)?shù)據(jù)信號(hào)可對(duì)所述n個(gè)4電平輸入數(shù)據(jù)信號(hào)進(jìn)行4電平編碼。所述1比特?cái)?shù)據(jù)信號(hào)在預(yù)定的時(shí)間間隔內(nèi)至少改變一次其比特值。n個(gè)解碼電路中的每個(gè)都連接到所述時(shí)鐘信號(hào)輸入端口、所述1比特?cái)?shù)據(jù)輸入端口、所述n通道4電平數(shù)據(jù)輸入端口的一個(gè)通道、以及n通道2比特輸出端口的一個(gè)通道。所述n個(gè)解碼電路的每一個(gè)均包括第一和第二比較電路、門電路、和解碼邏輯電路。與n通道4電平數(shù)據(jù)輸入端口的一個(gè)通道和所述時(shí)鐘信號(hào)輸入端口進(jìn)行通信的第一比較電路將所述4電平輸入數(shù)據(jù)信號(hào)和所述時(shí)鐘信號(hào)進(jìn)行比較并且據(jù)此提供第一比較數(shù)據(jù)信號(hào)。與所述n通道4電平數(shù)據(jù)輸入端口的一個(gè)通道和所述l比特?cái)?shù)據(jù)輸入端口進(jìn)行通信的第二比較電路將所述4電平輸入數(shù)據(jù)信號(hào)和所述1比特?cái)?shù)據(jù)信號(hào)進(jìn)行比較并且據(jù)此提供第二比較數(shù)據(jù)信號(hào)。如果所述第一比較數(shù)據(jù)信號(hào)和所述第二比較數(shù)據(jù)信號(hào)指示了作為所述4電平輸入數(shù)據(jù)信號(hào)的靜態(tài)值中的一個(gè)的所述4電平輸入數(shù)據(jù)信號(hào)的數(shù)據(jù)比特值，那么與所述第一比較電路、所述第二比較電路、以及所述n通道4電平數(shù)據(jù)輸入端口的一個(gè)通道進(jìn)行通信的門電路發(fā)送所述4電平輸入數(shù)據(jù)信號(hào)的靜態(tài)值。與所述第一比較電路、所述第二比較電路、所述門電路、以及所述n通道2比特輸出端口的一個(gè)通道進(jìn)行通信的解碼邏輯電路根據(jù)所述第一比較數(shù)據(jù)信號(hào)、所述第二比較數(shù)據(jù)信號(hào)、和所述靜態(tài)值來(lái)產(chǎn)生2比特輸出數(shù)據(jù)信號(hào)。所述第一和第二比較數(shù)據(jù)信號(hào)指示了代表所述時(shí)鐘信號(hào)、所述1比特?cái)?shù)據(jù)信號(hào)、和所述4電平輸入數(shù)據(jù)信號(hào)靜態(tài)值中的一個(gè)的所述4電平輸入數(shù)據(jù)信號(hào)的數(shù)據(jù)比特值，并且所述第二比較數(shù)據(jù)信號(hào)基于在所述預(yù)定的時(shí)間間隔內(nèi)至少改變一次其比特值的所述1比特?cái)?shù)據(jù)信號(hào)。本發(fā)明示例實(shí)施例將結(jié)合以下附圖進(jìn)行描述，其中圖1是示出了在數(shù)字設(shè)備中實(shí)現(xiàn)的4電平邏輯解碼器的簡(jiǎn)化框圖；圖2是示出了根據(jù)本發(fā)明的4電平邏輯解碼器優(yōu)選實(shí)施例的簡(jiǎn)化框圖；和圖3是示出了利用根據(jù)本發(fā)明的4電平邏輯解碼器進(jìn)行數(shù)據(jù)處理的簡(jiǎn)化流程圖。具體實(shí)施方式本發(fā)明可以通過(guò)各種修改和替換形式來(lái)進(jìn)行修改，其中一些特定例子將通過(guò)附圖中所示的例子的方式示出并予以詳細(xì)描述。然而，應(yīng)該理解的是，本發(fā)明并不限于所描述的特定實(shí)施例。相反的，本發(fā)明覆蓋在所附權(quán)利要求所定義的本發(fā)明的精神和范圍內(nèi)所有修改、等同、和替換。傳統(tǒng)數(shù)字電路僅僅使用高電平或低電平兩電平來(lái)表示數(shù)據(jù)比特中的二進(jìn)制值'1'或'0'，在這種情況下，可以用n比特來(lái)表示一個(gè)2n個(gè)比特?cái)?shù)字。在多電平邏輯中，在單個(gè)數(shù)據(jù)通道中用于數(shù)據(jù)傳輸?shù)碾娖綌?shù)為P，而p〉2。例如，在4V電源供電的電路中，p=4，電平4V、3V、2V、和1V被用于單通道的數(shù)據(jù)傳輸。這使得n通道數(shù)據(jù)總線表示4n個(gè)比特?cái)?shù)據(jù)?？傊?，在具有n個(gè)數(shù)據(jù)傳輸通道并使用p個(gè)電平的電路中，表示的值的數(shù)目為M=Pn(1)其中m是r比特二進(jìn)制數(shù)，r=2log(p)n(2)不同于使用不同的電壓電平，可以利用數(shù)字電路的時(shí)鐘信號(hào)和1比特?cái)?shù)據(jù)信號(hào)來(lái)引入附加邏輯電平作為編碼和解碼的邏輯值。圖1示出了數(shù)字設(shè)備80，其具有用于接收時(shí)鐘信號(hào)elk的時(shí)鐘信號(hào)輸入端口82、用于接收1比特?cái)?shù)據(jù)信號(hào)din的1比特?cái)?shù)據(jù)輸入端口84、以及用于接收4電平輸入數(shù)據(jù)信號(hào)din—ml的4電平數(shù)據(jù)輸入端口86。時(shí)鐘信號(hào)輸入端口82和1比特?cái)?shù)據(jù)輸入端口84連接到4電平解碼器88和諸如CPU的數(shù)字核心電路90。4電平解碼器88進(jìn)一步連接到4電平數(shù)據(jù)輸入端口86和數(shù)字核心電路90。4電平數(shù)據(jù)與時(shí)鐘信號(hào)clk和1比特?cái)?shù)據(jù)信號(hào)din—起實(shí)際上由四個(gè)不同的邏輯電平表示_一'1，、'0，、clk、和din。利用時(shí)鐘信號(hào)clk和1比特?cái)?shù)據(jù)信號(hào)din，4電平解碼器88將4電平數(shù)據(jù)變形為2比特?cái)?shù)據(jù)以提供至數(shù)字核心電路90。類似地，不同于1個(gè)通道輸入端口86，n通道輸入端口可以表示4n個(gè)數(shù)值。參見(jiàn)圖2，示出了根據(jù)本發(fā)明的4電平邏輯解碼器IOO優(yōu)選實(shí)施例。所述4電平邏輯解碼器100包括用于接收1比特?cái)?shù)據(jù)信號(hào)din的1比特?cái)?shù)據(jù)輸入端口102，用于接收時(shí)鐘信號(hào)elk的時(shí)鐘信號(hào)輸入端口104，用于從例如串行數(shù)據(jù)總線接收n個(gè)4電平輸入數(shù)據(jù)信號(hào)din—ml[n]的n通道4電平數(shù)據(jù)輸入端口106，以及用于將n個(gè)2比特輸出數(shù)據(jù)信號(hào)dout[2n]提供至諸如CPU的數(shù)字核心電路(未示出)的n通道2比特輸出數(shù)據(jù)信號(hào)端口108。所述4電平輸入數(shù)據(jù)包括兩個(gè)靜態(tài)值'T和'0'中的一個(gè)以及兩個(gè)動(dòng)態(tài)信號(hào)，即所述4電平輸入數(shù)據(jù)信號(hào)的一個(gè)數(shù)據(jù)比特表示4電平中的一個(gè)二進(jìn)制'r、二進(jìn)制'o'、i比特?cái)?shù)據(jù)信號(hào)din、和時(shí)鐘信號(hào)clk。在解碼之前，4電平輸入數(shù)據(jù)信號(hào)din—ml[n]、1比特?cái)?shù)據(jù)信號(hào)din、和時(shí)鐘信號(hào)clk被預(yù)處理以提取4電平中的哪一比特是由所述4電平輸入數(shù)據(jù)信號(hào)din一ml[n]的數(shù)據(jù)比特表示的信息。與1比特?cái)?shù)據(jù)輸入端口102和時(shí)鐘信號(hào)輸入端口104進(jìn)行通信的除法電路110包括兩個(gè)除法器112和114，例如按照反轉(zhuǎn)類型連接的D觸發(fā)器，它們用于處理接收到的1比特?cái)?shù)據(jù)信號(hào)din和時(shí)鐘信號(hào)clk從而使得處理后的信號(hào)在未處理過(guò)的信號(hào)的同一個(gè)脈沖邊沿改變其比特值，于是脈沖的數(shù)目分別被除以2。4電平邏輯解碼器100進(jìn)一步包括n個(gè)并行解碼電路120，每個(gè)解碼電路都連接到n通道4電平數(shù)據(jù)輸入端口106的n個(gè)通道中的一個(gè)并且連接到n通道2電平輸出數(shù)據(jù)信號(hào)端口108的n個(gè)通道中的一個(gè)。為了簡(jiǎn)化說(shuō)明，僅僅描述了所述n個(gè)解碼電路120中的一個(gè)的設(shè)計(jì)。n個(gè)解碼電路120的設(shè)計(jì)是完全一樣的并且它們同時(shí)工作。解碼電路120包括預(yù)處理電路122和解碼邏輯電路138。預(yù)處理電路122包括除法器124例如按照反轉(zhuǎn)類型連接的D觸發(fā)器，所述除法器124用于按照類似于1比特?cái)?shù)據(jù)信號(hào)din和時(shí)鐘信號(hào)elk的方式處理接收到的4電平輸入數(shù)據(jù)信號(hào)din一ml[n]。除法器124的Q輸出端口連接到比較電路125，即連接到第一XOR門126的第一輸入端口和第二X0R門128的第一輸入端口。第一XOR門126的第二輸入端口連接到除法器114的Q輸出端口，而第二XOR門128的第二輸入端口連接到除法器112的Q輸出端口。第一XOR門126的輸出端口連接到第一觸發(fā)器130的D輸入端口，而第二XOR門128的輸出端口連接到第二觸發(fā)器132的D輸入端口。例如，第一觸發(fā)器130和第二觸發(fā)器132是圖2所示的邊沿觸發(fā)D觸發(fā)器。第一觸發(fā)器130和第二觸發(fā)器132的時(shí)鐘信號(hào)輸入端口連接到時(shí)鐘信號(hào)輸入端口104從而接收時(shí)鐘信號(hào)clk。第一觸發(fā)器130和第二觸發(fā)器132的Q輸出端口分別連接至解碼邏輯電路138的第一和第二輸入端口，同樣它們還分別連接到第一AND門134的第一和第二輸入端口。第一緒D門134的輸出端口連接到第二AND門136的第一輸入端口，而第二緒D門136的第二輸入端口則連接到n通道4電平數(shù)據(jù)輸入端口106的一個(gè)通道。這時(shí)，第二AND門136的輸出端口連接至解碼邏輯電路138的第三輸入端口。在工作期間，將被除后的4電平輸入數(shù)據(jù)信號(hào)din—ml[n]:與第一XOR門126內(nèi)的被除后的時(shí)鐘信號(hào)clk進(jìn)行比較以提供第一比較信號(hào)，并與第二XOR門128內(nèi)的被除后的1比特?cái)?shù)據(jù)信號(hào)din進(jìn)行比較以提供第二比較信號(hào)。如果被除后的4電平輸入數(shù)據(jù)信號(hào)din一ml[n]不同于被除后的時(shí)鐘信號(hào)clk而等于被除后的1比特?cái)?shù)據(jù)信號(hào)din，那么第一比較信號(hào)將設(shè)置第一觸發(fā)器130以提供指示邏輯'r的輸出信號(hào)，而第二觸發(fā)器132提供邏輯'0'。類似地，如果被除后的4電平輸入數(shù)據(jù)信號(hào)din—ral[n]不同于被除后的1比特?cái)?shù)據(jù)信號(hào)din，那么第二比較信號(hào)將設(shè)置第一觸發(fā)器132以提供指示邏輯'1，的輸出信號(hào)，而第一觸發(fā)器130提供邏輯'0'。這些輸出信號(hào)隨后被分別發(fā)送至解碼邏輯電路138的第一和第二輸入端口從而據(jù)此并根據(jù)例如下面的表格l所示的解碼邏輯產(chǎn)生2比特?cái)?shù)據(jù)信號(hào)。當(dāng)被除后的4電平輸入數(shù)據(jù)信號(hào)din—ral[n]與被除后的時(shí)鐘信號(hào)clk和被除后的1比特?cái)?shù)據(jù)信號(hào)din兩者都不相同時(shí)，觸發(fā)器130和132兩者都被設(shè)置成提供邏輯"，。在這種情況下，第一AND門135產(chǎn)生邏輯'1，提供到第二AND門136的第一輸入端口。與4電平輸入數(shù)據(jù)信號(hào)din—ml[n]—起在第二輸入端口被接收，當(dāng)4電平輸入數(shù)據(jù)信號(hào)din—ml[n]表示了邏輯'1，，那么第二AND門136產(chǎn)生邏輯'1，；而當(dāng)4電平輸入數(shù)據(jù)信號(hào)din—ml[n]表示了邏輯'0'，那么第二AND門136產(chǎn)生邏輯'0';隨后這個(gè)數(shù)據(jù)被發(fā)送至解碼邏輯電路138的第三輸入端口。根據(jù)在第一和第二輸入端口接收到的信號(hào)，解碼邏輯電路138按照表格1所示產(chǎn)生2比特二進(jìn)制信號(hào)。<table>tableseeoriginaldocumentpage13</column></row><table>表格1當(dāng)從觸發(fā)器130和132接收到的信號(hào)不同時(shí)，解碼邏輯電路138根據(jù)觸發(fā)器130和132中的哪一個(gè)提供邏輯'r來(lái)產(chǎn)生'oo，或'or。當(dāng)兩個(gè)觸發(fā)器都提供邏輯'T時(shí)，解碼邏輯電路138根據(jù)在第三輸入端口接收到的邏輯值產(chǎn)生'io'或'ir。用于實(shí)現(xiàn)表格i中的邏輯真值表的邏輯電路在本領(lǐng)域中是已知的。為了確保4電平邏輯解碼器ioo正確地工作，在預(yù)定的時(shí)間間隔內(nèi)即在使用2比特輸出數(shù)據(jù)信號(hào)dout被之前，l比特?cái)?shù)據(jù)信號(hào)din需要至少?gòu)?o'到'r地改變一次，或者反之亦然。否則，4電平邏輯解碼器100不可能在1比特?cái)?shù)據(jù)信號(hào)din和靜態(tài)值'0'或'r之間進(jìn)行區(qū)分。如果輸出信號(hào)在時(shí)鐘信號(hào)clk的m個(gè)周期以后被采用，那么din上的m比特?cái)?shù)據(jù)僅僅可以表示2m-(m+l)個(gè)值。例如，當(dāng)m=4，din上不允許的值為{1111}、{1110}、{1100}、{1000}、和{0000}，這是因?yàn)閐in不會(huì)為這些值而改變。排除了不允許的(m+l)個(gè)值并不在din為串行輸入的應(yīng)用中產(chǎn)生實(shí)質(zhì)的設(shè)計(jì)限制。為了正確區(qū)分靜態(tài)值<1'和'0'以及動(dòng)態(tài)值clk和din，4電平邏輯解碼器100需要clk上的p個(gè)時(shí)鐘脈沖，其中p為din不從'0'變?yōu)闀r(shí)的最大時(shí)鐘脈沖數(shù)，反之亦然。這個(gè)等待時(shí)間完全處于典型的高速串行總線應(yīng)用的限制之下。參見(jiàn)圖3，圖中示出了利用根據(jù)本發(fā)明的4電平邏輯解碼器100對(duì)4電平輸入數(shù)據(jù)信號(hào)進(jìn)行解碼的簡(jiǎn)化流程圖。參見(jiàn)框10，接收到n個(gè)4電平輸入數(shù)據(jù)信號(hào)、時(shí)鐘信號(hào)、和1比特?cái)?shù)據(jù)信號(hào)，其中n至少為1。利用所述時(shí)鐘信號(hào)和所述1比特?cái)?shù)據(jù)信號(hào)對(duì)所述4電平輸入數(shù)據(jù)信號(hào)進(jìn)行4電平編碼。另外，1比特?cái)?shù)據(jù)信號(hào)在預(yù)定的時(shí)間間隔內(nèi)至少改變一次其比特值。一旦接收，n個(gè)4電平輸入數(shù)據(jù)信號(hào)中的每一個(gè)、時(shí)鐘信號(hào)、和1比特?cái)?shù)據(jù)信號(hào)分別由除法器124、114、和112處理，于是處理過(guò)的信號(hào)在未處理過(guò)的信號(hào)的同一個(gè)脈沖邊沿改變其比特值，這就導(dǎo)致脈沖數(shù)除以2。利用比較電路125的X0R門126，4電平輸入數(shù)據(jù)信號(hào)的每一個(gè)與時(shí)鐘信號(hào)相互比較，并且據(jù)此為4電平輸入數(shù)據(jù)信號(hào)的每一個(gè)提供了第一比較數(shù)據(jù)信號(hào)一一框20。同時(shí)，利用XOR門128，4電平輸入數(shù)據(jù)信號(hào)與1比特?cái)?shù)據(jù)信號(hào)相互比較，并且據(jù)此為4電平輸入數(shù)據(jù)信號(hào)的每一個(gè)提供了第二比較數(shù)據(jù)信號(hào)一一框30。利用觸發(fā)器130和132，根據(jù)第一和第二比較數(shù)據(jù)信號(hào)，分別為4電平輸入數(shù)據(jù)信號(hào)的每一個(gè)產(chǎn)生了第三和第四比較數(shù)據(jù)信號(hào)一一框40。根據(jù)已知的1比特?cái)?shù)據(jù)信號(hào)在預(yù)定的時(shí)間間隔內(nèi)至少改變一次其比特值，第三和第四比較數(shù)據(jù)信號(hào)指示的所述4電平輸入數(shù)據(jù)信號(hào)的比特值代表了所述時(shí)鐘信號(hào)、所述1比特?cái)?shù)據(jù)信號(hào)、和所述4電平輸入數(shù)據(jù)信號(hào)靜態(tài)值中的一個(gè)。參見(jiàn)框50，對(duì)于4電平輸入數(shù)據(jù)信號(hào)的每一個(gè)，第三和第四比較數(shù)據(jù)信號(hào)被提供到相應(yīng)的解碼邏輯電路138。如果第三和第四比較數(shù)據(jù)信號(hào)指示的所述4電平輸入數(shù)據(jù)信號(hào)的數(shù)據(jù)比特值是4電平輸入數(shù)據(jù)信號(hào)靜態(tài)值中的一個(gè)一一框60——?jiǎng)t利用AND門134和136把靜態(tài)值提供至解碼邏輯電路138——框70。解碼邏輯電路138隨后根據(jù)第三和第四比較數(shù)據(jù)信號(hào)中的一個(gè)以及靜態(tài)值產(chǎn)生2比特輸出數(shù)據(jù)信號(hào)一一框80。如在優(yōu)選實(shí)施例中所示，4電平邏輯解碼器100可由僅包括用于在提供至解碼邏輯電路138之前預(yù)處理n個(gè)4電平輸入數(shù)據(jù)信號(hào)din—ml[n]的3n+2個(gè)觸發(fā)器、2n個(gè)X0R門、和2n個(gè)A固門的簡(jiǎn)單設(shè)計(jì)實(shí)現(xiàn)。這是通過(guò)在所述1比特?cái)?shù)據(jù)信號(hào)din上開(kāi)發(fā)較小的限制實(shí)現(xiàn)的，這種限制在高速串行總線的設(shè)計(jì)中可以很容易地克服，從而產(chǎn)生完全同步電路。沒(méi)有延時(shí)單元的4電平邏輯解碼器很有優(yōu)勢(shì)，它允許使用HDL來(lái)對(duì)電路進(jìn)行建模，從而消除了人工的門電平實(shí)現(xiàn)和人工的定時(shí)校驗(yàn)的需要，從而確實(shí)地降低了設(shè)計(jì)時(shí)間和成本。此外，4電平邏輯解碼器100可以很容易地利用尺寸遠(yuǎn)小于包括延時(shí)單元的解碼器的電路來(lái)實(shí)現(xiàn)。由于利用了簡(jiǎn)單邏輯器件和很小的尺寸，制造成本大大降低。優(yōu)選地，所有器件都集成在單個(gè)半導(dǎo)體芯片上，其通過(guò)使用與n個(gè)解碼電路120同樣設(shè)計(jì)的器件而變得方便，這樣就要求完全一樣的制造步驟。例如，4電平邏輯解碼器100在與I2C串行總線相結(jié)合時(shí)尤其有利?？梢酝ㄟ^(guò)這樣的方式實(shí)現(xiàn)具有4"個(gè)可選從設(shè)備地址的I2C串行總線從設(shè)備提供在數(shù)據(jù)比特上代表了兩個(gè)靜態(tài)值'l'和'0'中的一個(gè)或者代表了兩個(gè)動(dòng)態(tài)值I2C時(shí)鐘信號(hào)scl和I2C串行輸入sda中的一個(gè)的4電平輸入數(shù)據(jù)信號(hào)din—ml[n]。知道了系統(tǒng)對(duì)高速串行總線和數(shù)字核心電路的要求，就可以通過(guò)執(zhí)行存儲(chǔ)在存儲(chǔ)介質(zhì)中的基于以上描述的指令在計(jì)算機(jī)上設(shè)計(jì)出4電平邏輯解碼器100。根據(jù)本發(fā)明的4電平邏輯解碼器100的實(shí)現(xiàn)已經(jīng)利用優(yōu)選實(shí)施例予以說(shuō)明，但是顯然的是，本發(fā)明并不限于此。存在利用邏輯器件并基于所知的1比特?cái)?shù)據(jù)信號(hào)在預(yù)定的時(shí)間間隔內(nèi)至少改變一次其比特值來(lái)實(shí)施所述預(yù)處理電路的多種可能性。此外，所述4電平邏輯解碼器100的預(yù)處理電路很容易適用4電平輸入數(shù)據(jù)信號(hào)的不同編碼方案。本發(fā)明的多種其它實(shí)施例在不偏離由所附權(quán)利要求限定的本發(fā)明的精神和范圍的情況下對(duì)于本領(lǐng)域技術(shù)人員而言是明顯的。權(quán)利要求1.一種對(duì)4電平輸入數(shù)據(jù)信號(hào)進(jìn)行解碼的方法，其包括步驟接收(10)n個(gè)4電平輸入數(shù)據(jù)信號(hào)、時(shí)鐘信號(hào)、和1比特?cái)?shù)據(jù)信號(hào)，其中n至少為1，利用所述時(shí)鐘信號(hào)和所述1比特?cái)?shù)據(jù)信號(hào)對(duì)所述輸入數(shù)據(jù)信號(hào)進(jìn)行4電平編碼，所述1比特?cái)?shù)據(jù)信號(hào)在預(yù)定的時(shí)間間隔內(nèi)至少改變一次其比特值；把所述n個(gè)4電平輸入數(shù)據(jù)信號(hào)的每一個(gè)和所述時(shí)鐘信號(hào)進(jìn)行比較(20)，從而據(jù)此為所述n個(gè)4電平輸入數(shù)據(jù)信號(hào)的每一個(gè)提供第一比較數(shù)據(jù)信號(hào)；把所述n個(gè)4電平輸入數(shù)據(jù)信號(hào)的每一個(gè)和所述1比特?cái)?shù)據(jù)信號(hào)進(jìn)行比較(30)，從而據(jù)此為所述n個(gè)4電平輸入數(shù)據(jù)信號(hào)的每一個(gè)提供第二比較數(shù)據(jù)信號(hào)；利用所述第一比較數(shù)據(jù)信號(hào)和所述第二比較數(shù)據(jù)信號(hào)并且基于在預(yù)定的時(shí)間間隔內(nèi)至少改變一次其比特值的所述1比特?cái)?shù)據(jù)信號(hào)，為所述n個(gè)4電平輸入數(shù)據(jù)信號(hào)的每一個(gè)確定(40)所述4電平輸入數(shù)據(jù)信號(hào)的數(shù)據(jù)比特值是否表示了所述時(shí)鐘信號(hào)、所述1比特?cái)?shù)據(jù)信號(hào)、和所述4電平輸入數(shù)據(jù)信號(hào)的靜態(tài)值中的一個(gè)；并且利用解碼邏輯電路根據(jù)所述確定的數(shù)據(jù)比特值表示為所述n個(gè)4電平輸入數(shù)據(jù)信號(hào)的每一個(gè)產(chǎn)生(80)2比特輸出數(shù)據(jù)信號(hào)。2.如權(quán)利要求1所述的對(duì)4電平輸入數(shù)據(jù)信號(hào)進(jìn)行解碼的方法，其包括對(duì)所述時(shí)鐘信號(hào)、所述1比特?cái)?shù)據(jù)信號(hào)、和所述n個(gè)4電平輸入數(shù)據(jù)信號(hào)的每一個(gè)進(jìn)行處理，使得處理過(guò)的信號(hào)在未處理過(guò)的信號(hào)的同一脈沖邊沿改變其比特值，從而脈沖的數(shù)目被除以2。3.如權(quán)利要求1和2之一所述的對(duì)4電平輸入數(shù)據(jù)信號(hào)進(jìn)行解碼的方法，其包括根據(jù)所述第一比較數(shù)據(jù)信號(hào)和所述第二比較數(shù)據(jù)信號(hào)產(chǎn)生第三比較數(shù)據(jù)信號(hào)和第四比較數(shù)據(jù)信號(hào)，所述第三比較數(shù)據(jù)信號(hào)和所述第四比較數(shù)據(jù)信號(hào)指示的所述4電平輸入數(shù)據(jù)信號(hào)的數(shù)據(jù)比特值表示了所述時(shí)鐘信號(hào)、所述1比特?cái)?shù)據(jù)信號(hào)、和所述靜態(tài)值中的一個(gè)。4.如權(quán)利要求3所述的對(duì)4電平輸入數(shù)據(jù)信號(hào)進(jìn)行解碼的方法，包括將所述第三比較數(shù)據(jù)信號(hào)和所述第四比較數(shù)據(jù)信號(hào)提供給所述解碼邏輯電路(138)。5.如權(quán)利要求1到4之一所述的對(duì)4電平輸入數(shù)據(jù)信號(hào)進(jìn)行解碼的方法，包括將所述4電平輸入數(shù)據(jù)信號(hào)的所述靜態(tài)值提供給所述解碼邏輯電路(138)。6.如權(quán)利要求4和5之一所述的對(duì)4電平輸入數(shù)據(jù)信號(hào)進(jìn)行解碼的方法，其中利用所述第三比較數(shù)據(jù)信號(hào)和所述第四比較數(shù)據(jù)信號(hào)產(chǎn)生所述2比特輸出數(shù)據(jù)信號(hào)。7.如權(quán)利要求5和6之一所述的對(duì)4電平輸入數(shù)據(jù)信號(hào)進(jìn)行解碼的方法，其中利用所述4電平輸入數(shù)據(jù)信號(hào)的所述靜態(tài)值產(chǎn)生所述2比特輸出數(shù)據(jù)信號(hào)。8.—種4電平邏輯解碼器，包括用于接收時(shí)鐘信號(hào)的時(shí)鐘信號(hào)輸入端口(104);用于接收1比特?cái)?shù)據(jù)信號(hào)的1比特?cái)?shù)據(jù)輸入端口(102)，所述1比特?cái)?shù)據(jù)信號(hào)在預(yù)定的時(shí)間間隔內(nèi)至少改變一次其比特值；用于接收n個(gè)4電平輸入數(shù)據(jù)信號(hào)的n通道4電平數(shù)據(jù)輸入端口(106)，其中n至少為1，利用所述時(shí)鐘信號(hào)和所述1比特?cái)?shù)據(jù)信號(hào)可對(duì)所述n個(gè)4電平輸入數(shù)據(jù)信號(hào)進(jìn)行4電平編碼；以及n個(gè)解碼電路(120)，所述n個(gè)解碼電路中的每個(gè)都連接到所述時(shí)鐘信號(hào)輸入端口(104)、所述1比特?cái)?shù)據(jù)輸入端口(102)、所述n通道4電平數(shù)據(jù)輸入端口(106)的一個(gè)通道、以及n通道2比特輸出端口(108)的一個(gè)通道，其中所述n個(gè)解碼電路(120)的每一個(gè)均包括與n通道4電平數(shù)據(jù)輸入端口(106)的一個(gè)通道和所述時(shí)鐘信號(hào)輸入端口(104)進(jìn)行通信的第一比較電路(126,130)，所述第一比較電路用于將所述4電平輸入數(shù)據(jù)信號(hào)和所述時(shí)鐘信號(hào)進(jìn)行比較，并且據(jù)此提供第一比較數(shù)據(jù)信號(hào)；與所述n通道4電平數(shù)據(jù)輸入端口(106)的一個(gè)通道和所述l比特?cái)?shù)據(jù)輸入端口(102)進(jìn)行通信的第二比較電路(128，132)，所述第二比較電路用于將所述4電平輸入數(shù)據(jù)信號(hào)和所述1比特?cái)?shù)據(jù)信號(hào)進(jìn)行比較，并且據(jù)此提供第二比較數(shù)據(jù)信號(hào)；與所述第一比較電路(126，130)、所述第二比較電路(128，132)、以及所述n通道4電平數(shù)據(jù)輸入端口(106)的一個(gè)通道進(jìn)行通信的門電路(134，136)，如果所述第一比較數(shù)據(jù)信號(hào)和所述第二比較數(shù)據(jù)信號(hào)指示了作為所述4電平輸入數(shù)據(jù)信號(hào)的靜態(tài)值中的一個(gè)的所述4電平輸入數(shù)據(jù)信號(hào)的數(shù)據(jù)比特值，那么所述門電路發(fā)送所述4電平輸入數(shù)據(jù)信號(hào)的靜態(tài)值；以及與所述第一比較電路(126，130)、所述第二比較電路(128，132)、所述門電路(134,136)、以及所述n通道2比特輸出端口(108)的一個(gè)通道進(jìn)行通信的解碼邏輯電路(138)，所述解碼邏輯電路用于根據(jù)所述第一比較數(shù)據(jù)信號(hào)、所述第二比較數(shù)據(jù)信號(hào)、和所述靜態(tài)值來(lái)產(chǎn)生2比特輸出數(shù)據(jù)信號(hào)，其中所述第一和第二比較數(shù)據(jù)信號(hào)指示了代表所述時(shí)鐘信號(hào)、所述1比特?cái)?shù)據(jù)信號(hào)、和所述4電平輸入數(shù)據(jù)信號(hào)靜態(tài)值中的一個(gè)的所述4電平輸入數(shù)據(jù)信號(hào)的數(shù)據(jù)比特值，并且所述第一和第二比較數(shù)據(jù)信號(hào)基于在所述預(yù)定的時(shí)間間隔內(nèi)至少改變一次其比特值的所述1比特?cái)?shù)據(jù)信號(hào)。9.如權(quán)利要求8所述的4電平邏輯解碼器，包括插入在所述時(shí)鐘信號(hào)輸入端口(104)和所述n個(gè)解碼電路(120)之間的第一除法器(114)，所述第一除法器(114)用于處理所述時(shí)鐘信號(hào)，使得處理過(guò)的信號(hào)在未處理過(guò)的信號(hào)的同一脈沖邊沿改變其比特值；插入在所述1比特?cái)?shù)據(jù)輸入端口(102)和所述n個(gè)解碼電路(120)之間的第二除法器(112)，所述第二除法器(112)用于處理所述1比特?cái)?shù)據(jù)信號(hào)，使得處理過(guò)的信號(hào)在未處理過(guò)的信號(hào)的同一脈沖邊沿改變其比特值；以及第三除法器(124)，所述第三除法器布置在所述解碼電路(120)的每一個(gè)內(nèi)并且與n通道4電平數(shù)據(jù)輸入端口(106)、所述第一比較電路(126，130)和所述第二比較電路(128，132)進(jìn)行通信，并且所述第三除法器用于處理所述4電平輸入數(shù)據(jù)信號(hào)，使得處理過(guò)的信號(hào)在未處理過(guò)的信號(hào)的同一脈沖邊沿改變其比特值。10.如權(quán)利要求9所述的4電平邏輯解碼器，其中所述第一、所述第二和所述第三除法器(114，112，124)是觸發(fā)器。11.如權(quán)利要求IO所述的4電平邏輯解碼器，其中所述第一、所述第二和所述第三除法器(114，112，124)是按照反轉(zhuǎn)類型連接的D型觸發(fā)器。12.如權(quán)利要求9到11之一所述的4電平邏輯解碼器，其中所述第一比較電路包括第一X0R門(126)，其第一輸入端口連接到所述第一除法器(114)的Q輸出端口，而第二輸入端口連接到所述第三除法器(124)的Q輸出端口；并且其中所述第二比較電路包括第二X0R門(128)，其第一輸入端口連接到所述第二除法器(112)的Q輸出端口，而第二輸入端口連接到所述第三除法器(124)的Q輸出端口。13.如權(quán)利要求12所述的4電平邏輯解碼器，其中所述第一比較電路包括第一觸發(fā)器(130)，其D輸入端口連接到所述第一X0R門(126)的輸出端口，時(shí)鐘信號(hào)端口連接到所述時(shí)鐘信號(hào)輸入端口(104)，Q輸出端口連接到所述解碼邏輯電路(138)的第一輸入端口；并且其中所述第二比較電路包括第二觸發(fā)器(132)，其D輸入端口連接到所述第二X0R門(128)的輸出端口，時(shí)鐘信號(hào)端口連接到所述時(shí)鐘信號(hào)輸入端口(104)，Q輸出端口連接到所述解碼邏輯電路(138)的第二輸入端口。14.如權(quán)利要求13所述的4電平邏輯解碼器，其中所述第一觸發(fā)器(130)和第二觸發(fā)器(132)是D觸發(fā)器。15.如權(quán)利要求13和14之一所述的4電平邏輯解碼器，其中所述門電路包括第一認(rèn)D門(134)，其第一輸入端口連接到所述第一觸發(fā)器(130)的Q輸出端口，而其第二輸入端口連接到第二觸發(fā)器(132)的Q輸出端口；和第二緒D門(136)，其第一輸入端口連接到所述4電平數(shù)據(jù)輸入端口(106)，其第二輸入端口連接到所述第一AND門(134)的輸出端口，而其輸出端口則連接到所述解碼邏輯電路(138)的第三輸入端口。16.—種含有數(shù)據(jù)存儲(chǔ)其中存儲(chǔ)介質(zhì)，所述數(shù)據(jù)用于在被執(zhí)行時(shí)產(chǎn)生4電平邏輯解碼器集成電路設(shè)計(jì)，所述4電平邏輯解碼器集成電路包括用于接收時(shí)鐘信號(hào)的時(shí)鐘信號(hào)輸入端口(104);用于接收1比特?cái)?shù)據(jù)信號(hào)的1比特?cái)?shù)據(jù)輸入端口(102)，所述1比特?cái)?shù)據(jù)信號(hào)在預(yù)定的時(shí)間間隔內(nèi)至少改變一次其比特值；用于接收n個(gè)4電平輸入數(shù)據(jù)信號(hào)的n通道4電平數(shù)據(jù)輸入端口(106)，其中n至少為1，利用所述時(shí)鐘信號(hào)和所述1比特?cái)?shù)據(jù)信號(hào)可對(duì)所述n個(gè)4電平輸入數(shù)據(jù)信號(hào)進(jìn)行4電平編碼；以及n個(gè)解碼電路(120)，所述n個(gè)解碼電路中的每個(gè)都連接到所述時(shí)鐘信號(hào)輸入端口(104)、所述l比特?cái)?shù)據(jù)輸入端口(102)、所述n通道4電平數(shù)據(jù)輸入端口(106)的一個(gè)通道、以及n通道2比特輸出端口(108)的一個(gè)通道，其中所述n個(gè)解碼電路(120)的每一個(gè)均包括與n通道4電平數(shù)據(jù)輸入端口(106)的一個(gè)通道和所述時(shí)鐘信號(hào)輸入端口(104)進(jìn)行通信的第一比較電路(126，130)，所述第一比較電路用于將所述4電平輸入數(shù)據(jù)信號(hào)和所述時(shí)鐘信號(hào)進(jìn)行比較，并且據(jù)此提供第一比較數(shù)據(jù)信號(hào)；與所述n通道4電平數(shù)據(jù)輸入端口(106)的一個(gè)通道和所述l比特?cái)?shù)據(jù)輸入端口(102)進(jìn)行通信的第二比較電路(128，132)，所述第二比較電路用于將所述4電平輸入數(shù)據(jù)信號(hào)和所述1比特?cái)?shù)據(jù)信號(hào)進(jìn)行比較，并且據(jù)此提供第二比較數(shù)據(jù)信號(hào)；與所述第一比較電路(126，130)、所述第二比較電路(128，132)、以及所述n通道4電平數(shù)據(jù)輸入端口(106)的一個(gè)通道進(jìn)行通信的門電路(134，136)，如果所述第一比較數(shù)據(jù)信號(hào)和所述第二比較數(shù)據(jù)信號(hào)指示了作為所述4電平輸入數(shù)據(jù)信號(hào)的靜態(tài)值中的一個(gè)的所述4電平輸入數(shù)據(jù)信號(hào)的數(shù)據(jù)比特值，那么所述門電路發(fā)送所述4電平輸入數(shù)據(jù)信號(hào)的靜態(tài)值；以及與所述第一比較電路(126，130)、所述第二比較電路(128，132)、所述門電路(134，136)、以及所述n通道2比特輸出端口(108)的一個(gè)通道進(jìn)行通信的解碼邏輯電路(138)，所述解碼邏輯電路用于根據(jù)所述第一比較數(shù)據(jù)信號(hào)、所述第二比較數(shù)據(jù)信號(hào)、和所述靜態(tài)值來(lái)產(chǎn)生2比特輸出數(shù)據(jù)信號(hào)，其中所述第一和第二比較數(shù)據(jù)信號(hào)指示了代表所述時(shí)鐘信號(hào)、所述1比特?cái)?shù)據(jù)信號(hào)、和所述4電平輸入數(shù)據(jù)信號(hào)靜態(tài)值中的一個(gè)的所述4電平輸入數(shù)據(jù)信號(hào)的數(shù)據(jù)比特值，并且所述第一和第二比較數(shù)據(jù)信號(hào)基于在所述預(yù)定的時(shí)間間隔內(nèi)至少改變一次其比特值的所述1比特?cái)?shù)據(jù)信號(hào)。全文摘要本發(fā)明涉及用于將n個(gè)4電平輸入數(shù)據(jù)信號(hào)解碼成n個(gè)2比特信號(hào)的4電平邏輯解碼器。4電平邏輯解碼器包括n個(gè)解碼電路(120)，其中每個(gè)解碼電路均包括用來(lái)所述將4電平輸入數(shù)據(jù)信號(hào)與時(shí)鐘信號(hào)和1比特?cái)?shù)據(jù)信號(hào)進(jìn)行比較的比較電路(125)。根據(jù)比較結(jié)果，所述4電平輸入數(shù)據(jù)信號(hào)中代表了時(shí)鐘信號(hào)、1比特?cái)?shù)據(jù)信號(hào)、和所述4電平輸入數(shù)據(jù)信號(hào)靜態(tài)值之一的數(shù)據(jù)比特值的信號(hào)被提供至解碼邏輯電路(138)。根據(jù)這些信號(hào)，所述解碼邏輯電路(138)隨后產(chǎn)生2比特輸出數(shù)據(jù)信號(hào)。利用可由HDL建模的簡(jiǎn)單邏輯器件電路，所述4電平邏輯解碼器可很容易地實(shí)現(xiàn)。文檔編號(hào)H03M5/20GK101228698SQ200680026581公開(kāi)日2008年7月23日申請(qǐng)日期2006年7月21日優(yōu)先權(quán)日2005年7月22日發(fā)明者羅伯特·赫勒伊申請(qǐng)人:Nxp股份有限公司