專利名稱：使esd電容線性化的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及IC(集成電路)輸入的靜電放電(ESD)保護(hù)電路，以及 更具體而言，涉及對用于輸入上的保護(hù)電路的載荷電容的控制。
背景技術(shù)：
集成電路易遭受到以及可以被ESD脈沖損壞。眾所周知上述 ESD脈沖可以從幾種來源發(fā)出， 一個主要的來源是從人們接觸IC造 成的。但是，其他的來源可以產(chǎn)生破壞性的ESD事件。上述ESD脈 沖可以包括存在大約一百納秒的幾千伏和安培的電流。ESD事件(定 義為放電或脈沖)通常驅(qū)動電流進(jìn)入IC，但是也可以使電流從IC減 弱。提供了上述兩種類型的保護(hù)。在過去的許多年中已經(jīng)開發(fā)了提供可靠保護(hù)的保護(hù)器件和電路。 這些保護(hù)電路中的一些使用在脈沖進(jìn)入IC前使ESD脈沖放電的電壓 限制器件。美國專利5，940，258 ('258)說明了在圖1中被功能性地再現(xiàn) 的保護(hù)電路。在圖1中，在墊盤(pad ) 1上發(fā)生的正向ESD脈沖被電容性地 耦合4到分享共同的基片的NMOS晶體管Ql和Q2的柵極。Q2小 于Ql并變得更快，且在Rl和共同基片間產(chǎn)生電壓。該基片電壓幫 助Q1更加充分地導(dǎo)通，從而使ESD脈沖放電。然而，'258電路和其他現(xiàn)有技術(shù)ESD保護(hù)電路的局限性在于電 路在墊盤上產(chǎn)生載荷電容，其對輸入電壓水平敏感。該敏感性使輸入 信號失真并降低電路的性能。另一現(xiàn)有技術(shù)電路顯示于美國專利6,690,066中。該專利通過在 Ql的漏極和圖1的墊盤之間引入二極管Dl在'258專利基礎(chǔ)上進(jìn)行了 改進(jìn)。二極管Dl針對墊盤隔離Ql的漏電容并使Q1的漏電容最小，并且，重要的是，二極管電容具有正電壓系數(shù)，可以用于抵消Q1和 Q2的負(fù)電壓電容系數(shù)。以上述方式，可以使墊盤2上的電容栽荷更 加恒定且對改變輸入信號電壓的敏感性下降。'066專利旨在使ESD電路電容線性化，但僅是對地參考基準(zhǔn)的 電路。本發(fā)明在提供到電力軌(power rail)和地的ESD保護(hù)放電路 徑的同時，使ESD電容線性化。當(dāng)例如接地路徑不足以使ESD脈沖 放電時，平行的路徑提高了 ESD保護(hù)。此外，具有以Vee為參考基準(zhǔn) 的本發(fā)明的ESD電路允許其被設(shè)計成能夠更加忍受電力軌上的過電 壓。典型的IC電路位于電力軌和地之間，但是，正如本領(lǐng)域技術(shù)人 員所知道的，電路可以位于兩個電壓水平之間，較高的可以被指定為Vdd，較低的為Vss。在本發(fā)明中，Vee代表較高電壓水平，接地代表較低電壓水平。 發(fā)明內(nèi)容本發(fā)明提供了到地V^和電力軌V"的ESD保護(hù)電路。在優(yōu)選實 施例中，到接地的保護(hù)器件是NMOS，其漏極與受保護(hù)的墊盤相連。 NMOS具有負(fù)的漏電容電壓系數(shù)。在本實施例中，到電力軌的保護(hù)器 件是PMOS，其漏極與墊盤相連。PMOS具有正的漏電容電壓系數(shù)。 P和NMOS晶體管的分級允許設(shè)計者對NMOS和PMOS的漏電容進(jìn) 行平衡，以使符合電容在一定范圍的電壓上基本上不敏感或恒定。另 外，墊盤被保護(hù)于地和電力軌，從而提供冗余路徑的可靠性。當(dāng)?shù)睾?電力軌都不足以使ESD事件放電時，這是有優(yōu)勢的。具有到地和電力軌的保護(hù)的其他優(yōu)勢在于可以將電路設(shè)計成其 在電力軌上具有對電壓變化的容差。上迷變化的大多數(shù)典型情況是過 電壓。本發(fā)明電路和方法將元件與墊盤相連，以保護(hù)與墊盤相連的任何 電路不遭受損壞性的ESD脈沖。本發(fā)明電路與墊盤相連，然而，正 如本領(lǐng)域技術(shù)人員所知的，連接可以是"功能性的，，，原因在于可以將其他元件加"連接"點(diǎn)之間，而這不以任何有意義的方式改變本發(fā)明的 電路和方法的操作。將會為本領(lǐng)域技術(shù)人員理解的是盡管下列詳細(xì)描述將通過參考 說明性的實施例、附圖以及使用方法而進(jìn)行，本發(fā)明的目的不是受限 于上述實施例和使用方法。相反，本發(fā)明是廣義的，并且僅由附加的 請求保護(hù)的范圍限定。


本發(fā)明的下列描述參考附圖，其中 圖1是現(xiàn)有技術(shù)ESD電路的功能性示意圖； 圖2是說明本發(fā)明的實施例的示意圖； 圖3是說明本發(fā)明對輸入電容的影響的圖； 圖4是本發(fā)明的另一優(yōu)選實施例的示意圖；圖5是輸入電流與Vce電壓的函數(shù)關(guān)系的圖。
具體實施方式
圖2說明了用于保護(hù)電路CKT A不受可能在墊盤上出現(xiàn)的ESD 脈沖的影響的與墊盤IO相連的ESD保護(hù)電路。方法是驅(qū)散或使在墊 盤10上出現(xiàn)的ESD脈沖直接放電到地12和/或Vee 14，使得很小的 或沒有高電壓或電流尖峰進(jìn)入CKT A。重要的是，按照該ESD保護(hù)， 使保護(hù)電路的載荷電容與墊盤10上的輸入信號電壓基本上恒定。就ESD保護(hù)而言，二極管D2是反偏壓的，在從墊盤10到Q4 的柵極16建立電容路徑。上升的ESD脈沖被耦合到使Q4導(dǎo)通的柵 極16，從而使ESD脈沖放電。在另一優(yōu)選實施例中，在'066和，258 專利中所描述和示教的技術(shù)(其中NMOS晶體管共用相同的基片，一 個驅(qū)動基片，而第二個更加充分地導(dǎo)通)，可以在本發(fā)明內(nèi)，作為從墊 盤到地的放電路徑被實現(xiàn)。然而，圖2包括Q3(PMOS)，使墊盤10與電力軌14相連。將 Q3連接，以顯示眾所周知的二極管連接，其陽極在墊盤10上，其陰極在電力軌14上。墊盤IO上的正向ESD脈沖將導(dǎo)通Q3的體二極管， 并將ESD脈沖放電到電力軌。因此，將有經(jīng)由Q3和Q4的正向ESD 脈沖同時放電。由于也存在與Q4相關(guān)聯(lián)的體二極管，負(fù)ESD脈沖將 通過該體二極管放電到地。如上所述，如果信號(尤其是模擬信號)，出現(xiàn)在塾盤10上，但 墊盤10上的電容載荷隨信號水平而變化，信號將失真或者被折中， 并且顯而易見的是，較高頻率的信號將更加受影響。圖2的電路給出 了墊盤10上的電容載荷，包括二極管D2和Q3和Q4的漏極。通常， D1和Q4的電容將具有負(fù)電壓系數(shù)，而Q3將具有正系數(shù)。正如制造 上述器件領(lǐng)域技術(shù)人員所知的，在制造上述結(jié)構(gòu)的尺寸(size)和物 理特征時，可以將D1、 Q4和Q3的電容值設(shè)計成在一定范圍的輸入 電壓上保持基本上恒定。圖3顯示了在墊盤IO上獲得1到2伏輸入電壓水平之間的恒定 電容的元件的一個尺寸確定(sizing) 。 二極管Dl被作為因素引入到 上述圖中，但未顯示。重新對元件進(jìn)行尺寸確定(resizing)將允許設(shè) 計者在不同輸入偏壓上提供線性電容。圖4說明了另一優(yōu)選實施例，其中ESD電路容忍Vcc20線上的 過電壓。圖5顯示了當(dāng)Vcc超過正6伏時的墊盤22上的IN電流。圖 2的電路的軌跡30顯示了與圖4的電路的軌跡40相比而言顯著增加 的IN電流。圖4將兩個附加的PMOS晶體管加到圖2的電路的所示的墊盤 22和Vcc之間。當(dāng)Vcc升高時，Q5將導(dǎo)通對Q3的基片施加偏壓， 并使Q6的基片和漏極更高，防止寄生晶體管導(dǎo)通。此外，當(dāng)Vcc降 低到墊盤22電壓水平以下時，Q6將導(dǎo)通驅(qū)動Q3和Q5的基片更高， 防止Q3和Q5導(dǎo)通。應(yīng)當(dāng)理解的是上述實施例在此處作為實例而給出，并且其許多變 更和替換是可行的。因此，應(yīng)當(dāng)從廣義的角度將本發(fā)明看作僅由追加 的權(quán)利要求書的范圍所提出。
權(quán)利要求
1.一種用于相對于電壓使ESD保護(hù)電路的電容線性化的方法，該方法包括以下步驟經(jīng)由位于墊盤和地之間的NMOS晶體管的漏極，提供到地的第一放電路徑；以及經(jīng)由位于墊盤和正電力軌之間的PMOS晶體管的漏極，提供第二放電路徑，其中NMOS的漏極和PMOS的漏極具有相對于電壓來說彼此互補(bǔ)的電容敏感性。
2. 權(quán)利要求l的方法，其中提供第一放電路經(jīng)的步驟包括以下步驟功能性地將NMOS晶體管的漏極連接到墊盤；功能性地將NMOS晶體管的源極連接到地；將ESD脈沖的至少一部分傳遞到NMOS晶體管的柵極，并且其中提供第二放電路經(jīng)的步驟包括以下步驟功能性地將PMOS晶體管的漏極連接到墊盤；以及功能性地將PMOS的柵極和源極連接到正電力軌，并且進(jìn)一步包括對NMOS和PMOS晶體管進(jìn)行尺寸確定使得PMOS和NMOS漏電容的電壓敏感性彼此互補(bǔ)的步驟。
3. 權(quán)利要求2的方法，進(jìn)一步其中傳遞的步驟經(jīng)由電容實現(xiàn)。
4. 權(quán)利要求2的方法，進(jìn)一步包括以下步驟 功能性地將塾盤連接到第二 PMOS的柵極； 功能性地將第二 PMOS的源極連接到正電力軌； 功能性地將第二PMOS的源極和基片連接到PMOS的基片； 功能性地將墊盤連接到第三PMOS的源極； 功能性地將第三PMOS的柵極連接到正電力軌；以及 功能性地將第三PMOS的漏極和基片連接到PMOS的基片，并且其中確定NMOS和PMOS晶體管的尺寸使得補(bǔ)償它們的漏電容的 電壓敏感性，而ESD電路貢獻(xiàn)基本上恒定的到墊盤的電容，并且其中墊盤中的輸入電流容忍電力軌上的過電壓。
5. —種ESD電路，包括經(jīng)由位于墊盤和地之間的NMOS晶體管的漏極的第一放電路 徑；以及經(jīng)由位于墊盤和正電力軌之間的PMOS晶體管的漏極的第二放 電路徑，其中NMOS的漏極和PMOS的漏極具有相對于電壓來說彼 此互補(bǔ)的電容敏感性。
6. 權(quán)利要求5的ESD電路，其中第一放電路徑包括 NMOS晶體管，其漏極功能性地與墊盤相連，其源極和基片與地相連或與其通信；以及從墊盤到NMOS的柵極的信號路徑，其中墊盤處的正向ESD脈 沖導(dǎo)通NMOS晶體管，并且其中第二放電路徑包括PMOS晶體管，其漏極功能性地與墊盤相連，其源極和柵極與 正電力軌功能性地相連；以及其中對NMOS和PMOS晶體管進(jìn)行尺寸確定，使得NMOS和 PMOS漏電容的電壓敏感性彼此抵消。
7. 權(quán)利要求6的電路進(jìn)一步其中信號路徑是反向偏壓二極管結(jié)構(gòu)。
8. 權(quán)利要求6的電路進(jìn)一步包括第二 PMOS,其柵極功能性地與墊盤相連，其源極功能性地與 正電力軌相連；并且其漏極和基片與PMOS的基片功能性地相連；以 及第三PMOS,其源極功能性地與墊盤相連，其柵極功能性地與 正電力軌相連；并且其漏極和基片與PMOS的基片功能性地相連，并 且其中NMOS和PMOS晶體管的尺寸確定被設(shè)置成抵消它們的漏電 容的組合的電壓敏感性，并且其中該發(fā)明的電路容忍電力軌上的過電 壓。
全文摘要
披露了具有向電力軌和接地放電的用于IC的輸入/輸出墊盤的ESD保護(hù)電路。將ESD電路與NMOS和PMOS晶體管一起配置，NMOS和PMOS晶體管跟其與墊盤相連的漏一起配置。然而，漏電容具有彼此補(bǔ)償或抵消的電壓靈敏度，并且通過適當(dāng)?shù)某叽绱_定，可以在給定電壓范圍內(nèi)使墊盤上的電容載荷基本上保持恒定。通過提供到電力軌的放電路徑，可以將ESD電路設(shè)計得可以更加忍受電力軌上的過電壓。
文檔編號H03K19/003GK101283451SQ200680033916
公開日2008年10月8日 申請日期2006年8月24日 優(yōu)先權(quán)日2005年9月14日
發(fā)明者大衛(wèi)·莫里爾, 邁倫·米斯克 申請人:快捷半導(dǎo)體有限公司