專利名稱：時鐘去偏移方法、裝置和系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及時鐘電路，并且更為具體地涉及具有去偏移(deskew) 功能的時鐘電路。
背景技術(shù)：
諸如處理器和存儲器設(shè)備之類的集成電路通常使用數(shù)字?jǐn)?shù)據(jù)信號和時 鐘信號來彼此進行通信。時鐘信號和數(shù)據(jù)信號通常是彼此"同步的(timed)" 或"相位對準(zhǔn)的"，從而使得時鐘信號可以用來鎖存數(shù)據(jù)。
圖1示出了使發(fā)送的數(shù)據(jù)信號與接收的時鐘信號對準(zhǔn)的現(xiàn)有電路。所 述電路包括時鐘緩存器102、分頻器108、相位比較器114、偽時鐘緩存器 118、延遲線104和110、移位寄存器116、輸出緩存器106以及偽輸出緩存 器112。
利用由延遲線104生成的時鐘信號來同步輸出數(shù)據(jù)DQ，其中延遲線 104與延遲線110由移位寄存器116并行控制。延遲鎖定環(huán)(DLL)電路由相 位比較器114、移位寄存器116、延遲線110、偽輸出緩存器112以及偽時 鐘寄存器118構(gòu)成。偽輸出緩存器112的延遲匹配輸出緩存器106的延遲， 偽時鐘緩存器118的延遲匹配時鐘緩存器102的延遲。通過在DLL中使用 匹配延遲電路，節(jié)點117上的信號的相位近似地匹配CLK，并且DQ的相 位也近似地匹配CLK。
圖1示出了用于使發(fā)送的數(shù)據(jù)信號與接收的時鐘信號對準(zhǔn)的現(xiàn)有電路;
圖2示出了具有時鐘去偏移功能的集成電路；
圖3示出了一個時序圖4示出了具有時鐘去偏移功能的集成電路；
圖5示出了一個時序圖；圖6示出了根據(jù)本發(fā)明的各個實施例的流程圖；以及
圖7和8示出了根據(jù)本發(fā)明的各個實施例的電子系統(tǒng)的視圖。
具體實施例方式
在下述詳細(xì)說明中，參照以例示方式示出了可以實踐本發(fā)明的具體實 施例的附圖。足夠詳細(xì)地描述了這些實施例以使得本領(lǐng)域技術(shù)人員能夠?qū)?踐本發(fā)明。要理解的是，本發(fā)明的各個實施例雖然不同，但并不必然互相 排斥。例如，這里結(jié)合一個實施例描述的特定特征、結(jié)構(gòu)或特性也可以在 其它實施例中實現(xiàn)，而不會背離本發(fā)明的精神和范圍。另外，要理解的是， 可以對每個公開的實施例中的單個元件的位置或排列進行修改，而不會背 離本發(fā)明的精神和范圍。因此，下述詳細(xì)描述不是限制性的，本發(fā)明的范 圍僅由適當(dāng)解釋的所附權(quán)利要求和權(quán)利要求所體現(xiàn)的等價形式的全部范圍 來限定。附圖中，在所有的幾個圖中，相似的數(shù)字指代相同或相似的功能。
圖2示出了具有時鐘去偏移功能的集成電路。集成電路200在焊點 (pad)202接收輸入時鐘信號(RxCK)，并且在焊點25i發(fā)送輸出時鐘信號 (TxCK)。集成電路200還在焊點256發(fā)送輸出數(shù)據(jù)(TxDATA)。集成電路200 包括焊點202、 252和256,接收機204，驅(qū)動器254，偽時鐘樹230，主時 鐘發(fā)生器220，相位插值器(PI)228， PI控制邏輯210，相位檢測器(PD)223， 偽輸出復(fù)用器262以及數(shù)據(jù)輸出電路270。數(shù)據(jù)輸出電路270包括時鐘樹 234，從延遲線(DL)222，相位插值器224、 226以及輸出復(fù)用器260。在一 些實施例中，集成電路200包括多個數(shù)據(jù)輸出電路270。下面更為全面地描 述代表性實施例。
在一些實施例中，對于輸入時鐘信號的每個周期，所發(fā)送的數(shù)據(jù)信號 包括多于1個數(shù)據(jù)符號。例如，在一些實施例中，對于輸入時鐘信號的每 個周期，輸出數(shù)據(jù)信號TxDATA可以包括四個數(shù)據(jù)符號。集成電路200可 以用于使用轉(zhuǎn)發(fā)多相時鐘方案的高速系統(tǒng)中，其中與每組數(shù)據(jù)一起發(fā)送輸 出時鐘信號的一個轉(zhuǎn)換。說明書的其余部分涉及對于輸入時鐘信號上的每 個轉(zhuǎn)換包括四個數(shù)據(jù)符號的實施例，但這并不是對本發(fā)明的限制。
在操作時，輸入時鐘(RxCK)由接收機204接收，并被提供給主時鐘發(fā) 生器220和從延遲線(DL)222。如圖2中所示，主時鐘發(fā)生器220向從延遲線222提供控制信號。在一些實施例中，集成電路200包括單個主時鐘發(fā) 生器和分布在整個集成電路范圍內(nèi)的多個從延遲線。在其它實施例中，主 時鐘發(fā)生器220和從延遲線222被組合在一起，并且作為單個時鐘發(fā)生器 進行操作。在一些實施例中，主時鐘發(fā)生器220被實現(xiàn)為延遲鎖定環(huán)(DLL)。 在其它實施例中，主時鐘發(fā)生器220被實現(xiàn)為鎖相環(huán)。
延遲線222產(chǎn)生多個具有不同相位的時鐘。例如，延遲線222可以產(chǎn) 生兩個或多個具有基本固定的相位差的時鐘信號，如時鐘相位之間相差45 度或時鐘相位之間相差90度。相位插值器(PI)224和226接收來自延遲線 222的多個時鐘信號，并且在它們之間進行相位插值，以產(chǎn)生本地時鐘信號 TxCK-0和TxCK-90。響應(yīng)于從PI控制邏輯210接收的控制信息，相位插 值器224和226提供插值。如圖2中所示，TxCK-0和TxCK-90在相位上 偏移90度，并且控制輸出復(fù)用器260來同步從集成電路200發(fā)送的數(shù)據(jù)。 在一些實施例中，復(fù)用器260包括鎖存電路來鎖存該數(shù)據(jù)，在其它實施例 中，復(fù)用器260不包括鎖存電路。
數(shù)據(jù)輸出電路270可以放置在集成電路管芯上的任意位置上。時鐘樹 234表示用來將時鐘信號分發(fā)到從DL 222的緩沖器和路由。在具有多個數(shù) 據(jù)輸出電路270的實施例中，時鐘樹234是均衡的，以具有基本相等的延 遲特性。偽時鐘樹230也是均衡的，以具有與時鐘樹234基本相等的延遲 特性。通過均衡時鐘樹延遲，提供給主時鐘發(fā)生器的時鐘(MCKIn)基本上匹 配于提供給從DL的時鐘(SCKIn)。
主時鐘發(fā)生器220產(chǎn)生與從延遲線222所產(chǎn)生的多個時鐘相位相匹配 的多個時鐘。相位插值器228從主時鐘發(fā)生器220接收所述多個時鐘，并 且進行插值以產(chǎn)生MCKOut。 MCKOut被用來控制偽輸出復(fù)用器262，偽輸 出復(fù)用器262隨后向驅(qū)動器254提供時鐘信號。偽輸出復(fù)用器262的延遲 特性與輸出復(fù)用器260匹配，從而使得TxCK和TxDATA是時鐘對準(zhǔn)的， 以在轉(zhuǎn)發(fā)多相時鐘系統(tǒng)中使用。
除了剛才所述用來對準(zhǔn)TxCK和TxDATA的電路之外，集成電路200 還包括用來保持RxCK和TxCK對準(zhǔn)的環(huán)路電路。所述環(huán)路電路包括相位 檢測器232、 PI控制邏輯210、相位插值器228、偽復(fù)用器262和驅(qū)動器254。 相位檢測器232比較RxCK和TxCK的相位，并且將相位誤差信息提供給PI控制邏輯210。 PI控制邏輯210向相位插值器228提供相位控制碼，相 位插值器228隨后修改MCKOut的相位。
如上所述，在集成電路200中可以多次重復(fù)數(shù)據(jù)輸出電路270或其部 分。例如，可以存在許多不同電路來發(fā)送輸出數(shù)據(jù)。通過時鐘樹234向這 些電路中的每個電路提供時鐘信號，并且每個電路還可以具有從延遲線、 相位插值器和輸出復(fù)用器。在一些實施例中，部分或所有數(shù)據(jù)輸出電路可 以共享一些部件。例如，相鄰輸出電路可以共享所有或部分時鐘樹，并且 相鄰輸出電路可以共享從延遲線和相位插值器。在具有多個數(shù)據(jù)輸出電路 270的實施例中，主時鐘發(fā)生器220可以向多個延遲線222提供控制信號， PI控制邏輯210可以向多個相位插值器224和226提供控制信號。
可以利用相位插值器控制邏輯來并行地控制相位插值器224、 226和 228。相位插值器控制邏輯響應(yīng)于在操作期間來自相位檢測器232的相位誤 差信息而進行操作。響應(yīng)于從相位檢測器232接收的相位誤差信息，PI控 制邏輯210并行地影響各個相位插值器的操作。
集成電路200可以是任意類型的集成電路。例如，集成電路200可以 是存儲器設(shè)備、控制器、處理器、或者可以接收時鐘信號和發(fā)送時鐘信號 和數(shù)據(jù)信號的任何其它集成電路。有意地從圖2中省略了作為集成電路的 部分的各個功能塊，以使得描述更清楚。盡管在圖2中僅示出了一個輸入 時鐘信號、 一個輸出時鐘信號和一個輸出數(shù)據(jù)信號，但這并不是對本發(fā)明 的限制。例如，可以相對于單個時鐘信號對多個數(shù)據(jù)信號進行去偏移。
圖3示出了一個時序圖。圖3的時序圖示出了圖2中示出的電路的操 作。時鐘接收機204的輸出，RxCKd，是時鐘信號發(fā)生分叉的點。從RxCKd 開始， 一條路徑到從DL 222，而另一路徑到主時鐘發(fā)生器220。由于路由 匹配，所以主時鐘發(fā)生器220的輸入(MCKIn)與從DL 222的輸入(SCKIn) 同相。利用相同的延遲線控制電壓和PI控制碼，主時鐘發(fā)生器220的輸出 (MCKOut)和從DL 222的輸出(TxCK-O)也同相。信號TxCK-0饋入發(fā)送數(shù)據(jù) 路徑；由此，在時鐘到輸出延遲(Tco)后，輸出數(shù)據(jù)(TxDATA)變?yōu)橛行?。?時，MCKOut以相同的Tco延遲通過偽輸出復(fù)用器262和時鐘輸出驅(qū)動器， 并且變?yōu)檩敵鰰r鐘(TxCK)。由于延遲匹配，所以TxCK與TxDATA對準(zhǔn)。 通過PI控制邏輯，環(huán)路的相位檢測器保持TxCK與RxCK對準(zhǔn)，如圖3的時序圖中所示。
圖4示出了具有時鐘去偏移功能的集成電路，圖5示出了用于例示圖4 中的電路的操作的時序圖。集成電路400包括輸入時鐘焊點402、接收機 404以及緩存器和路由406、 408、 410和412。集成電路400還包括相位/ 頻率檢測器(PFD)414、電泵和環(huán)路濾波器416、壓控振蕩器(VCO)418以及 延遲線(DL)420、 442、 444和446。集成電路400還包括均衡的時鐘分布網(wǎng) 絡(luò)，該時鐘分布網(wǎng)絡(luò)包括緩存器430、 432、 434、 436、 438、 440和兩個偽 緩存器。集成電路400還包括驅(qū)動器450、 454和458以及輸出焊點452、 456和460。
在操作時，在焊點402由接收機404接收輸入時鐘信號(RxCK)。用"A" 示出接收機404,以示出它有意地與利用"A"示出的其它緩存器/接收機匹 配。在集成電路400中扇出(fanout)接收機404的輸出，以向各個電路提供 時鐘信號。例如，緩存器和路由410向圖4中示出的其余電路提供時鐘。 緩存器和路由406和408包括在圖2中，以表示集成電路400內(nèi)的許多其 它電路可以使用該輸入時鐘。
緩存器和路由410向PFD 414提供時鐘信號"pllref"。 PFD 414是環(huán)路 電路的一部分，該環(huán)路電路使得pllref和pllfbk基本上鎖定為同相，如圖5 中所示。該環(huán)路電路包括PFD414、電泵和環(huán)路濾波器416、 VC0 418、緩 存器430、 432和434、 DL 420、緩存器422和424以及緩存器和路由412。 如圖4中所示，環(huán)路電路作為鎖相環(huán)(PLL)進行操作。在一些實施例中，利 用延遲線來替換VC0 418，并且該環(huán)路電路作為延遲鎖定環(huán)(DLL)來進行操 作。
該環(huán)路電路產(chǎn)生被緩存器430和432驅(qū)動入均衡的時鐘分布網(wǎng)絡(luò)的時 鐘信號。由此，緩存器434反饋回時鐘信號的版本，并且緩存器436、 438 和440提供該時鐘信號的版本來直接發(fā)送出集成電路或?qū)σl(fā)送出集成電 路的數(shù)據(jù)進行同步。例如，緩存器454可以將輸出時鐘信號(TxCK)發(fā)送出 集成電路。同樣，例如，緩存器450和458可以將輸出數(shù)據(jù)(TxDATA)發(fā)送 出集成電路。盡管僅僅示出了緩存器，但是可以使用諸如鎖存器或觸發(fā)器 之類的同步元件來將輸出數(shù)據(jù)驅(qū)動出集成電路。此外，可以使用諸如輸出 復(fù)用器260(圖2)之類的復(fù)用器。用"C"來示出緩存器454，以示出它有意地與利用"c"示出的其它緩存器匹配。
在操作時，RxCK和ftck基本上相位匹配，這是因為由于環(huán)路操作導(dǎo) 致pllref和pllfbk匹配，以及因為RxCk和fbck都穿過匹配電路來創(chuàng)建pllref 和pllfbk。該匹配電路包括緩存器/接收機404和424以及緩存器和路由410 和412。該時序顯示在圖3的頂部附近。除了 fbck與RxCK匹配外，fbck 還基本上與TxCK相位匹配。fbck和TxCK都是根據(jù)VCO 418生成的，并 且fbck和TxCK中的每個穿過基本匹配的延遲路徑。例如，TxCK穿過并 聯(lián)的緩存器430和432、緩存器438、 DL 444和緩存器454;而fbck穿過并 聯(lián)的緩存器430和432、緩存器434、 DL 420和緩存器422。因此，RxCK 和TxCK基本相位匹配。該時序顯示在圖3的中心附近。
除了 RxCK和TxCK相位匹配外，TxDATA與TxCK對準(zhǔn)，這是因為 TxCK被用來同步集成電路輸出的TxDATA。盡管在圖4中沒有具體示出， 但是可以以與參照圖2所描述的相同的方式，由主DLL對所有延遲線進行 控制。此外，在一些實施例中，利用DLL替換圖4中示出的環(huán)路電路，并 且DLL向所示出的每個延遲線提供延遲控制字。
集成電路400可以是任意類型的集成電路。例如，集成電路400可以 是存儲器設(shè)備、控制器、處理器、或者可以接收時鐘信號和發(fā)送時鐘信號 和數(shù)據(jù)信號的任何其它集成電路。有意地從圖4中省略了作為集成電路的 部分的各個功能塊，以使得本描述更清楚。盡管在圖4中僅示出了一個輸 入時鐘信號、 一個輸出時鐘信號和一個輸出數(shù)據(jù)信號，但這并不是對本發(fā) 明的限制。例如，可以相對于單個時鐘信號對多個數(shù)據(jù)信號進行去偏移。
圖6示出了根據(jù)本發(fā)明的各個實施例的流程圖。在一些實施例中，可 以使用方法600來執(zhí)行時鐘去偏移。在一些實施例中，利用集成電路中的 輸入/輸出(I/0)電路來執(zhí)行方法600或其一部分，在各個圖中示出了集成電 路的實施例。在其它實施例中，利用控制器或存儲器設(shè)備來執(zhí)行方法600。 方、法600并不局限于用于執(zhí)行該方法的特定類型的裝置?？梢园凑账尸F(xiàn) 的順序或者可以按照不同的順序來執(zhí)行方法600中的各個動作。此外，在 一些實施例中，可以從方法600中省略圖6中列出的一些動作。
方法600開始于610，在610，接收輸入時鐘信號。在620，將該輸入 時鐘信號提供給諸如鎖相環(huán)或延遲鎖定環(huán)之類的時鐘發(fā)生器。例如，610和620的動作可以對應(yīng)于集成電路200(圖2)接收TxCK并向主時鐘發(fā)生器220 提供時鐘。
在630，執(zhí)行相位插值。時鐘發(fā)生器提供多個時鐘信號，并且執(zhí)行多個 時鐘信號之間的相位插值，以產(chǎn)生輸出時鐘信號?，F(xiàn)在返回到圖2， 630的 動作可以對應(yīng)于相位插值器228產(chǎn)生輸出時鐘信號。在640，通過修改在 630執(zhí)行的插值，可以將輸入時鐘信號相位鎖定到輸出時鐘信號。例如，PD 232將RxCK相位鎖定到TxCK。
圖7示出了根據(jù)本發(fā)明的各個實施例的電子系統(tǒng)。電子系統(tǒng)700包括 處理器710、存儲器控制器720、存儲器730、輸入/輸出(I/0)控制器740、 射頻(RF)電路750和天線760。在操作時，系統(tǒng)700使用天線760發(fā)送和接 收信號，并且這些信號由圖7中示出的各個元件處理。天線760可以是定 向天線或全向天線。如這里所使用的，術(shù)語全向天線指的是在至少一個平 面中具有基本一致的圖案的天線。例如，在一些實施例中，天線760可以 是全向天線，如偶極子天線或四分之一波長天線。同樣，例如，在一些實 施例中，天線760可以是定向天線，如拋物面天線、貼片天線或八木天線。 在一些實施例中，天線760可以包括多個物理天線。
射頻電路750與天線760和I/O控制器740通信。在一些實施例中， RF電路750包括與通信協(xié)議對應(yīng)的物理接口(PHY)。例如，RF電路750可 以包括調(diào)制器、解調(diào)器、混頻器、頻率合成器、低噪聲放大器、功率放大 器等。在一些實施例中，RF電路750可以包括外差式接收機，在其它實施 例中，RF電路750可以包括直接轉(zhuǎn)換接收機。在一些實施例中，RF電路 750可以包括多個接收機。例如，在具有多個天線760的實施例中，每個天 線可以耦合到一個相應(yīng)的接收機。在操作時，RF電路750從天線760接收 通信信號，并且將模擬或數(shù)字信號提供給I/O控制器740。此外，1/0控制 器740可以向RF電路750提供信號，RF電路750對所述信號進行操作并 隨后將它們發(fā)送到天線760。
處理器710可以是任意類型的處理設(shè)備。例如，處理器710可以是微 處理器、微控制器等。此外，處理器710可以包括任意數(shù)目的處理內(nèi)核， 或者可以包括任意數(shù)目的分離的處理器。
存儲器控制器720提供處理器710和圖7中所示出的其它設(shè)備之間的通信路徑。在一些實施例中，存儲器控制器720是集線器設(shè)備的一部分， 該集線器設(shè)備還提供其它功能。如圖7中所示，存儲器控制器720耦合到 處理器710、 I/O控制器740和存儲器730。存儲器控制器720可以使用總 線722上的轉(zhuǎn)發(fā)時鐘來與存儲器730進行通信。例如，存儲器控制器720 可以使用這里所描述的時鐘去偏移實施例中的任何一個來向存儲器730發(fā) 送時鐘信號和數(shù)據(jù)信號。存儲器730可以包括多個存儲器設(shè)備。此外，所述多個存儲器設(shè)備中 的每個可以包括參照圖2或圖4所描述的電路。存儲器730可以是任意類 型的存儲器技術(shù)。例如，存儲器730可以是隨機存取存儲器(RAM)、動態(tài) 隨機存取存儲器(DRAM)、靜態(tài)隨機存取存儲器(SRAM)、諸如閃存存儲器 之類的非易失性存儲器或任何其它類型的存儲器。存儲器730可以表示一個或多個存儲器模塊上的單個存儲器設(shè)備或多 個存儲器設(shè)備。存儲器控制器720通過總線722向存儲器730提供數(shù)據(jù)， 并且響應(yīng)于讀取請求而從存儲器730接收數(shù)據(jù)。可以通過總線722之外的 導(dǎo)線或者通過總線722將命令和/或地址提供給存儲器730。存儲器控制器 720可以從處理器710或從另一源接收要存儲在存儲器730中的數(shù)據(jù)。存儲 器控制器720可以將其從存儲器730接收到的數(shù)據(jù)提供給處理器710或其 它目的地?？偩€722可以是雙向總線或單向總線?？偩€722可以包括多個 并行導(dǎo)線。信號可以是差分的或單端的。在一些實施例中，總線722使用 轉(zhuǎn)發(fā)多相時鐘方案來進行操作。存儲器控制器720還可以耦合到I/O控制器740，并提供處理器710和 I/O控制器740之間的通信路徑。I/O控制器740包括用于與I/O電路進行 通信的電路，所述I/0電路如串行端口、并行端口、通用串行總線(USB)端 口等。如圖7中所示，I/O控制器740提供到RF電路750的通信路徑。存 儲器控制器720和1/0控制器740可以包括任何一個這里所描述的時鐘去偏 移實施例。例如，存儲器控制器720或I/O控制器740可以包括參照圖2 或圖4描述的電路。圖8示出了根據(jù)本發(fā)明的各個實施例的電子系統(tǒng)。電子系統(tǒng)800包括 存儲器730、 I/O控制器740、 RF電路750和天線760，所有上述部件都如 上參照圖7進行了描述。電子系統(tǒng)800還包括處理器810和存儲器控制器820。如圖8中所示，存儲器控制器820包括在處理器810中。處理器810 可以是如上參照處理器710(圖7)所描述的任何類型的處理器。處理器810 與處理器710的不同之處在于，處理器810包括存儲器控制器820，而處理 器710不包括存儲器控制器。存儲器控制器820可以包括任何一個這里所 描述的時鐘去偏移實施例。圖7和圖8所表示的實例系統(tǒng)包括臺式計算機、膝上型電腦、蜂窩電 話、個人數(shù)字助理、無線局域網(wǎng)接口，或任何其它合適的系統(tǒng)。許多其它 系統(tǒng)用于實現(xiàn)時鐘去偏移。例如，這里所描述的時鐘去偏移實施例可以用 于服務(wù)器計算機、網(wǎng)橋或路由器，或任何其它具有或不具有天線的系統(tǒng)中。盡管已經(jīng)結(jié)合特定實施例描述了本發(fā)明，但是要理解的是，如同本領(lǐng) 域技術(shù)人員所容易理解的，可以在不背離本發(fā)明的精神和范圍的情況下， 進行修改和變形。這種修改和變形被認(rèn)為是在本發(fā)明和所附權(quán)利要求的范 圍內(nèi)。
權(quán)利要求
1、一種集成電路，包括時鐘輸入焊點，用于接收輸入時鐘信號；時鐘輸出焊點，用于發(fā)送輸出時鐘信號；以及環(huán)路電路，用于使所述輸入時鐘信號和所述輸出時鐘信號相位鎖定。
2、 如權(quán)利要求1所述的集成電路，其中，所述環(huán)路電路包括相位檢測 器，用于比較所述輸入時鐘信號和所述輸出時鐘信號的相位。
3、 如權(quán)利要求2所述的集成電路，還包括時鐘發(fā)生器，用于根據(jù)所述 輸入時鐘信號生成具有不同相位的多個時鐘信號。
4、 如權(quán)利要求3所述的集成電路，其中，所述環(huán)路電路還包括第一相 位插值器，用于根據(jù)所述時鐘發(fā)生器生成的所述多個時鐘信號來生成所述 輸出時鐘信號。
5、 如權(quán)利要求4所述的集成電路，其中，所述環(huán)路電路還包括控制邏 輯，用于響應(yīng)于所述相位檢測器而影響所述第一相位插值器的操作。
6、 如權(quán)利要求5所述的集成電路，還包括響應(yīng)于所述時鐘發(fā)生器的延 遲線。
7、 如權(quán)利要求6所述的集成電路，還包括耦合到所述延遲線的至少一 個其它相位插值器，用于生成至少一個時鐘信號來同步所述集成電路的輸 出數(shù)據(jù)。
8、 如權(quán)利要求7所述的集成電路，其中，所述至少一個其它相位插值 器的操作受PI控制邏輯的影響。
9、 如權(quán)利要求8所述的集成電路，還包括具有若干個控制輸入的輸出 復(fù)用器，用于響應(yīng)于所述至少一個時鐘信號來同步所述集成電路的輸出數(shù) 據(jù)。
10、 如權(quán)利要求9所述的集成電路，其中，所述環(huán)路電路包括偽輸出 復(fù)用器，其具有與所述輸出復(fù)用器基本相同的延遲特性。
11、 一種集成電路，包括-時鐘輸入焊點，用于接收輸入時鐘； 時鐘輸出焊點，用于發(fā)送輸出時鐘；環(huán)路電路，用于使所述輸出時鐘與所述輸入時鐘相位對準(zhǔn)，其中所述 輸出時鐘是根據(jù)所述輸入時鐘導(dǎo)出的；以及數(shù)據(jù)輸出電路，用于使用所述輸出時鐘來同步從所述集成電路輸出的 數(shù)據(jù)。
12、 如權(quán)利要求11所述的集成電路，其中，所述環(huán)路電路包括鎖相環(huán)， 用于生成所述輸出時鐘。
13、 如權(quán)利要求12所述的集成電路，還包括具有第一延遲特性的時鐘 路由電路，其耦合在所述時鐘輸入焊點和所述鎖相環(huán)之間。
14、 如權(quán)利要求13所述的集成電路，還包括具有第二延遲特性的時鐘 路由電路，其耦合在所述鎖相環(huán)和所述時鐘輸出焊點之間。
15、 如權(quán)利要求14所述的集成電路，其中，所述鎖相環(huán)包括具有所述 第一和第二延遲特性兩者的反饋路徑。
16、 一種方法，包括接收輸入時鐘信號；向時鐘發(fā)生器提供所述輸入時鐘信號;在所述時鐘發(fā)生器提供的時鐘信號的相位之間進行插值，以產(chǎn)生輸出時鐘信號；并且通過修改所述插值，將所述輸入時鐘信號相位鎖定到所述輸出時鐘信號。
17、 如權(quán)利要求16所述的方法，還包括在相位之間進行插值，以產(chǎn)生 至少一個時鐘信號來同步從所述集成電路輸出的數(shù)據(jù)。
18、 如權(quán)利要求17所述的方法，其中，所述至少一個時鐘信號包括兩 個時鐘信號，用于以四倍于所述輸出時鐘信號的速率來同步從所述集成電 路輸出的數(shù)據(jù)。
19、 如權(quán)利要求18所述的方法，還包括使用所述兩個時鐘信號來在四 個數(shù)據(jù)信號之間進行復(fù)用。
20、 一種電子系統(tǒng)，包括 天線；耦合到所述天線的射頻電路； 存儲器設(shè)備；以及控制器，其耦合到所述射頻電路和所述存儲器設(shè)備，所述控制器包括 用于接收輸入時鐘信號的時鐘輸入焊點、用于發(fā)送輸出時鐘信號的時鐘輸 出焊點以及用于使所述輸入時鐘信號和所述輸出時鐘信號相位鎖定的環(huán)路 電路。
21、 如權(quán)利要求20所述的電子系統(tǒng)，其中，所述環(huán)路電路包括相位檢 測器，用于比較所述輸入時鐘信號和所述輸出時鐘信號的相位。
22、 如權(quán)利要求21所述的電子系統(tǒng)，其中，所述控制器還包括時鐘發(fā) 生器，用于根據(jù)所述輸入時鐘信號生成具有不同相位的多個時鐘信號。
23、如權(quán)利要求22所述的電子系統(tǒng)，其中，所述環(huán)路電路還包括第一 相位插值器，用于根據(jù)所述時鐘發(fā)生器生成的所述多個時鐘信號來生成所 述輸出時鐘信號。
全文摘要
一種集成電路包括時鐘去偏移電路。該去偏移電路包括用于使輸入時鐘信號與輸出時鐘信號對準(zhǔn)的環(huán)路電路，并且該去偏移電路還使發(fā)送的數(shù)據(jù)與所述輸出時鐘信號對準(zhǔn)。
文檔編號H03L7/00GK101310238SQ200680042628
公開日2008年11月19日 申請日期2006年12月11日 優(yōu)先權(quán)日2005年12月23日
發(fā)明者A·K·馬丁, H-M·R·勞, M·U·拉希德 申請人:英特爾公司