專利名稱：動態(tài)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種動態(tài)電路，并尤其涉及一種用來減少構(gòu)成動態(tài)電路的晶體管級數(shù)(number of stacks)的技術(shù)。
在當(dāng)前現(xiàn)有的半導(dǎo)體集成電路中，主要通過互補金屬氧化物半導(dǎo)體(CMOS)電路實現(xiàn)的靜態(tài)電路得到了廣泛應(yīng)用。在CMOS電路中，如果輸入不變則輸出保持不變，并且僅由于微小泄漏分量和在數(shù)值轉(zhuǎn)換時發(fā)生的有源分量會導(dǎo)致電流消耗。因此，CMOS電路的優(yōu)點在于電流消耗相對較小。而CMOS電路的缺點在于當(dāng)電路高速工作時功率延遲積(power delay product)相對較大。
通常，CMOS電路具有用于執(zhí)行所需操作的函數(shù)的邏輯運算的獨立電路，即，賦值函數(shù)f及其互補函數(shù)f*。函數(shù)f和f*一般分別由NMOS晶體管和PMOS晶體管構(gòu)成，并且產(chǎn)生于各函數(shù)的信號被傳輸給下一級函數(shù)，從而實現(xiàn)電路操作。因此，在由成對電路構(gòu)成一個函數(shù)的CMOS電路中，電路規(guī)模和信號輸入負載相對較大。具體地，由于PMOS晶體管和NMOS晶體管之間載流子遷移率的差異，PMOS晶體管必須具有約NMOS晶體管兩倍的尺寸，因此輸入負載的增加非常明顯。這種問題并非僅存在于CMOS電路中，其同時普遍存在于包括差分級聯(lián)電壓開關(guān)邏輯(DCVSL)等一起構(gòu)成的靜態(tài)電路中。
眾所周知，動態(tài)電路具有補償靜態(tài)電路缺點的電路結(jié)構(gòu)(例如，參見美國專利號5,532,625(圖3))。通常，在動態(tài)電路中，需要通過初始化函數(shù)g來初始化輸出的階段和通過實施的函數(shù)對輸入求值的階段，即，求值函數(shù)f以時分方式工作。使用求值函數(shù)f和初始化函數(shù)g的操作分別被稱為求值操作和預(yù)充電操作。產(chǎn)生信號且通過求值函數(shù)傳輸該信號，并且下一級中的函數(shù)執(zhí)行預(yù)充電操作和求值操作，從而實現(xiàn)電路操作。這樣，在動態(tài)電路中，只需要對一個函數(shù)增加初始化函數(shù)，電路規(guī)模和信號輸入負載相對較小。具體地，由于采用時鐘信號執(zhí)行初始化操作，輸入負載僅取決于求值函數(shù)f并因此減少到CMOS電路規(guī)模的大約1/3。
為了允許動態(tài)電路的低壓操作，必須減小構(gòu)成動態(tài)電路的各晶體管的閾值電壓。但是，為了降低泄漏，閾值電壓優(yōu)選應(yīng)該相對較高。因而，由于低電壓操作和低泄漏的需求相互矛盾，因此為了同時滿足這兩個需求必須減少串連連接的晶體管級數(shù)。為此，隨著制造工藝的小型化，在動態(tài)電路中實現(xiàn)多級邏輯(求值電路)變得非常困難。此外，由于存在泄漏現(xiàn)象，具體地，設(shè)計保持動態(tài)結(jié)點電壓的保持器電路已經(jīng)變得非常困難。為了解決該問題，在某些技術(shù)中，省略了否則要與求值電路串聯(lián)連接的求值控制晶體管，從而減少級數(shù)，并對動態(tài)結(jié)點的預(yù)充電進行脈沖控制以防止流過不需要的直通電流(例如，參照美國專利No.5,825,208(圖5))。
在存在兩級或者多級并且存在求值控制晶體管的情況下，可能會伴隨電荷共享而產(chǎn)生噪聲。具體地，在多米諾電路中可能會出現(xiàn)電荷共享，在該電路中設(shè)置多級以實現(xiàn)與(AND)邏輯。通常，通過設(shè)置向動態(tài)結(jié)點提供電荷的電路而抑制電荷共享(例如，參照美國專利No.5,483,181(圖3))。
動態(tài)電路基于單向轉(zhuǎn)換工作。因此，在包括該動態(tài)電路的多級連接的多米諾電路中，無法以簡單方式處理負邏輯。作為通過多米諾電路處理負邏輯的技術(shù)，已公開的技術(shù)為雙邏輯結(jié)構(gòu)和反向邏輯結(jié)構(gòu)，在雙邏輯結(jié)構(gòu)中通過與正邏輯的邏輯對偶關(guān)系產(chǎn)生負邏輯(例如，參照美國專利No.5,389,835(圖1))，在反向邏輯結(jié)構(gòu)中，通過講動態(tài)電路的輸出反向而強制產(chǎn)生負邏輯(例如，參照美國專利No.5,402,012(圖1))。
如上所述，級數(shù)隨著求值控制晶體管的存在而提高并且可能產(chǎn)生電荷共享。上述用于減少電荷共享的技術(shù)會帶來增加電路規(guī)模的問題。
設(shè)置求值控制晶體管除了增加級數(shù)以外，還會產(chǎn)生如下問題。假設(shè)求值電路由并聯(lián)連接的晶體管構(gòu)成，例如，如果其中之一晶體管為ON狀態(tài)，則形成在該晶體管和求值控制晶體管之間的電容冗余地增加為動態(tài)結(jié)點的寄生電容，導(dǎo)致在預(yù)充電操作和求值操作期間流動冗余電流。
在為了省略求值控制晶體管而執(zhí)行脈沖控制預(yù)充電的技術(shù)中，需要確保響應(yīng)于操作條件的脈沖寬度和動態(tài)結(jié)點的電容。具體地，當(dāng)采用延遲緩沖器保證脈沖寬度時，必須提供足夠大的延遲量余量以保證即使在最差情況下也能夠執(zhí)行預(yù)充電。但是這樣會增加電路開銷。
從預(yù)充電開始到動態(tài)結(jié)點的電壓到達預(yù)定電平所需的時間依賴于預(yù)充電電路的驅(qū)動能力以及動態(tài)結(jié)點的電容。更具體地，如果預(yù)充電電路的驅(qū)動能力較高或者動態(tài)結(jié)點的電容較小，則能夠相對較快的完成預(yù)充電，而如果預(yù)充電電路的驅(qū)動能力較低或者動態(tài)結(jié)點的電容較大，則完成預(yù)充電所需的時間相對較長。通常，由于動態(tài)結(jié)點具有通過線電容和晶體管源漏電容代表的寄生電容，因此動態(tài)結(jié)點的電容會不斷變化。同時，預(yù)充電電路的驅(qū)動能力也不斷變化?？紤]到這一點，在脈沖控制預(yù)充電中很難確定最優(yōu)的脈沖寬度。通過不必要的長脈沖寬度，如果在預(yù)充電期間滿足邏輯條件則會流過直通電流。
在上述多米諾電路中處理負邏輯的過程中，在雙邏輯結(jié)構(gòu)的情況下，即通過基于單向轉(zhuǎn)換的信號執(zhí)行正邏輯和負邏輯的情況下，即使在輸入信號結(jié)束前開始預(yù)充電也不會發(fā)生誤操作。換句話說，在雙邏輯結(jié)構(gòu)中，電路基于求值操作而工作，并且因而預(yù)充電開始時間和輸入信號結(jié)束時間之間的限制相對放的較寬。但是，雙邏輯結(jié)構(gòu)具有如下缺點。由于必須提供互為邏輯對偶關(guān)系的兩個求值電路，因此電路規(guī)模會增加。此外，兩個求值電路其中之一為不會出現(xiàn)故障的與(AND)邏輯，這需要多個晶體管串聯(lián)連接。因此，在雙邏輯結(jié)構(gòu)中，無法解決多級問題。例如，在5-輸入或(OR)邏輯的實施中，作為其雙邏輯，5-輸入AND邏輯是必不可少的。具體地，如果通過電路結(jié)構(gòu)限制級數(shù)，則很難設(shè)計多輸入AND邏輯。
同時，在僅通過將動態(tài)電路的輸出反向而獲得負邏輯的反向邏輯結(jié)構(gòu)的情況下，解決了增加電路規(guī)模的問題。但是，為了保證基于雙向轉(zhuǎn)換的操作，必須確保在輸入信號結(jié)束前完成預(yù)充電。為此，求值控制晶體管必不可少。因此，在反向邏輯結(jié)構(gòu)中，預(yù)充電開始時間和輸入信號結(jié)束時間之間的限制非常嚴(yán)格。具體地，可分配用于建立和邏輯傳輸?shù)臅r間為在從用于預(yù)充電控制的時鐘信號周期中減去時鐘脈沖相位差余量后剩余的差值。換句話說，由于時鐘脈沖相位差而導(dǎo)致在一個周期內(nèi)的邏輯傳輸時間減少。具體地，在高頻操作中，即當(dāng)時鐘周期變短時，仍然很難降低時鐘脈沖相位差，從而導(dǎo)致很難實現(xiàn)高速操作。此外，仍然需要晶體管的串聯(lián)連接以實現(xiàn)多輸入AND邏輯，并且因此仍需要解決多級問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種動態(tài)電路，在該電路中通過省略求值控制晶體管而減少晶體管級數(shù)并抑制伴隨省略該求值控制晶體管而在初始化操作期間出現(xiàn)的直通電流。本發(fā)明的另一目的在于提供一種放寬動態(tài)結(jié)點的初始化和輸入信號的求值之間的時間限制的動態(tài)電路。
本發(fā)明的動態(tài)電路包括可充電的動態(tài)結(jié)點；用于對多個輸入信號執(zhí)行邏輯求值并且基于求值結(jié)果改變該動態(tài)結(jié)點充電狀態(tài)的求值電路；控制電路，其具有求值電路的至少部分的復(fù)制電路，并輸出其邏輯電平隨著通過復(fù)制電路執(zhí)行的對于多個輸入信號的至少部分的邏輯求值的結(jié)果而變化的第一控制信號；以及用于從控制電路接收第一控制信號并從外部接收第二控制信號的初始化電路，如果第二控制信號從第一邏輯電平轉(zhuǎn)換為第二邏輯電平則開始該動態(tài)結(jié)點的初始化，而如果第一控制信號從第一邏輯電平轉(zhuǎn)換為第二邏輯電平，則停止該動態(tài)結(jié)點的初始化。
根據(jù)上述動態(tài)電路，如果滿足至少部分多個輸入信號的預(yù)定邏輯條件，則中途停止該動態(tài)結(jié)點的初始化。如果沒有滿足該條件，則完成該初始化。因此，在初始化動態(tài)結(jié)點操作期間不必提供求值控制晶體管即可防止直通電流的不必要流動。此外，不提供求值控制晶體管可以降低晶體管的級數(shù)并可以抑制電荷共享。而且，由于從動態(tài)結(jié)點初始化的開始到其停止提供了少量的時間容限，放寬了在動態(tài)結(jié)點的初始化操作和求值輸入信號的操作之間的時間限制。
優(yōu)選地，復(fù)制電路與整個求值電路具有相同的邏輯結(jié)構(gòu)和輸入。
具體地，該初始化電路可以包括第一開關(guān)電路，其一端子與用于向動態(tài)結(jié)點提供初始化電壓的結(jié)點和該動態(tài)結(jié)點的其中任意之一結(jié)點連接，如果第二控制信號轉(zhuǎn)變?yōu)槠涞诙壿嬰娖剑瑒t該第一開關(guān)電路導(dǎo)通；以及第二開關(guān)電路，其一端子與第一開關(guān)電路的另一端子連接和而其另一端子與所述兩個結(jié)點中的另一個結(jié)點連接，如果第一控制信號轉(zhuǎn)變?yōu)槠涞诙壿嬰娖?，則該第二開關(guān)電路截止。
可選地，該初始化開關(guān)電路具體可以包括用于接收第一和第二控制信號并對這些信號執(zhí)行邏輯操作的邏輯運算電路；以及其一端子與用于向動態(tài)結(jié)點提供初始化電壓的結(jié)點連接而其另一端子與動態(tài)結(jié)點連接的開關(guān)電路，該開關(guān)電路根據(jù)邏輯運算電路的輸出而在位于這些結(jié)點之間電連接的ON/OFF之間切換。
具體地，該控制電路可以接收第二控制信號，并且如果第二控制信號處于其第二邏輯電平并且通過復(fù)制電路執(zhí)行的邏輯求值結(jié)果為真，則將該第一控制信號為設(shè)定為其第二邏輯電平，否則將第一控制信號設(shè)定為其第一邏輯電平。
更具體地，該控制電路可以包括第一開關(guān)電路，其一端子與對應(yīng)于第一控制信號的第二邏輯電平的電壓結(jié)點連接而其另一端子與復(fù)制電路的一個端子連接，如果第二控制信號轉(zhuǎn)變?yōu)槠涞诙壿嬰娖剑瑒t第一開關(guān)電路接收第二控制信號并導(dǎo)通；以及第二開關(guān)電路，其一端子與對應(yīng)于第一控制信號的第一邏輯電平的電壓結(jié)點連接并且與第一控制信號的輸出結(jié)點連接，如果第二控制信號轉(zhuǎn)變?yōu)槠涞谝贿壿嬰娖?，則第二開關(guān)電路接收第二控制信號并導(dǎo)通，并且復(fù)制電路的另一端子與所述第一控制信號的輸出結(jié)點連接。
優(yōu)選地，該控制電路接收第二控制信號以及動態(tài)結(jié)點的電壓，并且如果第二控制信號處于其第二邏輯電平并且通過復(fù)制電路執(zhí)行的邏輯求值的結(jié)果為真或者動態(tài)結(jié)點的電壓等于或者高于預(yù)定電平，則將第一控制信號設(shè)定為其第二邏輯電平，否則將該第一控制信號設(shè)定為其第一邏輯電平。通過該設(shè)定，可以根據(jù)初始化電路的驅(qū)動能力和動態(tài)結(jié)點的電容而適應(yīng)性地執(zhí)行動態(tài)結(jié)點的初始化。
具體地，該控制電路可以包括第一開關(guān)電路，其一端子與對應(yīng)于第一控制信號的第二邏輯電平的電壓結(jié)點連接而其另一端子與復(fù)制電路的一個端子連接，如果第二控制信號轉(zhuǎn)變?yōu)槠涞诙壿嬰娖?，則第一開關(guān)電路接收第二控制信號并導(dǎo)通；第二開關(guān)電路，其一端子與對應(yīng)于第一控制信號的第一邏輯電平的電壓結(jié)點和第一控制信號的輸出結(jié)點的其中任意之一結(jié)點連接，如果第二控制信號轉(zhuǎn)變?yōu)槠涞谝贿壿嬰娖剑瑒t第二開關(guān)電路接收第二控制信號并導(dǎo)通；第三開關(guān)電路，其與第二開關(guān)電路的另一端子連接并且其另一端子與對應(yīng)于第一控制信號的第一邏輯電平的另一電壓結(jié)點和第一控制信號的輸出結(jié)點連接，在動態(tài)結(jié)點的電壓到達預(yù)定電平之前該第三開關(guān)電路一直導(dǎo)通；以及與至少復(fù)制電路并聯(lián)連接的第四開關(guān)電路，一旦動態(tài)結(jié)點的電壓達到預(yù)定電平，則該第四開關(guān)電路導(dǎo)通，并且復(fù)制電路的另一端子與第一控制信號的輸出結(jié)點連接。
優(yōu)選地，該動態(tài)電路還包括與求值電路串聯(lián)連接的恒定電流源。通過該裝置，當(dāng)求值電路導(dǎo)通時所檢測到的動態(tài)結(jié)點的充電狀態(tài)保持不變，而與求值電路的邏輯結(jié)構(gòu)無關(guān)。
優(yōu)選地，成對配置構(gòu)成復(fù)制電路的晶體管以及構(gòu)成至少部分求值電路的晶體管，并且在各成對晶體管之間設(shè)置復(fù)制電路和相應(yīng)的至少部分求值電路的信號輸入端子。
優(yōu)選地，該求值電路具有分別為多個輸入信號設(shè)置的多個晶體管，以根據(jù)相應(yīng)的輸入信號而在ON/OFF之間切換，并且多個晶體管并聯(lián)連接。
可選地，本發(fā)明的動態(tài)電路包括可充電的動態(tài)結(jié)點；用于初始化動態(tài)結(jié)點的初始化電路；以及用于對多個輸入信號執(zhí)行邏輯求值并根據(jù)求值結(jié)果而改變動態(tài)結(jié)點充電狀態(tài)的求值電路，其中該求值電路具有分別為多個輸入信號設(shè)置的多個晶體管，以根據(jù)相應(yīng)的輸入信號而在ON/OFF之間切換，并且多個晶體管并聯(lián)連接。通過該結(jié)構(gòu)，可以減少該動態(tài)電路中晶體管的級數(shù)。
用于初始化本發(fā)明的動態(tài)電路的方法，包括如下步驟在預(yù)定條件下開始動態(tài)結(jié)點的初始化；對于多個輸入信號的至少部分執(zhí)行邏輯求值；如果該邏輯求值的結(jié)果為真，則停止動態(tài)結(jié)點的初始化。通過該方法，在動態(tài)電路中，如果對于多個輸入信號的至少部分的預(yù)定邏輯條件滿足，則中途停止動態(tài)結(jié)點的初始化。如果沒有滿足條件，則完成該初始化。因此，在沒有求值控制晶體管的動態(tài)電路中，在初始化動態(tài)結(jié)點的操作期間可以防止不需要的直通電流的流動。此外，不提供求值控制晶體管還可以減少晶體管的級數(shù)并且抑制電荷共享。而且，從動態(tài)結(jié)點的初始化開始到其結(jié)束具有少量的時間容限，因此可以放寬初始化動態(tài)結(jié)點的操作和求值輸入信號的操作之間的時間限制。
優(yōu)選地，在用于初始化上述動態(tài)電路的方法中，如果邏輯求值的結(jié)果為假，則在動態(tài)結(jié)點的電壓到達預(yù)定電平之前連續(xù)執(zhí)行動態(tài)結(jié)點的初始化，并且一旦動態(tài)結(jié)點的電壓達到預(yù)定電平，則停止該初始化。通過該方法，可以根據(jù)初始化動態(tài)結(jié)點的驅(qū)動能力和動態(tài)結(jié)點的電容而適應(yīng)性執(zhí)行該動態(tài)結(jié)點的初始化。


圖1示出了實施方式1的動態(tài)電路的方框圖；圖2示出了通過圖1的動態(tài)電路執(zhí)行可適應(yīng)預(yù)充電控制的時序圖；圖3示出了通過圖1的動態(tài)電路執(zhí)行的抑制直通電流的時序圖；
圖4示出了通過圖1的動態(tài)電路執(zhí)行的預(yù)充電取消操作的時序圖；圖5A和5B示出了與圖1的動態(tài)結(jié)點的放電相關(guān)的電流消耗的模型圖；圖6A和6B為通過圖1的動態(tài)電路獲得的電路規(guī)模減小的效果圖；圖7示出了省略可適應(yīng)預(yù)充電控制的動態(tài)電路的方框圖；圖8示出了實施方式2的動態(tài)電路的方框圖；圖9示出了實施方式3的動態(tài)電路的方框圖；圖10示出了實施方式4的動態(tài)電路的方框圖；圖11A和11B為通過圖10的動態(tài)電路獲得的減少電路規(guī)模的效果圖；圖12為構(gòu)成圖10的動態(tài)電路等的晶體管布局平面圖；圖13為設(shè)置有本發(fā)明的動態(tài)電路的半導(dǎo)體存儲器的方框圖；圖14為設(shè)置有本發(fā)明的動態(tài)電路的高速緩沖存儲器的方框圖；圖15為設(shè)置有本發(fā)明的動態(tài)電路的PLA的方框圖；圖16為設(shè)置有本發(fā)明的動態(tài)電路的加法器的方框圖；圖17為設(shè)置有本發(fā)明的動態(tài)電路的乘法器的方框圖；圖18為設(shè)置有本發(fā)明的動態(tài)電路的通信裝置的略圖；圖19為設(shè)置有本發(fā)明的動態(tài)電路的信息重放裝置的略圖；圖20為設(shè)置有本發(fā)明的動態(tài)電路的圖像顯示裝置的略圖；圖21為設(shè)置有本發(fā)明的動態(tài)電路的電子裝置的略圖；圖22為設(shè)置有本發(fā)明的動態(tài)電路的電子控制裝置以及設(shè)置有該電子控制裝置的移動單元的略圖。
具體實施例方式
以下將參照附圖詳細描述本發(fā)明的優(yōu)選實施方式。
(實施方式1)圖1示出了實施方式1的動態(tài)電路的結(jié)構(gòu)。該實施方式的動態(tài)電路包括動態(tài)結(jié)點10、初始化電路20、求值電路30和控制電路40。通過初始化電路20預(yù)充電(初始化)動態(tài)結(jié)點10并通過在求值電路30中形成的放電路徑對動態(tài)結(jié)點10放電。通過反相器60邏輯反向動態(tài)結(jié)點10的電壓，并且將該反向的電壓作為動態(tài)電路的輸出信號OUT輸出。根據(jù)需要設(shè)置保持器電路50以保持動態(tài)結(jié)點10的電壓。
求值電路30對于多個輸入信號IN0到INn(以下，有時將這些信號整體稱為輸入信號IN)執(zhí)行給定的邏輯求值。一旦滿足對于輸入信號IN的預(yù)定邏輯條件，連接在動態(tài)結(jié)點10和地結(jié)點之間的求值電路30構(gòu)成動態(tài)結(jié)點10的放電路徑。換句話說，如果通過求值電路30進行邏輯求值的結(jié)果為真，則輸出信號OUT變高(Hi)，而如果結(jié)果為假則輸出信號OUT變低(Lo)。
初始化電路20接收來自控制電路40的控制信號CTL和來自外部的時鐘信號CK，并根據(jù)接收的信號控制動態(tài)結(jié)點10的預(yù)充電。更具體地，該初始化電路20包括串聯(lián)連接的PMOS晶體管201和202。PMOS晶體管201的源端子與電源電壓結(jié)點連接并且其柵端子接收時鐘信號CK的反向信號。PMOS晶體管202的漏端子與動態(tài)結(jié)點10連接并其柵端子接收控制信號CTL的反向信號。注意PMOS晶體管201和202可以以與上述順序相反的順序連接。
控制電路40接收時鐘信號CK和動態(tài)結(jié)點10的電壓，并基于接收的信號產(chǎn)生控制信號CTL。更具體地說，控制電路40包括串聯(lián)連接的PMOS晶體管401和402、復(fù)制電路403和NMOS晶體管404和405。PMOS晶體管401的源端子與電源電壓結(jié)點連接并其柵端子接收動態(tài)結(jié)點10的電壓。PMOS晶體管402的漏端子與控制信號CTL的輸出結(jié)點連接并其柵端子接收時鐘信號CK。注意PMOS晶體管401和402可以以與上述順序相反的順序連接。作為整個求值電路30的復(fù)制的復(fù)制電路403與控制信號CTL的輸出結(jié)點連接。與復(fù)制電路403串聯(lián)連接的NMOS晶體管404的源端子與地結(jié)點連接并且其柵端子接收時鐘信號CK。在控制信號CTL的輸出結(jié)點和地結(jié)點之間設(shè)置NMOS晶體管405，并且其柵端子接收動態(tài)結(jié)點10的電壓。
可以根據(jù)需要設(shè)置保持器電路406以保持控制信號CTL的電壓。NMOS晶體管405的漏端子可以不與地結(jié)點連接，而是與位于復(fù)制電路403和NMOS晶體管404之間的連接點連接。
以下將參照圖2的時序表描述通過本實施方式的動態(tài)電路進行適應(yīng)性預(yù)充電控制。當(dāng)時鐘信號CK從Lo轉(zhuǎn)換到Hi時，NMOS晶體管404導(dǎo)通。此時，如果在復(fù)制電路403中沒有滿足預(yù)定的邏輯條件，則復(fù)制電路403截止，其允許控制信號CTL保持Hi電平。因此，隨著PMOS晶體管201和202的導(dǎo)通，開始動態(tài)結(jié)點10的預(yù)充電。一旦NMOS晶體管405導(dǎo)通則停止預(yù)充電。如果動態(tài)結(jié)點10的電壓超出閾值電壓Vth，則NMOS晶體管405導(dǎo)通。如果初始化電路20的驅(qū)動能力相對較高或者動態(tài)結(jié)點10的電容相對較小，則動態(tài)結(jié)點10的電壓會在相對短的時間內(nèi)達到閾值電壓Vth(圖2的情況A)。相反，如果初始化電路20的驅(qū)動能力相對較低或者動態(tài)結(jié)點10的電容相對較大，則動態(tài)結(jié)點10的電壓需要相對長的時間才能達到閾值電壓Vth(圖2的情況B)。這樣，根據(jù)初始化電路20的驅(qū)動能力和動態(tài)結(jié)點10的電容而適應(yīng)性執(zhí)行預(yù)充電控制。
接下來，參照圖3的時序圖描述通過本實施方式的動態(tài)電路對直通電流的抑制。當(dāng)時鐘信號CK電平從Lo轉(zhuǎn)換到Hi時，開始預(yù)充電。隨后，復(fù)制電路403根據(jù)輸入信號IN的狀態(tài)而導(dǎo)通(如果求值結(jié)果為真)或者截止(如果求值結(jié)果為假)。如果求值結(jié)果為假(圖3的情況C)，則復(fù)制電路403截止，其允許通過如上所述的NMOS晶體管405執(zhí)行適應(yīng)性預(yù)充電(正常的預(yù)充電操作)。相反，如果求值結(jié)果為真(圖3的情況D)，則復(fù)制電路403導(dǎo)通。緊隨該導(dǎo)通以后，控制信號CTL轉(zhuǎn)為Lo，停止預(yù)充電(預(yù)充電取消操作)。當(dāng)復(fù)制電路403導(dǎo)通時，求值電路30也導(dǎo)通，從而動態(tài)結(jié)點10與地結(jié)點實現(xiàn)電連接。但是，由于復(fù)制電路403導(dǎo)通時導(dǎo)致預(yù)充電中途停止，因此不會流動直通電流。
參照圖4詳細描述預(yù)充電取消操作。隨著時鐘信號CK轉(zhuǎn)為Hi電平，開始動態(tài)結(jié)點10的預(yù)充電。此時，如果求值電路30導(dǎo)通，復(fù)制電路403也導(dǎo)通，則可以開始控制信號CTL輸出結(jié)點的放電。一旦完成控制信號CTL輸出結(jié)點的放電，該控制信號CTL處于Lo電平，停止動態(tài)結(jié)點10的預(yù)充電。換句話說，在預(yù)充電取消操作中動態(tài)結(jié)點10的預(yù)充電周期等于控制信號CTL輸出結(jié)點的放電周期，該過程對應(yīng)于復(fù)制電路403的延遲時間。
由于復(fù)制電路403具有與求值電路30相同的邏輯結(jié)構(gòu)，因此復(fù)制電路403的延遲時間基本上與求值電路30的相同。因此，可以說預(yù)充電周期對應(yīng)于求值電路30的延遲時間。為此，即使在求值電路30仍然導(dǎo)通的同時開始預(yù)充電，盡管該求值電路30應(yīng)該已經(jīng)截止，但是由于輸入信號IN結(jié)束的延遲，如果在對應(yīng)于求值電路30的延遲時間的時間內(nèi)輸入信號IN結(jié)束并截止求值電路30，則可以完成動態(tài)結(jié)點10的預(yù)充電。換句話說，即使輸入信號基于雙向轉(zhuǎn)換，只要在從預(yù)充電開始在求值電路30的等效延遲時間內(nèi)完成輸入信號IN，就可以獲得正確的求值結(jié)果。因此，可以放寬預(yù)充電開始時間和輸入信號IN結(jié)束時間之間的限制，該限制為反向邏輯結(jié)構(gòu)的缺點。
接下來，參照圖5A和5B，通過比較正常工作期間和預(yù)充電取消操作期間的電流消耗來討論與動態(tài)結(jié)點10的放電相關(guān)的電流消耗。圖5A所示為正常操作期間電流消耗的模型。在正常操作期間，在通過電流源30’(對應(yīng)于導(dǎo)通狀態(tài)的求值電路30)將存儲在寄生電容10’(對應(yīng)于動態(tài)結(jié)點10)中的電荷放電的同時，通過反相器60使電容60’(對應(yīng)于反相器60的輸出負載)充電。因此，在正常操作期間，消耗由電流I1和飽和電流I2按比率確定(rate-determined)的電流，其中電流I1為流入電流源30’的電流(對應(yīng)于流入導(dǎo)通狀態(tài)的求值電路30的飽和電流)，并且飽和電流I2為在求值電路30的延遲時間內(nèi)流入反相器60的電流。
圖5B示出了在預(yù)充電取消操作期間的電流消耗模型。在預(yù)充電取消操作期間，在通過電流源30’使流入電阻20’(對應(yīng)于預(yù)充電控制下的初始化電路20)的電流放電的同時，通過反相器60使電容60’充電。由于反相器60的輸出幾乎不變，因此在反相器60中消耗的電流I2基本為0。因此，在預(yù)充電取消操作期間，消耗了由電流I1按比率確定的電流，其中電流I1為在等效于求值電路30中的延遲時間內(nèi)流入電流源30’的電流。因此，在預(yù)充電取消操作期間消耗的電流與在正常操作期間消耗的電流基本相同。換句話說，盡管在預(yù)充電取消操作期間有少量電流流過，但是該流量太小而不會引起問題。
下面參照圖6A和6B描述通過本實施方式的動態(tài)電路減小電路規(guī)模的效果。圖6A和6B分別代表與三輸入AND邏輯相關(guān)的基于雙邏輯結(jié)構(gòu)的動態(tài)電路和本發(fā)明的動態(tài)電路。在兩個動態(tài)電路中，假設(shè)輸出驅(qū)動能力相同、分級比(stepping ratio)(允許驅(qū)動下一級的扇出)為“3”、PMOS晶體管與NMOS晶體管的能力比為1∶2并且輸出級NMOS晶體管的尺寸為“1”，計算晶體管和反相器的尺寸。在圖6A和6B的各自方框中示出了晶體管尺寸。設(shè)計復(fù)制部分的尺寸為原尺寸的1/10。比較兩個動態(tài)電路之間的晶體管尺寸總數(shù)值，在基于雙邏輯結(jié)構(gòu)的動態(tài)電路中總尺寸為“14.1”，而在本發(fā)明的動態(tài)電路中晶體管總尺寸為“7.38”，其約為“14.1”的一半。在雙邏輯結(jié)構(gòu)中，必須提供處于邏輯對偶關(guān)系的兩個求值電路，并且這樣會增加電路規(guī)模。相反，在本發(fā)明的動態(tài)電路中，盡管必須提供具有與求值電路30相同邏輯結(jié)構(gòu)的復(fù)制電路403，但是其尺寸也僅為求值電路30的1/10。因此，與雙邏輯結(jié)構(gòu)相比，電路規(guī)模整體上明顯降低。
因此，在該實施方式中，由于求值控制晶體管不是必不可少的，因此可以減少晶體管的級數(shù)。此外，還放寬了初始化動態(tài)結(jié)點的操作和求值輸入信號操作之間的時間限制，并因此可以抑制否則會在初始化動態(tài)結(jié)點操作期間流過的直通電流。而且，在放寬該時間限制的情況下，可以很容易地實現(xiàn)基于反向邏輯結(jié)構(gòu)的多米諾電路。這樣可以減少電路規(guī)模的增加并且還可以減少多米諾電路中的級數(shù)。
復(fù)制電路403不必為整個求值電路30的復(fù)制，而是可以是部分求值電路30的復(fù)制。例如，如果求值電路30的邏輯求值結(jié)果依賴于對部分輸入信號IN邏輯求值的結(jié)果，根據(jù)通過相關(guān)局部復(fù)制電路的邏輯求值結(jié)果可以正確執(zhí)行預(yù)充電停止控制。
可以不執(zhí)行適應(yīng)性預(yù)充電控制。例如，在該情況下可以設(shè)計該動態(tài)電路具有圖7中所示的控制電路40A?？刂齐娐?0A從圖1的控制電路40的結(jié)構(gòu)中省略了PMOS晶體管401和NMOS晶體管405。在沒有適應(yīng)性預(yù)充電控制的情況下，根本不會失去諸如減少級數(shù)以及放寬時間限制的效果。
(實施方式2)圖8示出了實施方式2的動態(tài)電路的結(jié)構(gòu)。該實施方式的動態(tài)電路具有替代圖1的動態(tài)電路中的初始化電路20的初始化電路20A。在初始化電路20A中，省略了初始化電路20中的PMOS晶體管202并新提供了NAND門203。該NAND門203接收時鐘信號CK和控制信號CTL并且向PMOS晶體管201輸出計算結(jié)果。
因此，在該實施方式中，可以進一步減少晶體管的級數(shù)。
(實施方式3)圖9示出了實施方式3的動態(tài)電路的結(jié)構(gòu)。除了圖1的動態(tài)電路元件以外，本實施方式的動態(tài)電路還具有恒定電流源70。在求值電路30和地結(jié)點之間設(shè)置恒定電流源70。具體地，恒定電流源70可以由在其柵端子接收預(yù)定電壓的晶體管構(gòu)成。
當(dāng)求值電路30由多個并聯(lián)連接的晶體管構(gòu)成時，例如，求值電路30的延遲時間隨著這些晶體管中導(dǎo)通的晶體管數(shù)量而變化，并且因此，動態(tài)結(jié)點10的放電速度也隨之變化。為了克服這個問題，與求值電路30串聯(lián)連接恒定電流源70，并且恒定電流源70的電流量與求值電路30中一個晶體管的飽和電流量相等。通過該結(jié)構(gòu)，放電電流可以與多個晶體管是否導(dǎo)通無關(guān)而保持恒定。換句話說，動態(tài)結(jié)點10的放電速度可以保持恒定。此外，通過使放電電流恒定，可以保持施加到求值電路30的輸入的噪聲影響程度不變，使其與噪聲是否已經(jīng)施加給多個晶體管無關(guān)。這樣可以達到固定噪聲余量的效果。
另外，可以在動態(tài)結(jié)點10和求值電路30之間設(shè)置該恒定電流源70。通過這種改變，動態(tài)結(jié)點10處的充電速度可以保持不變。但是，優(yōu)選地，應(yīng)該將恒定電流源70設(shè)置在求值電路30和地結(jié)點之間。通過該設(shè)置，使得恒定電流源70和求值電路30之間的結(jié)點基本具有地電勢，并且這樣可以防止隨著級數(shù)的增加而出現(xiàn)的寄生電容增加的情況。
(實施方式4)圖10示出了實施方式4的動態(tài)電路的結(jié)構(gòu)。除了求值電路30以外，本實施方式的動態(tài)電路與圖1的動態(tài)電路具有基本相同的結(jié)構(gòu)，在求值電路中，對應(yīng)于各輸入信號IN的晶體管并聯(lián)連接，并且為了與此相符，復(fù)制電路403也具有并聯(lián)連接的晶體管。
為了減少晶體管的級數(shù)，優(yōu)選地在求值電路30中不設(shè)置AND邏輯。假設(shè)的AND邏輯可以雙變換為OR邏輯和非邏輯的組合邏輯。本實施方式的動態(tài)電路中的求值電路30為OR邏輯。因此，通過以多級方式連接本實施方式的動態(tài)電路并向求值電路30的并聯(lián)連接的晶體管適當(dāng)輸入前級動態(tài)電路的輸出或者該輸出的取反(inversion)，可以形成包括OR邏輯和非邏輯的假設(shè)邏輯。
參照圖11A和11B描述通過本實施方式的動態(tài)電路減少電路規(guī)模的效果。圖11A和11B分別代表基于雙邏輯結(jié)構(gòu)的動態(tài)電路和本發(fā)明的動態(tài)電路，其與兩個3輸入AND邏輯電路“A&B&C”和“D&E&F”之間的異或(exclusive OR)相關(guān)。在兩個動態(tài)電路中，假設(shè)輸出驅(qū)動能力相同、分級比(允許驅(qū)動下一級的扇出)為“3”、PMOS晶體管與NMOS晶體管的能力比為1∶2、輸出級NMOS晶體管的尺寸為“1”，計算晶體管和反相器的尺寸。在圖11A和11B的各方框中示出了晶體管尺寸。比較兩個動態(tài)電路之間的晶體管尺寸總數(shù)值，在基于雙邏輯結(jié)構(gòu)的動態(tài)電路中總尺寸為“24.0”，而在本發(fā)明的動態(tài)電路中晶體管總尺寸為“13.94”。因此，如上所述，與雙邏輯結(jié)構(gòu)相比，在本實施方式的動態(tài)電路中電路規(guī)模明顯降低。
在將雙邏輯結(jié)構(gòu)配置為兩級時，將本實施方式的動態(tài)電路設(shè)計為三級。但是，由于在本實施方式的動態(tài)電路中所有求值電路30均由并聯(lián)連接的晶體管構(gòu)成，因此單獨的響應(yīng)速度很快。因此，即使連接級數(shù)大于雙邏輯結(jié)構(gòu)的電路，但是總體上可以以相等或者更高的響應(yīng)速度獲得最終輸出。
因此，在該實施方式中，可以進一步減少晶體管級數(shù)。此外，通過省略求值控制晶體管并將求值電路中的級數(shù)減少為一級，在動態(tài)結(jié)點和求值電路之間形成寄生電容的可能性很小，從而抑制了在動態(tài)結(jié)點中出現(xiàn)的電荷共享。這樣還可以抑制在預(yù)充電操作和求值操作期間由于寄生電容導(dǎo)致產(chǎn)生的過多的電流流動。
(動態(tài)電路的布局)如圖10以及其它附圖所示，本發(fā)明的動態(tài)電路中的求值電路30由NMOS晶體管構(gòu)成。這樣，在創(chuàng)造性動態(tài)電路布局時，如果采用基于PMOS晶體管和NMOS晶體管數(shù)量相同的假設(shè)對CMOS單元進行布局的方法，柵極長度會很長并且不利于提高該單元的輸入電容。因此希望采用對于該創(chuàng)造性動態(tài)電路的優(yōu)選布局方法。以下將描述適用于創(chuàng)造性動態(tài)電路的布局。
圖12示出了構(gòu)成圖10的動態(tài)電路以及其它類似電路的晶體管布局。將包括在求值電路30中的NMOS晶體管Tr1和包括在復(fù)制電路403中的NMOS晶體管Tr2設(shè)置為一對，二者通過一個柵極GT連接。布置晶體管Tr1和Tr2以使其相對于Pch區(qū)域和Nch區(qū)域之間的邊界垂直延伸。在晶體管Tr1和Tr2之間的柵極上的位置設(shè)置輸入端子IN。
通過上述布局，連接晶體管Tr1和Tr2的柵極長度會最短，并且因此可以減少柵輸入電容。以這種方式，實現(xiàn)動態(tài)電路在低功耗下的高速操作。此外，通過在晶體管Tr1和Tr2之間的某個位置設(shè)置輸入端子IN，對于晶體管Tr1和Tr2可以最小化距離輸入端子IN的柵極長度。晶體管的操作速度隨著輸入端子到晶體管距離的變短而加快。因此，通過上述布置將使動態(tài)電路更快地操作。
(本發(fā)明的應(yīng)用)以下將描述本發(fā)明的動態(tài)電路應(yīng)用的實施例。圖13示出了設(shè)置有本發(fā)明的動態(tài)電路的半導(dǎo)體存儲器的結(jié)構(gòu)。半導(dǎo)體存儲器410包括地址解碼器411和存儲器陣列412。地址解碼器411包括本發(fā)明的動態(tài)電路100作為最小化邏輯結(jié)構(gòu)。
在半導(dǎo)體存儲器410中，在地址空間較大，即地址位寬較大時，對地址信號執(zhí)行邏輯操作的地址解碼器411將需要多輸入AND邏輯。這將會增加串聯(lián)連接的晶體管的級數(shù)，并因此隨著半導(dǎo)體變得越來越小，使得實現(xiàn)該邏輯操作越來越困難。但是，通過采用圖10的動態(tài)電路，例如，通過并聯(lián)連接的晶體管可以實現(xiàn)多輸入AND邏輯。因此，即使在地址位寬較大時也可以很容易地實現(xiàn)邏輯操作。
圖14示出了設(shè)置有本發(fā)明的動態(tài)電路的高速緩沖存儲器的結(jié)構(gòu)。高速緩沖存儲器420包括存儲器陣列421和標(biāo)記判斷電路(tag determinationcircuit)422。該標(biāo)記判斷電路422包括本發(fā)明的動態(tài)電路100作為最小化邏輯結(jié)構(gòu)。
在高速緩沖存儲器420中，標(biāo)記判斷電路422基于位線信號執(zhí)行標(biāo)記選擇和一致判斷。當(dāng)標(biāo)記較大時，具體地，對于標(biāo)記選擇和一致判斷，多輸入AND邏輯是必不可少的。這樣會增加串聯(lián)連接晶體管的級數(shù)，并因此隨著半導(dǎo)體尺寸越來越小，實現(xiàn)該邏輯操作將變得更加困難。但是，通過采用圖10的動態(tài)電路，例如，通過并聯(lián)連接的晶體管實現(xiàn)多輸入AND邏輯。從而，即使在標(biāo)記較大時，也可以很容易地實現(xiàn)在標(biāo)記選擇和一致判斷中的邏輯操作。
圖15示出了設(shè)置有本發(fā)明的動態(tài)電路的可編程邏輯陣列(PLA)的結(jié)構(gòu)。PLA430包括AND平面431和OR平面432。AND平面431和OR平面432分別包括本發(fā)明的動態(tài)電路100作為最小化邏輯結(jié)構(gòu)。注意至少AND平面431或者OR平面432包括動態(tài)電路100。
在PLA430中，AND平面431和OR平面432均需要邏輯結(jié)構(gòu)，尤其是在存在許多輸入信號時AND平面431和OR平面432均需要多輸入的AND邏輯。在PLA中，可以通過采用反向邏輯結(jié)構(gòu)由并聯(lián)連接的晶體管實現(xiàn)AND邏輯。但是，由于存在上述的時間限制，時鐘相位差會限制電路加速。此外，由于求值控制晶體管是必不可少的，串聯(lián)連接的晶體管級數(shù)將會增加，并且隨著半導(dǎo)體尺寸不斷變小，實現(xiàn)該邏輯將會變得困難。但是，通過采用圖10的動態(tài)電路，例如，通過并聯(lián)連接的晶體管實現(xiàn)多輸入AND邏輯。因此，由于時間限制而限制加速的問題以及隨著半導(dǎo)體尺寸變小而級數(shù)增加的問題都可以得到解決。
圖16示出了設(shè)置有本發(fā)明的動態(tài)電路的加法器的結(jié)構(gòu)。加法器440包括用于第N級(N為自然數(shù))進位計算或者P/G計算的塊441以及用于第(N+1)級進位計算或者P/G計算的塊442。塊441和442分別包括本發(fā)明的動態(tài)電路100作為最小化邏輯結(jié)構(gòu)。注意塊441或者442的至少任意一個包括動態(tài)電路100。
在加法器440中，在執(zhí)行多位數(shù)據(jù)相加時，對于進位計算或者進位計算的進位產(chǎn)生(G)和進位傳輸(P)執(zhí)行邏輯操作的塊441和442將需要多輸入AND邏輯。這樣會增加串聯(lián)連接晶體管的級數(shù)，并因此隨著半導(dǎo)體尺寸越來越小，實現(xiàn)該邏輯操作將變得更加困難。但是，通過采用圖10的動態(tài)電路，例如，通過并聯(lián)連接的晶體管可以實現(xiàn)多輸入AND邏輯。從而，可以很容易地實現(xiàn)多位數(shù)據(jù)加和的邏輯操作。
圖17示出了設(shè)置有本發(fā)明的動態(tài)電路的乘法器的結(jié)構(gòu)。乘法器450包括布斯編碼器451和華萊士樹(部分乘積加和樹)452。布斯編碼器451和華萊士樹452分別包括本發(fā)明的動態(tài)電路100作為最小化邏輯結(jié)構(gòu)。注意布斯編碼器451和華萊士樹452的至少任意一個包括動態(tài)電路100。
在需要布斯編碼和部分乘積加和邏輯的乘法器450中，在執(zhí)行多位數(shù)據(jù)的乘積運算時，多位AND邏輯是必不可少的。這樣會增加串聯(lián)連接晶體管的級數(shù)，并因此隨著半導(dǎo)體尺寸越來越小，實現(xiàn)該邏輯操作將變得更加困難。但是，通過采用圖10的動態(tài)電路，例如，通過并聯(lián)連接的晶體管可以實現(xiàn)多輸入AND邏輯。從而，可以很容易地實現(xiàn)多位數(shù)據(jù)乘積運算的邏輯操作。
圖18示出了設(shè)置有本發(fā)明的動態(tài)電路的通信裝置的略圖。作為通信裝置的蜂窩電話500包括基帶LSI 501和應(yīng)用LSI 502，二者均為具有本發(fā)明的動態(tài)電路的半導(dǎo)體集成電路。由于本發(fā)明的動態(tài)電路可以在低于傳統(tǒng)所需的功耗下工作，因此可以通過較低功耗操作基帶LSI 501和應(yīng)用LSI 502以及具有這些元件的蜂窩電話500。此外，對于除了基帶LSI 501和應(yīng)用LSI 502以外的蜂窩電話500的半導(dǎo)體集成電路，本發(fā)明的動態(tài)電路也可以用作包括在這些半導(dǎo)體集成電路中的邏輯電路，從而可以基本上獲得與上述相同的效果。
設(shè)置有本發(fā)明的動態(tài)電路的通信裝置不限于蜂窩電話，還可以包括諸如通信系統(tǒng)中的發(fā)射器/接收器、用于執(zhí)行數(shù)據(jù)傳輸?shù)恼{(diào)制解調(diào)單元等。換句話說，根據(jù)本發(fā)明，可以對各種類型的通信裝置，諸如有線和無線、光學(xué)通信或者電信以及數(shù)字或者模擬裝置，提供降低功耗的效果。
圖19示出了設(shè)置有本發(fā)明的動態(tài)電路的信息重放裝置的略圖。作為信息重放裝置的光盤單元510包括用于處理從光盤讀取的信號的媒介信號處理LSI511和用于對讀取的信號執(zhí)行糾錯以及對光學(xué)電唱頭進行伺服控制的錯誤/伺服處理LSI 512。媒介信號處理LSI 511和錯誤/伺服處理LSI 512為具有本發(fā)明的動態(tài)電路的半導(dǎo)體集成電路。由于本發(fā)明的動態(tài)電路可以在低于傳統(tǒng)所需的功耗下工作，因此可以通過較低功耗操作媒介信號處理LSI 511和錯誤/伺服處理LSI 512以及具有這些元件的光盤單元510。此外，對于除媒介信號處理LSI 511和錯誤/伺服處理LSI 512以外的光盤單元510的半導(dǎo)體集成電路，本發(fā)明的動態(tài)電路還可以用作包括在這些半導(dǎo)體集成電路中的邏輯電路，從而基本上獲得與上述相同的效果。
設(shè)置有本發(fā)明的動態(tài)電路的信息重放裝置不限于光盤單元，還可以包括諸如嵌入式磁盤圖像記錄/重放裝置、采用半導(dǎo)體存儲器作為媒介的信息記錄/重放裝置等。換句話說，根據(jù)本發(fā)明，可以對各種類型的信息重放裝置(可以具有信息記錄功能)提供降低功耗的效果，而與記錄信息的媒介無關(guān)。
圖20示出了設(shè)置有本發(fā)明的動態(tài)電路的圖像顯示裝置的略圖。作為圖像顯示裝置的TV接收器520包括用于處理音頻信號和視頻信號的AV處理LSI521以及用于控制諸如顯示屏和揚聲器的設(shè)備的顯示/聲音源控制LSI 522。AV處理LSI 521和顯示/聲音源控制LSI 522為具有本發(fā)明的動態(tài)電路的半導(dǎo)體集成電路。由于本發(fā)明的動態(tài)電路可以在低于傳統(tǒng)所需的功耗下工作，因此可以通過較低功耗操作AV處理LSI 521和顯示/聲音源控制LSI 522以及具有這些元件的TV接收器520。此外，對于除AV處理LSI 521和顯示/聲音源控制LSI 522以外的TV接收器520的半導(dǎo)體集成電路，本發(fā)明的動態(tài)電路還可以用作包括在這些半導(dǎo)體集成電路中的邏輯電路，從而基本上獲得與上述相同的效果。
設(shè)置有本發(fā)明的動態(tài)電路的圖像顯示裝置不限于TV接收器，還可以包括諸如用于顯示通過電信線路分配的流數(shù)據(jù)的裝置。換句話說，根據(jù)本發(fā)明，可以對各種類型的圖像顯示裝置提供降低功耗的效果，而與信息傳輸方法無關(guān)。
圖21示出了設(shè)置有本發(fā)明的動態(tài)電路的電子裝置的略圖。作為電子裝置的數(shù)碼相機530包括信號處理LSI 531作為具有本發(fā)明的動態(tài)電路的半導(dǎo)體集成電路。由于本發(fā)明的動態(tài)電路可以在低于傳統(tǒng)所需的功耗下工作，因此可以通過較低功耗操作信號處理LSI 531以及具有該元件的數(shù)碼相機530。此外，對于除信號處理LSI 531以外的數(shù)碼相機530的半導(dǎo)體集成電路，本發(fā)明的動態(tài)電路還可以用作包括在這些半導(dǎo)體集成電路中的邏輯電路，從而基本上獲得與上述相同的效果。
設(shè)置有本發(fā)明的動態(tài)電路的電子裝置不限于數(shù)碼相機，還可以包括諸如各種類型的傳感器和電子計算器等整體具有半導(dǎo)體集成電路的裝置。根據(jù)本發(fā)明，可以作為整體對電子裝置提供降低功耗的效果。
圖22示出了設(shè)置有本發(fā)明的動態(tài)電路的電子控制單元以及設(shè)置有該電子控制單元的移動單元的略圖。作為移動單元的汽車540包括電子控制單元550。電子控制單元550包括引擎/傳輸控制LSI 551，其為具有本發(fā)明的動態(tài)電路的半導(dǎo)體集成電路并控制汽車540的引擎、傳輸?shù)?。汽?40還包括導(dǎo)航單元541。與電子控制單元550類似，導(dǎo)航單元541包括導(dǎo)航LSI 542，其為具有本發(fā)明的動態(tài)電路的半導(dǎo)體集成電路。
由于本發(fā)明的動態(tài)電路可以在低于傳統(tǒng)所需的功耗下工作，因此可以通過較低功耗操作引擎/傳輸控制LSI 551以及具有該元件的電子控制單元550。同樣，可以在低功耗下操作導(dǎo)航LSI 542以及具有該元件的導(dǎo)航單元541。此外，對于除引擎/傳輸控制LSI 551以外的電子控制單元550的半導(dǎo)體集成電路，本發(fā)明的動態(tài)電路還可以用作包括在這些半導(dǎo)體集成電路中的邏輯電路，從而基本上獲得與上述相同的效果。該動態(tài)電路還可以應(yīng)用于導(dǎo)航單元541。隨著電子控制單元550功耗降低，汽車540的功耗也相應(yīng)降低。
設(shè)置有本發(fā)明的動態(tài)電路的電子控制單元不限于如上所述的用于控制引擎和傳輸?shù)难b置，還可以包括諸如發(fā)動機控制單元的裝置，該裝置具有半導(dǎo)體集成電路并整體上控制功率源。根據(jù)本發(fā)明，可以對這種電子控制單元提供降低功耗的效果。
同樣，設(shè)置有本發(fā)明的動態(tài)電路的移動單元不限于汽車，還可以包括諸如火車和飛機等具有用于控制作為功率源的引擎、發(fā)動機等的裝置。根據(jù)本發(fā)明，可以對這些移動單元提供降低功耗的效果。
盡管以優(yōu)選實施方式描述了本發(fā)明，顯然，本發(fā)明所屬領(lǐng)域的技術(shù)人員還可以以不同的方式修改本發(fā)明并且設(shè)想除以上具體闡述的內(nèi)容以外的多種實施方式。因此，本發(fā)明意欲通過所附的權(quán)利要求書覆蓋屬于本發(fā)明原理和范圍內(nèi)的所有變化。
權(quán)利要求
1.一種動態(tài)電路，包括可充電的動態(tài)結(jié)點；對多個輸入信號執(zhí)行邏輯求值以及基于求值結(jié)果改變動態(tài)結(jié)點的充電狀態(tài)的求值電路；控制電路，其具有至少部分求值電路的復(fù)制電路并輸出第一控制信號，該第一控制信號的邏輯電平隨著通過復(fù)制電路執(zhí)行的對于多個輸入信號的至少部分的邏輯求值的結(jié)果而變化；以及用于從控制電路接收第一控制信號并從外部接收第二控制信號的初始化電路，如果第二控制信號從第一邏輯電平轉(zhuǎn)換為第二邏輯電平，則開始動態(tài)結(jié)點的初始化，而如果第一控制信號從第一邏輯電平轉(zhuǎn)換為第二邏輯電平，則停止該動態(tài)結(jié)點的初始化。
2.根據(jù)權(quán)利要求1所述的動態(tài)電路，其特征在于，所述復(fù)制電路具有與整個求值電路相同的結(jié)構(gòu)和輸入。
3.根據(jù)權(quán)利要求1所述的動態(tài)電路，其特征在于，所述初始化電路包括第一開關(guān)電路，其一端子與用于向動態(tài)結(jié)點提供初始化電壓的結(jié)點和該動態(tài)結(jié)點的任意之一連接，如果第二控制信號轉(zhuǎn)變?yōu)槠涞诙壿嬰娖?，則該第一開關(guān)電路導(dǎo)通；以及第二開關(guān)電路，其一端子與第一開關(guān)電路的另一端子連接而其另一端子與所述兩個結(jié)點中的另一個連接，如果第一控制信號轉(zhuǎn)變?yōu)槠涞诙壿嬰娖剑瑒t該第二開關(guān)電路截止。
4.根據(jù)權(quán)利要求1所述的動態(tài)電路，其特征在于，所述初始化電路包括用于接收第一和第二控制信號并對這些信號執(zhí)行邏輯操作的邏輯操作電路；以及開關(guān)電路，其一端子與用于向動態(tài)結(jié)點提供初始化電壓的結(jié)點連接而另一端子與動態(tài)結(jié)點連接，該開關(guān)電路根據(jù)邏輯操作電路的輸出而在位于所述結(jié)點之間的電連接的ON/OFF之間切換。
5.根據(jù)權(quán)利要求1所述的動態(tài)電路，其特征在于，所述控制電路接收第二控制信號，并且如果第二控制信號處于其第二邏輯電平且通過復(fù)制電路執(zhí)行的邏輯求值結(jié)果為真，則將所述第一控制信號設(shè)定為其第二邏輯電平，否則將第一控制信號設(shè)定為其第一邏輯電平。
6.根據(jù)權(quán)利要求5所述的動態(tài)電路，其特征在于，所述控制電路包括第一開關(guān)電路，其一端子與對應(yīng)于第一控制信號的第二邏輯電平的電壓結(jié)點連接而其另一端子與復(fù)制電路的一個端子連接，如果第二控制信號轉(zhuǎn)變?yōu)槠涞诙壿嬰娖?，則第一開關(guān)電路接收第二控制信號并導(dǎo)通；以及第二開關(guān)電路，其一端子與對應(yīng)于第一控制信號的第一邏輯電平的電壓結(jié)點連接并且與第一控制信號的輸出結(jié)點連接，如果第二控制信號轉(zhuǎn)變?yōu)槠涞谝贿壿嬰娖?，則第二開關(guān)電路接收第二控制信號并導(dǎo)通，并且復(fù)制電路的另一端子與所述第一控制信號的輸出結(jié)點連接。
7.根據(jù)權(quán)利要求1所述的動態(tài)電路，其特征在于，所述控制電路接收第二控制信號以及動態(tài)結(jié)點的電壓，并且如果第二控制信號處于其第二邏輯電平并且通過復(fù)制電路執(zhí)行的邏輯求值結(jié)果為真或者動態(tài)結(jié)點的電壓等于或者高于預(yù)定電平，則設(shè)定第一控制信號處于其第二邏輯電平，否則設(shè)定該第一控制信號處于其第一邏輯電平。
8.根據(jù)權(quán)利要求7所述的動態(tài)電路，其特征在于，所述控制電路包括第一開關(guān)電路，其一端子與對應(yīng)于第一控制信號的第二邏輯電平的電壓結(jié)點連接而其另一端子與復(fù)制電路的一端子連接，如果第二控制信號轉(zhuǎn)變?yōu)槠涞诙壿嬰娖?，則第一開關(guān)電路接收第二控制信號并導(dǎo)通；第二開關(guān)電路，其一端子與對應(yīng)于第一控制信號的第一邏輯電平的電壓結(jié)點和第一控制信號的輸出結(jié)點其中任意之一連接，如果第二控制信號轉(zhuǎn)變?yōu)槠涞谝贿壿嬰娖剑瑒t第二開關(guān)電路接收第二控制信號并導(dǎo)通；第三開關(guān)電路，其與第二開關(guān)電路的另一端子連接并且其另一端子與對應(yīng)于第一控制信號的第一邏輯電平的電壓結(jié)點的另一端子以及第一控制信號的輸出結(jié)點連接，在動態(tài)結(jié)點的電壓到達預(yù)定電平前該第三開關(guān)電路一直處于導(dǎo)通；以及與至少復(fù)制電路并聯(lián)連接的第四開關(guān)電路，并且一旦動態(tài)結(jié)點的電壓達到預(yù)定電平，該第四開關(guān)電路導(dǎo)通，并且復(fù)制電路的另一端子與第一控制信號的輸出結(jié)點連接。
9.根據(jù)權(quán)利要求1所述的動態(tài)電路，其特征在于，還包括與求值電路串聯(lián)連接的恒定電流源。
10.根據(jù)權(quán)利要求1所述的動態(tài)電路，其特征在于，成對配置構(gòu)成復(fù)制電路的晶體管以及構(gòu)成至少部分求值電路的晶體管，并且在各成對晶體管之間設(shè)置復(fù)制電路和相應(yīng)的至少部分求值電路的信號輸入端子。
11.根據(jù)權(quán)利要求1所述的動態(tài)電路，其特征在于，所述求值電路具有分別為多個輸入信號設(shè)置的多個晶體管，其用于根據(jù)相應(yīng)的輸入信號而在ON/OFF之間切換，并且多個晶體管并聯(lián)連接。
12.一種動態(tài)電路，包括可充電的動態(tài)結(jié)點；用于初始化動態(tài)結(jié)點的初始化電路；以及用于對多個輸入信號執(zhí)行邏輯求值并根據(jù)求值結(jié)果改變動態(tài)結(jié)點的充電狀態(tài)的求值電路，其中該求值電路具有分別為多個輸入信號設(shè)置的多個晶體管，其用于根據(jù)相應(yīng)的輸入信號而在ON/OFF之間切換，并且多個晶體管并聯(lián)連接。
13.一種包括地址解碼器和存儲器陣列的半導(dǎo)體存儲器，其特征在于，所述地址解碼器具有包括權(quán)利要求1中的動態(tài)電路的邏輯運算電路。
14.一種包括存儲器陣列和標(biāo)記判斷電路的高速緩沖存儲器，其特征在于，所述標(biāo)記判斷電路具有包括權(quán)利要求1中的動態(tài)電路的邏輯運算電路。
15.一種包括AND平面和OR平面的可編程邏輯陣列，其特征在于，所述AND平面和OR平面的至少其中之一具有包括權(quán)利要求1中的動態(tài)電路的邏輯運算電路。
16.一種包括進位計算電路、進位產(chǎn)生電路和進位傳輸電路的加法器，其特征在于，所述進位計算電路、進位產(chǎn)生電路和進位傳輸電路的至少其中之一具有包括權(quán)利要求1中的動態(tài)電路的邏輯運算電路。
17.一種包括布斯編碼器和部分乘積加和樹的乘法器，其特征在于，所述布斯編碼器和部分乘積加和樹的至少其中之一具有包括權(quán)利要求1中的動態(tài)電路的邏輯運算電路。
18.一種包括具有權(quán)利要求1的動態(tài)電路的半導(dǎo)體集成電路的通信裝置。
19.一種包括具有權(quán)利要求1的動態(tài)電路的半導(dǎo)體集成電路的信息重放裝置。
20.一種包括具有權(quán)利要求1的動態(tài)電路的半導(dǎo)體集成電路的圖像顯示裝置。
21.一種包括具有權(quán)利要求1的動態(tài)電路的半導(dǎo)體集成電路的電子裝置。
22.一種包括具有權(quán)利要求1的動態(tài)電路的半導(dǎo)體集成電路的電子控制裝置。
23.一種包括權(quán)利要求22的電子控制裝置的移動單元。
24.一種用于初始化動態(tài)電路的方法，包括如下步驟在預(yù)定的條件下開始動態(tài)結(jié)點的初始化；對于多個輸入信號的至少部分執(zhí)行邏輯求值；如果邏輯求值的結(jié)果為真，則停止動態(tài)結(jié)點的初始化。
25.根據(jù)權(quán)利要求24所述的方法，其特征在于，如果邏輯求值的結(jié)果為假，則在動態(tài)結(jié)點的電壓到達預(yù)定電平之前連續(xù)執(zhí)行動態(tài)結(jié)點的初始化，并且一旦動態(tài)結(jié)點的電壓達到預(yù)定電平，則停止該初始化操作。
全文摘要
本發(fā)明公開了一種動態(tài)電路，其包括動態(tài)結(jié)點；用于根據(jù)對多個輸入信號的邏輯求值的結(jié)果而改變動態(tài)結(jié)點充電狀態(tài)的求值電路；控制電路，用于輸出控制信號，該控制信號的邏輯電平根據(jù)由求值電路的復(fù)制電路執(zhí)行的邏輯求值的結(jié)果而變化；以及用于接收來自控制電路的控制信號以及外部控制信號，以根據(jù)該控制信號控制動態(tài)結(jié)點初始化的開始和結(jié)束的初始化電路。
文檔編號H03K19/096GK101013891SQ20071000074
公開日2007年8月8日 申請日期2007年1月19日 優(yōu)先權(quán)日2006年1月30日
發(fā)明者屜川幸宏 申請人:松下電器產(chǎn)業(yè)株式會社