專利名稱：一種流水線結(jié)構(gòu)的數(shù)字∑－△調(diào)制器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種流水線結(jié)構(gòu)的數(shù)字∑-Δ調(diào)制器，屬于集成電路設(shè)計及數(shù)字信號處理的技術(shù)領(lǐng)域。
背景技術(shù)：
傳統(tǒng)的數(shù)模轉(zhuǎn)換器(DAC)主要采用奈奎斯特采樣頻率下的模擬電路來實現(xiàn)，對電路的設(shè)計和制造工藝要求很高；尤其在高分辨率的情況下，電阻或者電流單元的精度對轉(zhuǎn)換的結(jié)果有著巨大的影響，因此變得幾乎不可能實現(xiàn)。而∑-Δ數(shù)模轉(zhuǎn)換器(∑-ΔDAC)的優(yōu)勢在于它把大部分轉(zhuǎn)換過程轉(zhuǎn)移到了數(shù)字域，且相對于傳統(tǒng)方式的DAC，具有成本低、精度高、易于集成的特點，而它的核心就是∑-Δ調(diào)制器。它的主要功能就是對輸入的高精度數(shù)據(jù)截短并進(jìn)行噪聲整形，通過對輸入數(shù)據(jù)進(jìn)行∑-Δ調(diào)制，把量化噪聲推向高頻端。圖1為一種常用的5階數(shù)字∑-Δ調(diào)制器的結(jié)構(gòu)框圖，主要有五個積分器，五個開關(guān)和一個量化器組成。其中的量化器就是一個數(shù)據(jù)選擇器，當(dāng)輸入信號out5大于0時，輸出Data_out為1，而當(dāng)輸入信號out5小于0時，輸出Data_out為-1。該調(diào)制器在接受到一個輸入信號以后，必須等每個積分器都計算完畢才能輸出一個值。但是由于數(shù)據(jù)在進(jìn)入數(shù)字∑-Δ調(diào)制器前已經(jīng)進(jìn)行過采樣，所以在到達(dá)調(diào)制器時信號速率已經(jīng)變的很高了，這樣對調(diào)制器的工作時鐘頻率就提出了較高的要求，并且使整個∑-ΔDAC的轉(zhuǎn)換帶寬也受到了很大的限制。因此提出一種改進(jìn)的結(jié)構(gòu)來降低∑-Δ調(diào)制器的工作頻率就顯得非常有必要。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是推出一種流水線結(jié)構(gòu)的數(shù)字∑-Δ調(diào)制器，通過在各級積分器之間插入寄存器來存儲流水線每節(jié)的輸出，把原來的串行工作改為并行工作，每節(jié)的運算由單獨的硬件完成，相互間沒有復(fù)用關(guān)系，使整個調(diào)制器的工作頻率大幅度降低。
為解決上述的技術(shù)問題，本發(fā)明采用以下的技術(shù)方案。該調(diào)制器基于多級反饋結(jié)構(gòu)，引入以流水線結(jié)構(gòu)工作的積分器，內(nèi)部采用具有極佳線性度的1比特量化器，輸出只是1或者-1，將輸出通過加權(quán)一定的系數(shù)反饋到各級輸入，通過加上或減去一個系數(shù)，實現(xiàn)反饋計算，省略了復(fù)雜的乘法器，降低了功耗。并且本發(fā)明所采用的所有模塊都是基本模塊。
現(xiàn)結(jié)合附圖詳細(xì)描述本發(fā)明的技術(shù)方案。
一種流水線結(jié)構(gòu)的數(shù)字∑-Δ調(diào)制器，由五個積分器第一積分器1、第二積分器2、第三積分器3、第四積分器4、第五積分器5，五個開關(guān)第一開關(guān)K1、第二開關(guān)K2、第三開關(guān)K3、第四開關(guān)K4、第五開關(guān)K5，和量化器6組成，五個積分器的時鐘端第一時鐘端clk1、第二時鐘端clk2、第三時鐘端clk3、第四時鐘端clk4、第五時鐘端clk5連接后作為所述調(diào)制器的時鐘端clk，五個積分器的復(fù)位端第一復(fù)位端rst1、第二復(fù)位端rst2、第三復(fù)位端rst3、第四復(fù)位端rst4、第五復(fù)位端rst5連接后作為所述調(diào)制器的復(fù)位端rst，第一輸入端in1作為所述調(diào)制器的數(shù)據(jù)輸入端Data_in，第一輸出端out1、第二輸出端out2、第三輸出端out3、第四輸出端out4分別與第二輸入端in2、第三輸入端in3、第四輸入端in4、第五輸入端in5連接，第五輸出端out5與第六輸入端in6連接，第六輸出端out6作為所述調(diào)制器的數(shù)據(jù)輸出端Data_out，五個開關(guān)的開關(guān)輸入端第一開關(guān)輸入端K_in1、第二開關(guān)輸入端K_in2、第三開關(guān)輸入端K_in3、第四開關(guān)輸入端K_in4、第五開關(guān)輸入端K_in5連接后與第六輸出端out6連接，第一開關(guān)輸入端x1、第二開關(guān)輸入端x2、第三開關(guān)輸入端x3、第四開關(guān)輸入端x4、第五開關(guān)輸入端x5分別與外部第一數(shù)據(jù)輸入端y1，第二數(shù)據(jù)輸入端y2，第三數(shù)據(jù)輸入端y3，第四數(shù)據(jù)輸入端y4，第五數(shù)據(jù)輸入端y5連接，五個開關(guān)的開關(guān)輸出端第一開關(guān)輸出端K_out1、第二開關(guān)輸出端K_out2、第三開關(guān)輸出端K_out3、第四開關(guān)輸出端K_out4、第五開關(guān)輸出端K_out5分別與第一數(shù)據(jù)反饋端Data_fb1、第二數(shù)據(jù)反饋端Data_fb2、第三數(shù)據(jù)反饋端Data_fb3、第四數(shù)據(jù)反饋端Data_fb4、第五數(shù)據(jù)反饋端Data_fb5連接，所述的五個開關(guān)的結(jié)構(gòu)都相同，第m開關(guān)Km是所述的五個開關(guān)中的任何一個，m是小于6的整數(shù)，第m開關(guān)Km由第一傳輸門T1、第二傳輸門T2、第一反相器I1、第二反相器I2組成，第一控制端P1與第四控制端N2連接后作為第m開關(guān)輸入端K_inm，第二控制端N1、第三控制端P2和第十二輸出端d2連接在一起，第十六輸入端c2與第一控制端P1連接，第十三輸入端a1與第十五輸入端c1連接后作為第m開關(guān)Km的開關(guān)輸入端xm，第十一輸出端b1與第十二輸出端b2連接后作為第m開關(guān)Km的輸出端Data_fbm，第十四輸入端a2與第十一輸出端d1連接，其特征在于，所述的五個積分器是流水線結(jié)構(gòu)的積分器，第n積分器n是所述的五個積分器中的任何一個，n是小于6的整數(shù)，第n積分器n由第一加法器Q1、第二加法器Q2、第一寄存器R1和第二寄存器R2組成，第六時鐘端clkR1與第七時鐘端clkR2連接后作為第n時鐘端clkn，第六復(fù)位端rstR1與第七復(fù)位端rstR2連接后作為第n復(fù)位端rstn，第七輸入端A1作為第n積分器n的輸入端inn，第k輸出端outQ1、第八輸出端Qout1、第九輸出端outQ2、第十輸出端Qout2分別與第九輸入端Din1、第十一輸入端B2、第十二輸入端Din2、第十輸入端A2連接，第八輸入端B1作為第n積分器n的數(shù)據(jù)反饋端Data_fbn，第十輸出端Qout2作為第n積分器n的輸出端outn。
上述的調(diào)制器以5階狀態(tài)工作。
本發(fā)明的技術(shù)方案的進(jìn)一步特征在于，它還含有第六開關(guān)K6，第六開關(guān)K6是單刀雙擲開關(guān)，第六開關(guān)K6的一擲和刀串接在第五輸出端out5與第六輸入端in6的連接線之間，所述的擲和刀分別與第五輸出端out5和第六輸入端in6連接，第六開關(guān)K6的另一擲與第三輸出端out3連接。
與已有的技術(shù)相比，本發(fā)明具有的有益效果1、整個∑-Δ調(diào)制器通過流水線結(jié)構(gòu)工作在全并行狀態(tài)，使得在同樣采樣率信號輸入下，調(diào)制器所需的時鐘頻率降低了50％以上，從而有效地增大了信號處理的帶寬。
2、在∑-Δ調(diào)制器內(nèi)加有第六開關(guān)K6，使調(diào)制器可根據(jù)輸入數(shù)據(jù)精度的不同而分別工作在5階或3階狀態(tài)，節(jié)省了功耗。


圖1為已有技術(shù)的∑-Δ調(diào)制器的結(jié)構(gòu)框圖。
圖2為本發(fā)明的流水線結(jié)構(gòu)的∑-Δ調(diào)制器的結(jié)構(gòu)框圖。
圖3為本發(fā)明的五個開關(guān)中任何一個的電路圖，其中，m是小于6的整數(shù)。
圖4為量化器的結(jié)構(gòu)示意圖。
圖5為本發(fā)明的五個積分器之一的結(jié)構(gòu)框圖，其中，n為積分器的標(biāo)號，n是小于6的整數(shù)。
具體實施例方式
實施例1本實施例采用與發(fā)明內(nèi)容所述的不含第六開關(guān)K6的∑-Δ調(diào)制器完全相同的結(jié)構(gòu)，其結(jié)構(gòu)框圖如圖2所示。clk為外部的輸入時鐘，復(fù)位信號rst對所有模塊進(jìn)行復(fù)位清零，經(jīng)過前級插值后的高速數(shù)據(jù)流從調(diào)制器的數(shù)據(jù)輸入端Data_in輸入，設(shè)其頻率為fs，調(diào)制器的輸出端Data_out根據(jù)量化器的量化輸出為1或者-1。如果用圖1所示的已有的調(diào)制器，則每當(dāng)前級以速率fs向調(diào)制器輸入一個數(shù)據(jù)，則調(diào)制器就要以5*fs的時鐘進(jìn)行5次運算；而由于本發(fā)明的調(diào)制器采用以流水線方式工作的結(jié)構(gòu)，所以在第一個時鐘周期clk中，如圖5所示，完成的運算是積分器模塊內(nèi)部的累加器加法，即第二加法器Q2的運算，在第二個時鐘周期中執(zhí)行的是積分器模塊內(nèi)第一加法器Q1中的加法，并把產(chǎn)生的新的數(shù)值刷新第一寄存器R1中存儲的數(shù)值，如此反復(fù)進(jìn)行運算，可以看出每次所有積分器都是并行運算，這樣整個調(diào)制器的時鐘就可以降到2*fs，從而有效的增大了信號處理的帶寬。本實施例的調(diào)制器以5階狀態(tài)工作。本實施例的流水線結(jié)構(gòu)∑-Δ調(diào)制器可以大幅度降低調(diào)制器的工作頻率，有效地增加∑-Δ調(diào)制器的轉(zhuǎn)換貸款。
實施例2本實施例采用與發(fā)明內(nèi)容所述的含第六開關(guān)K6的∑-Δ調(diào)制器完全相同的結(jié)構(gòu)，其結(jié)構(gòu)框圖如圖2所示。上述的含第六開關(guān)K6的調(diào)制器具有以5階或3階狀態(tài)工作的功能當(dāng)?shù)诹斎攵薸n6通過第六開關(guān)K6的刀和擲與第五輸出端out5連接時，本實施例以5階狀態(tài)工作；當(dāng)?shù)诹斎攵薸n6通過第六開關(guān)K6的刀和擲與第三輸出端out3連接時，本實施例以3階狀態(tài)工作。
本實施例除了具有實施例1的全部優(yōu)點外，還可通過第六開關(guān)K6進(jìn)行切換，根據(jù)輸入數(shù)據(jù)精度的不同使調(diào)制器分別工作在3階或5階狀態(tài)，降低了功耗。
權(quán)利要求
1.一種流水線結(jié)構(gòu)的數(shù)字∑-Δ調(diào)制器，由五個積分器第一積分器(1)、第二積分器(2)、第三積分器(3)、第四積分器(4)、第五積分器(5)，五個開關(guān)第一開關(guān)(K1)、第二開關(guān)(K2)、第三開關(guān)(K3)、第四開關(guān)(K4)、第五開關(guān)(K5)，和量化器(6)組成，五個積分器的時鐘端第一時鐘端(clk1)、第二時鐘端(clk2)、第三時鐘端(clk3)、第四時鐘端(clk4)、第五時鐘端(clk5)連接后作為所述調(diào)制器的時鐘端(clk)，五個積分器的復(fù)位端第一復(fù)位端(rst1)、第二復(fù)位端(rst2)、第三復(fù)位端(rst3)、第四復(fù)位端(rst4)、第五復(fù)位端(rst5)連接后作為所述調(diào)制器的復(fù)位端(rst)，第一輸入端(in1)作為所述調(diào)制器的數(shù)據(jù)輸入端(Data_in)，第一輸出端(out1)、第二輸出端(out2)、第三輸出端(out3)、第四輸出端(out4)分別與第二輸入端(in2)、第三輸入端(in3)、第四輸入端(in4)、第五輸入端(in5)連接，第五輸出端(out5)與第六輸入端(in6)連接，第六輸出端(out6)作為所述調(diào)制器的數(shù)據(jù)輸出端(Data_out)，五個開關(guān)的開關(guān)輸入端第一開關(guān)輸入端(K_in1)、第二開關(guān)輸入端(K_in2)、第三開關(guān)輸入端(K_in3)、第四開關(guān)輸入端(K_in4)、第五開關(guān)輸入端(K_in5)連接后與第六輸出端(out6)連接，第一開關(guān)輸入端(x1)、第二開關(guān)輸入端(x2)、第三開關(guān)輸入端(x3)、第四開關(guān)輸入端(x4)、第五開關(guān)輸入端(x5)分別與外部第一數(shù)據(jù)輸入端(y1)，第二數(shù)據(jù)輸入端(y2)，第三數(shù)據(jù)輸入端(y3)，第四數(shù)據(jù)輸入端(y4)，第五數(shù)據(jù)輸入端(y5)連接，五個開關(guān)的開關(guān)輸出端第一開關(guān)輸出端(K_out1)、第二開關(guān)輸出端(K_out2)、第三開關(guān)輸出端(K_out3)、第四開關(guān)輸出端(K_out4)、第五開關(guān)輸出端(K_out5)分別與第一數(shù)據(jù)反饋端(Data_fb1)、第二數(shù)據(jù)反饋端(Data_fb2)、第三數(shù)據(jù)反饋端(Data_fb3)、第四數(shù)據(jù)反饋端(Data_fb4)、第五數(shù)據(jù)反饋端(Data_fb5)連接，所述的五個開關(guān)的結(jié)構(gòu)都相同，第m開關(guān)(Km)是所述的五個開關(guān)中的任何一個，m是小于6的整數(shù)，第m開關(guān)(Km)由第一傳輸門(T1)、第二傳輸門(T2)、第一反相器(I1)、第二反相器(I2)組成，第一控制端(P1)與第四控制端(N2)連接后作為第m開關(guān)輸入端(K_inm)，第二控制端(N1)、第三控制端(P2)和第十二輸出端(d2)連接在一起，第十六輸入端(c2)與第一控制端(P1)連接，第十三輸入端(a1)與第十五輸入端(c1)連接后作為第m開關(guān)(Km)的開關(guān)輸入端(xm)，第十一輸出端(b1)與第十二輸出端(b2)連接后作為第m開關(guān)(Km)的輸出端(Data_fbm)，第十四輸入端(a2)與第十一輸出端(d1)連接，其特征在于，所述的五個積分器是流水線結(jié)構(gòu)的積分器，第n積分器(n)是所述的五個積分器中的任何一個，n是小于6的整數(shù)，第n積分器(n)由第一加法器(Q1)、第二加法器(Q2)、第一寄存器(R1)和第二寄存器(R2)組成，第六時鐘端(clkR1)與第七時鐘端(clkR2)連接后作為第n時鐘端(clkn)，第六復(fù)位端(rstR1)與第七復(fù)位端(rstR2)連接后作為第n復(fù)位端(rstn)，第七輸入端(A1)作為第n積分器(n)的輸入端(inn)，第七輸出端(outQ1)、第八輸出端(Qout1)、第九輸出端(outQ2)、第十輸出端(Qout2)分別與第九輸入端(Din1)、第十一輸入端(B2)、第十二輸入端(Din2)、第十輸入端(A2)連接，第八輸入端(B1)作為第n積分器(n)的數(shù)據(jù)反饋端(Data_fbn)，第十輸出端(Qout2)作為第n積分器(n)的輸出端(outn)。
2.根據(jù)權(quán)利要求1所述的流水線結(jié)構(gòu)的數(shù)字∑-Δ調(diào)制器，其特征在于，它還含有第六開關(guān)(K6)，第六開關(guān)(K6)是單刀雙擲開關(guān)，第六開關(guān)(K6)的一擲和刀串接在第五輸出端(out5)與第六輸入端(in6)的連接線之間，所述的擲和刀分別與第五輸出端(out5)和第六輸入端(in6)連接，第六開關(guān)(K6)的另一擲與第三輸出端(out3)連接。
全文摘要
一種流水線結(jié)構(gòu)的數(shù)字∑－Δ調(diào)制器，屬于集成電路設(shè)計及數(shù)字信號處理的技術(shù)領(lǐng)域。該調(diào)制器基于多級反饋結(jié)構(gòu)，引入以流水線結(jié)構(gòu)工作的積分器，內(nèi)部采用具有極佳線性度的1比特量化器，輸出只是1或者－1，將輸出通過加權(quán)一定的系數(shù)反饋到各級輸入，通過加上或減去一個系數(shù)，實現(xiàn)反饋計算，省略了復(fù)雜的乘法器。該調(diào)制器具有的有益效果1.通過流水線結(jié)構(gòu)工作在全并行狀態(tài)，使得在同樣采樣率信號輸入下，所需的時鐘頻率降低了50％以上，從而有效地增大了信號處理的帶寬；2.內(nèi)加有第六開關(guān)(K6)，使該調(diào)制器可根據(jù)輸入數(shù)據(jù)精度的不同而分別工作在5階或3階狀態(tài)，節(jié)省了功耗。
文檔編號H03M1/66GK101079634SQ200710041650
公開日2007年11月28日 申請日期2007年6月6日 優(yōu)先權(quán)日2007年6月6日
發(fā)明者沈佳銘, 洪亮, 石春琦, 李萌, 賴宗聲 申請人:華東師范大學(xué)