專利名稱：可配置邏輯模塊結構的制作方法
技術領域：
本發(fā)明涉及集成電路設計技術領域。
背景技術：
CLB是一種組成用戶FPGA或可編程邏輯器件的基本組成單元 之一。 一般的CLB利用組合邏輯和觸發(fā)器加上外部時鐘編程完成時 序邏輯。通過FPGA內(nèi)部的可編程連線通道的內(nèi)部互連網(wǎng)絡，把CLB 按設計要求連接在一起，以綜合陣列中的邏輯功能。當CLB組成陣 列后具有極強的邏輯功能來實現(xiàn)用戶要求。
通過配置基于內(nèi)部陣列分布的存儲單元，及通過對分布的存儲單 元不同配置來決定各個部分的邏輯定義。
當今應用于FPGA或可編程邏輯器件的CLB基本是由與非、或 非門，觸發(fā)器組成。CLB結構中包含觸發(fā)器，而且很多CLB中包含 有多個CLB。在實際應用經(jīng)常會出現(xiàn)僅用到組合邏輯或時序邏輯功 能， 一個不需要很多觸發(fā)器的設計將會留下很多這樣的觸發(fā)器不用。 這就是不能充分的利用CLB和芯片中的邏輯資源。
為了解決這個問題，己有一些改善方法被提出 一種是當用到較 為復雜的組合邏輯設計時，就采用CLB包含的功能性邏輯較為豐富 的粗粒結構；當用時序電路中觸發(fā)器較多的設計，就采用CLB中包 含較小的基本單元，即功能性邏輯較為精練的細粒結構。另一種在結 構中減少觸發(fā)器數(shù)量或增大觸發(fā)器數(shù)量，生產(chǎn)多種產(chǎn)品型號，以滿足 不同需求。但這樣就造成器件廠商工藝步驟增加，用戶成本增加，及 應用程序中對時序邏輯的變更范圍變窄。限制了同類結構的應用面。 再有就是在可編程邏輯模塊結構也利用了組合邏輯的輸出反饋回輸 入，但是無法利用單個可編程邏輯模塊來實現(xiàn)觸發(fā)器，降低了適用性。 國內(nèi)外相關專利
美國專利1
專禾U 名稱 PROGRAMMABLE LOGIC WITH CARRY-IN/CARRY- OUT BETWEEN LOGIC BLOCKS
專利號US.5359242
此專利提供了一種業(yè)界所稱的粗粒結構，它的單元更大，更復雜。 可以完成和實現(xiàn)組合邏輯和時序邏輯功能較多。根據(jù)其結構較大的特 點，在具體的實現(xiàn)中會浪費較多資源。 美國專利2
專禾IJ名稱CINFIGURATION CONTROL UNIT FOR PROGRAMMING A FIELD PROGRAMMABLE GATE ARRAY AND READING ARRAY STATUS
專利號US.5291079
此專利提供了業(yè)界所稱細粒結構，即每個可編程邏輯模塊中包括 一定數(shù)目的組合邏輯和一個d觸發(fā)器來滿足時序邏輯的需求。由于這 種結構的組合與時序邏輯分別由不同的器件組成，所以在實際應用中 面積浪費依舊存在。
美國專利3
專禾ij名稱COMPACT LOGIC CELL FOR FIELD PROGRAMMABLE GATE ARRAY CHIP
專利號US.5386154
這個專利中四個輸入組成了組合邏輯，由D觸發(fā)器構成時序邏輯， 這樣在一個可編程邏輯模塊中就可以完成時序和組合邏輯；其中D 觸發(fā)器的輸出反饋給輸入d可以在一個可編程邏輯模塊中完成鎖存 器的功能。這種結構的組合與時序邏輯分別由不同的器件組成，功能 比較全，但在實際應用中也存在面積浪費。
美國專利4
專利名稱RAM CONVERTIBLE LOOK-UP TABLE BASED MACROCELL FOR PLDS
專利號US. 5291079
此專利利用了組合邏輯的反饋線構成觸發(fā)器，但因僅用了一條反 饋線所以邏輯功能不完整。實際應用中會受到一定的限制。

發(fā)明內(nèi)容
本發(fā)明所解決的技術問題是，提供一種新型可配置邏輯模塊結 構，克服了只使用組合或只使用時序邏輯功能，避免另一半面積浪費 而造成的矛盾。
本發(fā)明解決所述技術問題采用的技術方案是，可配置邏輯模塊結 構，具有D觸發(fā)器功能模塊，所述D觸發(fā)器功能模塊由LUT構成。
所述D觸發(fā)器功能模塊由四個串聯(lián)的CLB單元構成，其中每個 CLB單元包括第一LUT，其一個輸入端C通過一個開關接K2點， 輸出端接K1點；第二LUT，其一個輸入端通過另一個開關接K1點， 輸出端接K2點；Kl點和K2點分別接兩輸入多路選擇器的兩個輸入 端。兩個開關的控制端作為使能端。
本發(fā)明的有益效果是，更高效的利用了資源，用LUT組合實現(xiàn) D觸發(fā)器的功能，采用本發(fā)明的FPGA可以不必專設D觸發(fā)器，可 以在所有的可利用面積中都設置為LUT，提高了 FPGA中CLB基本 元件的面積利用率，實現(xiàn)了整個系統(tǒng)的小型化和實用化，提高了 CLB 的速度,密度和編程靈活性，降低了生產(chǎn)成本降低，并與現(xiàn)有的生產(chǎn) 線兼容。
以下結合附圖和具體實施方式
對本發(fā)明作進一步的說明。


圖1是本發(fā)明的一個CLB單元結構示意圖。 圖2是本發(fā)明的D觸發(fā)器功能模塊結構示意圖。 圖3是本發(fā)明的D觸發(fā)器功能模塊波形圖。
具體實施例方式
參見圖1、 2。
本發(fā)明的可配置邏輯模塊結構，由4個串聯(lián)的CLB模塊構成。 每個包括兩個三輸入查找表LUT和一個兩輸入數(shù)據(jù)選擇器
MUX，具體的連接方式為
第一LUT，其一個輸入端C通過一個開關20接K2點，輸出端
接K1點；
第二 LUT，其一個輸入端E通過一個開關10接Kl點，輸出端 接K2點；
Kl點和K2點分別接兩輸入多路選擇器MUX的兩個輸入端； 多路選擇器MUX的輸入控制端D以及開關10、 20的控制端， 即D、 M、 N作為CLB的使能端；
本實施例通過CLB單元的級聯(lián)來實現(xiàn)如圖2所示的具有預置和 清零端的正邊沿D觸發(fā)器。每個CLB單元中，兩個LUT的反饋線反 饋回對方查找表的一個輸入端構成觸發(fā)器，波形圖如圖3。其中觸發(fā) 器反饋線上的可編程控制線，即開關K1、 K2的控制端可以用來編程 控制觸發(fā)器的構成和構成方式。數(shù)據(jù)選擇器的工作方式由其輸入控制 端D決定。以上邏輯單元就構成了七輸入，三輸出帶反饋的CLB結 構。
具體的說，如圖2，本發(fā)明通過對LUT配置和兩個開關狀態(tài)的 設置，組合為D觸發(fā)器功能模塊，實現(xiàn)D觸發(fā)器功能。D觸發(fā)器功 能模塊由CLB1 4構成，其中，通過對LUT的配置，實現(xiàn)
CLB1中，Al端接D輸入，Bl端接CLR—L， Cl端接CLK， Dl 端接CLK， E1端接PR—L， F1端接D輸入，C1端通過非門與A1、 Bl端接與非門11的三個輸入端；Dl端、Fl端分別通過非門和El 端接與非門12的三個輸入端；
CLB (2)中，A2、 B2、 C2分別作為與非門21的三個輸入端，
A2端接PR—L， B2接與非門11的輸出端，D2、 E2、 F2分別作為與 非門22的三個輸入端，E2接與非門12的輸出端，C2端還與與非門 22的輸出端連接，D2端還與與非門21的輸出端連接，F(xiàn)2接CLR_L;
CLB (3)中，與非門31的一個輸入端B3與與非門21的輸出端 連接，與非門32的一個輸入端E3與與非門22的輸出端連接，CLK 端通過非門與與非門31的第二個輸入端連接，CLK端還通過非門與 與非門32的第二個輸入端連接；
CLB (4)中，兩個LUT配置為三輸入與非門41和42，其中C4 接與非門42的輸出端，B4接與非門31的輸出端，A4接PR—L， D4 接與非門41的輸出端，E4接與非門32的輸出端，F(xiàn)4接CLR—L。
權利要求
1、可配置邏輯模塊結構，其特征在于，具有D觸發(fā)器功能模塊，所述D觸發(fā)器功能模塊由LUT構成。
2、 如權利要求1所述的可配置邏輯模塊結構，其特征在于，所 述D觸發(fā)器功能模塊由四個串聯(lián)的CLB單元構成，其中每個CLB單 元包括第一LUT，其一個輸入端通過一個開關20接K2點，輸出端接Kl點；第二LUT，其一個輸入端通過一個開關IO接KI點，輸出端接 K2點；開關10、 20的控制端作為使能端。
3、 如權利要求1所述的可配置邏輯模塊結構，其特征在于，所 述D觸發(fā)器功能模塊由CLB (1 4)構成，其中，通過對LUT的配 置，實現(xiàn)CLB (1)中，A1端接D輸入，B1端接CLR—L， C1端接CLK， Dl端接CLK， El端接PR一L， Fl端接D輸入，Cl端通過非門與Al、 Bl端接與非門11的三個輸入端；Dl端、Fl端分別通過非門和El 端接與非門12的三個輸入端；CLB (2)中，A2、 B2、 C2分別作為與非門21的三個輸入端， A2端接PR一L， B2接與非門11的輸出端，D2、 E2、 F2分別作為與 非門22的三個輸入端，E2接與非門12的輸出端，C2端還與與非門 22的輸出端連接，D2端還與與非門21的輸出端連接，F(xiàn)2接CLR一L;CLB (3)中，與非門31的一個輸入端B3與與非門21的輸出端 連接，與非門32的一個輸入端E3與與非門22的輸出端連接，CLK 端通過非門與與非門31的第二個輸入端連接，CLK端還通過非門與 與非門32的第二個輸入端連接；CLB (4)中，兩個LUT配置為三輸入與非門41和42，其中C4 接與非門42的輸出端，B4接與非門31的輸出端，A4接PR一L， D4 接與非門41的輸出端，E4接與非門32的輸出端，F(xiàn)4接CLR一L。
全文摘要
可配置邏輯模塊結構，涉及集成電路設計技術領域。本發(fā)明具有D觸發(fā)器功能模塊，所述D觸發(fā)器功能模塊由LUT構成。本發(fā)明的有益效果是，更高效的利用了資源，用LUT組合實現(xiàn)D觸發(fā)器的功能，采用本發(fā)明的FPGA可以不必專設D觸發(fā)器，可以在所有的可利用面積中都設置為LUT，提高了FPGA中CLB基本元件的面積利用率，實現(xiàn)了整個系統(tǒng)的小型化和實用化，提高了CLB的速度，密度和編程靈活性，降低了生產(chǎn)成本降低，并與現(xiàn)有的生產(chǎn)線兼容。
文檔編號H03K19/173GK101179270SQ20071005066
公開日2008年5月14日 申請日期2007年11月30日 優(yōu)先權日2007年11月30日
發(fā)明者宋江明, 威 李, 平 李, 強 王, 謝小東, 阮愛武 申請人:電子科技大學