專利名稱：高電源抑制的帶隙基準(zhǔn)源的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于數(shù)模混合集成電路領(lǐng)域，具體為低功耗高電源抑制的Bi-CMOS帶隙基準(zhǔn)源，是一種結(jié)構(gòu)簡單、低功耗高電源抑制比的帶隙基準(zhǔn) 電壓源，尤其適合應(yīng)用于混合集成電路的模/數(shù)轉(zhuǎn)換器(ADC)、數(shù)/模轉(zhuǎn)換 器(DAC)中。
背景技術(shù)：
在ADC、 DAC混合集成電路設(shè)計(jì)中，片內(nèi)集成的高性能基準(zhǔn)源 (Reference)不可或缺。隨著電路系統(tǒng)的復(fù)雜化和數(shù)?；旌闲盘?hào)的精致化， 對(duì)ADC、 DAC等混合集成電路的要求越來越高，從而對(duì)基準(zhǔn)源的要求特別 是對(duì)它的電源抑制要求也越來越高。制作基準(zhǔn)電壓源，傳統(tǒng)的做法是利用二極管的反向擊穿特性。它是利 用二極管與限流電阻配合，并通過調(diào)節(jié)流過自身的電流來抵消電源電壓的 變化對(duì)它造成的影響。但是，這需要很高的電源電壓才能使二極管反向擊 穿，更重要的是它和電源電壓的相關(guān)性較大，電源抑制比(PSRR)不理想。 也有的是利用正向VBe來產(chǎn)生基準(zhǔn)電壓，但是這會(huì)使得溫度系數(shù)很大。而帶 隙基準(zhǔn)源由于其具有較低的溫度系數(shù)、較高的電源抑制比以及穩(wěn)定的輸出 等優(yōu)點(diǎn)而備受青睞。為了降低帶隙的溫度系數(shù)，人們一般都是通過溫度一階補(bǔ)償?shù)霓k法來 達(dá)到目的。傳統(tǒng)上的帶隙基準(zhǔn)源的電路結(jié)構(gòu)如圖(1)，它的電源抑制性 能不是很好，精度也不是很高，而且還對(duì)運(yùn)放的失調(diào)非常敏感。發(fā)明內(nèi)容本發(fā)明的目的在于提供一種高電源抑制的帶隙基準(zhǔn)源，該帶隙基準(zhǔn)源 的具有低功耗和高電源抑制的優(yōu)點(diǎn)。
本發(fā)明提供的高電源抑制的帶隙基準(zhǔn)源，包括自偏置電路、調(diào)整電路、帶隙核心電路和啟動(dòng)電路；其中，帶隙核心電路包括NPN晶體管Q1、 Q2、 Q6、 Q7和Q8， PNP晶體管Q3、 Q4和Q5，還包括電阻R1、 R2、 R3、 R4 以及電容C1; NPN晶體管Q1和Q2的基極分別接在電阻R3的兩端，發(fā)射 極連在一起，共同接在電阻R4上，電阻R4的另一端接地；NPN晶體管 Ql和PNP晶體管Q3的集電極接在一起，NPN晶體管Q2和PNP晶體管 Q4的集電極接在一起;NPN晶體管Q2和PNP晶體管Q4的基極電位相同， 發(fā)射極電位均接在基準(zhǔn)輸出電壓V^上；PNP晶體管Q5的發(fā)射極接在基準(zhǔn) 輸出電壓V^上、基極接在NPN晶體管Q2與PNP晶體管Q4的集電極上， NPN晶體管Q6的發(fā)射極接地、基極和NPN晶體管Q8的基極連在一起， 而PNP晶體管Q5和NPN晶體管Q6的集電極接在一起，共同接在NPN晶 體管Q7的基極；NPN晶體管Q7的發(fā)射極和基極分別接地和基準(zhǔn)輸出電壓 V，； NPN晶體管Q8的集電極和基極連一起，接在電阻R3上；電阻R2 的一端接在電阻R3上，另一端接在基準(zhǔn)輸出電壓V^上；電阻R1的一端 接在NPN晶體管Q7的基極，另一端接在電容C1上；而電容C1的另一端 接在PNP晶體管Q5的基極;基準(zhǔn)輸出電壓V^作為輸出端接在外圍的電路 上；啟動(dòng)電路在電源電壓Vw上電時(shí)工作，產(chǎn)生電流并輸送至自偏置電路中， 以驅(qū)動(dòng)自偏置電路導(dǎo)通；自偏置電路接收到啟動(dòng)電路提供的電流后開始導(dǎo) 通，通過自身的偏置作用來產(chǎn)生與電源電壓Vw無關(guān)的偏置電壓，并輸送至 調(diào)整電路中，同時(shí)把啟動(dòng)電路關(guān)閉；調(diào)整電路接收到自偏置電路輸出的偏 置電壓后，通過自身的調(diào)整作用來產(chǎn)生恒定的電流并輸出至帶隙核心電路 中；帶隙核心電路接收到調(diào)整電路提供的恒定電流后，通過自身的運(yùn)轉(zhuǎn)來 產(chǎn)生帶隙基準(zhǔn)電壓V^ ，并把它作為整個(gè)帶隙基準(zhǔn)源的輸出。本發(fā)明的帶隙基準(zhǔn)源核心電路與現(xiàn)有的技術(shù)相比，具有極大的電源抑 制比(PSRR)，這是通過核心電路外的調(diào)整電路和核心電路中的"局部電 源"V^來實(shí)現(xiàn)的。而且，本發(fā)明中的核心電路結(jié)構(gòu)簡單，在相同的輸入電 壓下，消耗的電流也很小，屬于低功耗的帶隙基準(zhǔn)源。在Bi-CMOS工藝下，
傳統(tǒng)的帶隙基準(zhǔn)源的電路結(jié)構(gòu)通過溫度的一階補(bǔ)償，溫度系數(shù)比較大，而 在本帶隙基準(zhǔn)源的電路結(jié)構(gòu)中，利用新穎的Ip，電路產(chǎn)生結(jié)構(gòu)，使溫度系 數(shù)大大降低。另外，本發(fā)明中增加了自偏置電路、調(diào)整電路和啟動(dòng)電路， 其中自偏置電路中的兩條支路電流的精確復(fù)制保證了與電源電壓的無關(guān)性，從而允許了輸入電壓的大幅度變化；調(diào)整電路是由自偏置電路來進(jìn)行偏置，并為帶隙核心電路提供外部電源，這就使得帶隙的核心電路受輸入 電壓(電源電壓)的影響較小。為了避免自偏置電路中"簡并點(diǎn)"的存在， 本發(fā)明引入了啟動(dòng)電路，當(dāng)自偏置電路啟動(dòng)后，啟動(dòng)電路就關(guān)閉，這既保 證了電路的正常工作，又極大的降低了電路的功耗。帶隙的典型結(jié)構(gòu)圖l中，由于運(yùn)放的失調(diào)會(huì)使PSRR降低，增益的有限 也會(huì)使精度降低。而在本發(fā)明的帶隙結(jié)構(gòu)圖3中，通過兩級(jí)運(yùn)放來提高增 益，進(jìn)而提高精度；運(yùn)放用單端輸入可以減少其失調(diào)；補(bǔ)償電路8的頻率 補(bǔ)償用來提高運(yùn)放自身的相位裕度，進(jìn)而保證其穩(wěn)定性。具體分析如下 PNP晶體管Q5、 NPN晶體管Q6組成第一級(jí)放大器——共射極放大器，其 中，PNP晶體管Q5用PNP類型的原因是為了對(duì)Y點(diǎn)電位進(jìn)行偏置，以保 證Vx = VY 。 NPN晶體管Q6為PNP晶體管Q5的有源負(fù)載，這是利用了有 源負(fù)載的動(dòng)態(tài)阻抗高的特點(diǎn)來提高增益，另外，有源負(fù)載的靜態(tài)功耗也較 小。NPN晶體管Q7為共射極放大器，兩個(gè)共射極放大器的級(jí)聯(lián)極大的提 高了增益，也提高了精度。運(yùn)放的一個(gè)很大的作用就是其深度負(fù)反饋使得 輸出與輸入無關(guān)，在這里也簡要解釋一下運(yùn)算放大器的反饋極性當(dāng)Y點(diǎn) 有一瞬時(shí)正向信號(hào)時(shí)，由于第一級(jí)和第二級(jí)運(yùn)算放大器都是共射極，所以 經(jīng)過兩級(jí)運(yùn)算放大器后，信號(hào)仍為正，正信號(hào)加在電阻R3上，NPN晶體 管Ql的基極電壓變化為AV^， NPN晶體管Q2的基極電壓變化為 AVBE+AIR3，所以，NPN晶體管Q2基極的變化對(duì)Y點(diǎn)的影響遠(yuǎn)比NPN晶 體管Ql基極的變化影響大；而且，由于NPN晶體管Ql的基極和Y點(diǎn)是 同向端，NPN晶體管Q2的基極與Y點(diǎn)是反向端，因此，該電路的負(fù)反饋 系數(shù)遠(yuǎn)大于正反饋系數(shù)，形成深度負(fù)反饋。也就是說，當(dāng)NPN晶體管Ql 和Q2集電極電流有微小差別時(shí)，NPN晶體管Ql和Q2的基極都能感受得 到，于是它們就通過這種深度負(fù)反饋的作用來調(diào)整各自的靜態(tài)工作點(diǎn)，以
減小集電極電流的差別，從而保證了集電極電流的精確相等，這對(duì)于降低 溫度系數(shù)也是非常有利的?？傊景l(fā)明基準(zhǔn)源的電路結(jié)構(gòu)簡單、新穎，用自身的偏置提供電源 而不需要外接偏置，電路所占面積小，具有良好的溫度系數(shù)。


圖1為典型的帶隙基準(zhǔn)源的核心電路原理圖； 圖2為本發(fā)明的帶隙基準(zhǔn)源的原理框圖； 圖3為本發(fā)明的帶隙基準(zhǔn)源的核心電路原理圖； 圖4為對(duì)應(yīng)于圖2的一種實(shí)施方式的電路圖； 圖5為本發(fā)明的PSRR仿真結(jié)果；圖6為本發(fā)明的電路中，輸出隨輸入電壓變化(電壓調(diào)整率)的仿真 結(jié)果。
具體實(shí)施方式
本發(fā)明為具有啟動(dòng)電路和自偏置電路的帶隙基準(zhǔn)源，它具有高電源抑 制(PSRR)、大的輸入范圍、小的電壓調(diào)整率、相同的電源電壓下消耗的 電流小等優(yōu)點(diǎn)。如圖2所示，該帶隙基準(zhǔn)源包括產(chǎn)生基準(zhǔn)的帶隙核心電路3 和為帶隙核心電路3提供外部電源的自偏置電路1、調(diào)整電路2以及啟動(dòng)電 路4。當(dāng)電源電壓l上電時(shí)，啟動(dòng)電路4工作驅(qū)動(dòng)自偏置電路1導(dǎo)通；自 偏置電路1導(dǎo)通后使啟動(dòng)電路4關(guān)斷，并且通過自身的偏置為調(diào)整電路2 提供相對(duì)電源電壓V^無關(guān)的偏置電壓；調(diào)整電路2為帶隙核心電路3提供 與電源電壓無關(guān)的外部電源；帶隙核心電路3輸出基準(zhǔn)電壓V，并利用V， 作為自身的"局部電源"來使得其與電源電壓Vw無關(guān)。如圖3所示，帶隙核心電路3包括NPN晶體管Ql、 Q2、 Q6、 Q7和 Q8， PNP晶體管Q3、 Q4和Q5，還包括電阻Rl、 R2、 R3、 R4以及電容 Cl。 NPN晶體管Ql和Q2的基極分別接在電阻R3的兩端，而且它們的發(fā) 射極連在一起，共同接在電阻R4上，電阻R4的另一端接地。NPN晶體管 Ql和PNP晶體管Q3的集電極接在一起，NPN晶體管Q2和PNP晶體管 Q4的集電極接在一起。PNP晶體管Q3和PNP晶體管Q4的基極電位相同， 發(fā)射極電位也都接在V^上。PNP晶體管Q5的發(fā)射極接在V，上、基極接 在NPN晶體管Q2與PNP晶體管Q4的集電極上，NPN晶體管Q6的發(fā)射 極接地、基極和NPN晶體管Q8的基極連在一起，而PNP晶體管Q5和NPN 晶體管Q6的集電極接在一起，共同接在NPN晶體管Q7的基極。NPN晶 體管Q7的發(fā)射極和基極分別接在地和V^上。NPN晶體管Q8的集電極和 基極連在一起，接在電阻R3上。電阻R2的一端接在電阻R3上，另一端 接在V，上。V，作為輸出端接在外圍的電路上。NPN晶體管Q1、 Q2和電阻R3構(gòu)成Ip^產(chǎn)生電路6，用于產(chǎn)生Ip^電 流，然后再與NPN晶體管Q8負(fù)溫度系數(shù)的V^進(jìn)行補(bǔ)償，以此來降低溫度 系數(shù)。PNP晶體管Q3、 Q4通過電流鏡像來保證流過兩條電路的電流精確 相等。NPN晶體管Q8、 Q1和電阻R4構(gòu)成恒流源電路7，形成微電流源， 并為PNP晶體管Q3、 Q4提供偏置電流。PNP晶體管Q5、 NPN晶體管Q6 和NPN晶體管Q7構(gòu)成運(yùn)放電路5，組成二級(jí)運(yùn)算放大器，其中，PNP晶 體管Q5和NPN晶體管Q6為第一級(jí)，NPN晶體管Q7為第二級(jí)。電阻R1 和電容C1構(gòu)成補(bǔ)償電路8，對(duì)兩級(jí)運(yùn)放進(jìn)行頻率補(bǔ)償，以保證其穩(wěn)定性。 圖3的整個(gè)電路是由"局部電源"V，來供電，更加保證了核心帶隙電路與 電源電壓Vw的無關(guān)性。帶隙核心電路3的具體工作原理如下。在圖3中，產(chǎn)生正溫度系數(shù)Ip^ 電流的電路是通過NPN晶體管Q1、 Q2和R3實(shí)現(xiàn)的，具體為<formula>formula see original document page 8</formula>設(shè)Is,Q,NI柳，貝Ul歴JVB;^-VT111^3，該電流是正溫度系數(shù)的，通過與NPN晶體管Q8負(fù)溫度系數(shù)的V朋進(jìn)行一階補(bǔ)償，有<formula>formula see original document page 8</formula>
很難達(dá)到很低的溫度系數(shù)，而在本發(fā)明中，在0.6um的Bi-CMOS工藝庫 下進(jìn)行H-spice仿真得出，溫度系數(shù)在-20--125^范圍內(nèi)達(dá)到40ppm/。C以下， 這在Bi-CMOS工藝中是一個(gè)非常低的數(shù)值。在典型的帶隙結(jié)構(gòu)如圖1中， 只有保證NPN晶體管Ql和Q2的集電極電流相等才能使得溫度系數(shù)在理 論上達(dá)到很小，但是由于運(yùn)放的輸入阻抗不是無窮大等原因，二者的集電 極電流很難完全匹配，所以溫度系數(shù)不是很理想。但是，在本發(fā)明的結(jié)構(gòu) 中就能很好的保證NPN晶體管Ql、 Q2兩者的集電極電流精確相等。首先， 從大信號(hào)的角度出發(fā)，vx = -vBEQ3 ，而vY = v虹f -vbeq5 ，這就保證了 Vx = VY ，從而保證了流過NPN晶體管Ql和Q2的集電極電流精確相等； 其次，從小信號(hào)角度分析，當(dāng)NPN晶體管Q1和Q2的集電極電流有微小 變化時(shí)，通過兩級(jí)運(yùn)放的深度負(fù)反饋?zhàn)饔?，來進(jìn)行調(diào)整NPN晶體管Ql和 Q2的靜態(tài)工作點(diǎn)，從而保證二者的集電極電流精確相等。另外，NPN晶體管Q1、 Q2、 PNP晶體管Q3和Q4的偏置電流I。是由恒流源電路7來提供的，具體實(shí)現(xiàn)如下恒流源電路7中，由 VBEQS=VBEQ1+I。RjvBE=VTln(^^l 1。=^^，其中，M為NPN晶體管丄s K4Ql與Q8的發(fā)射極面積之比值。用這種方式提供偏置的優(yōu)點(diǎn)是不需要外界 提供單獨(dú)的偏置、性能穩(wěn)定、節(jié)省版圖面積。下面舉例加以說明，該實(shí)施例只是對(duì)本發(fā)明作進(jìn)一步詳細(xì)描述，并不 意味著對(duì)本發(fā)明的任何限制。如圖4所示，自偏置電路1包括電阻R5、 R6、 R7禾nR8，還包括NPN 晶體管Q9、 Q10以及PMOS管Ml、 M2。電阻R5—端接在輸入端，另一 端接在PMOS管Ml的源極；電阻R6 —端接在輸入端，另一端接在PMOS 管M2的源極；電阻R8—端接在NPN晶體管Q10的發(fā)射極，另一端接地。 PMOS管Ml和M2柵極電位相同，都接在PMOS管M2的漏極；PMOS 管Ml的漏極接在電阻R7上。NPN晶體管Q9的基極、集電極接在一起共 同接在NPN晶體管Q10的基極和電阻R7的另一端，NPN晶體管Q9發(fā)射 極接地。NPN晶體管Q10的集電極接在PMOS管M2的漏極，發(fā)射極接在 電阻R8上。帶隙核心電路3的構(gòu)成與圖3所示的結(jié)構(gòu)相同。調(diào)整電路2是由PMOS管M3構(gòu)成。PMOS管M3的源極接電源電壓， 柵極接在自偏置電路1中PMOS管M2的柵極，漏極接在帶隙核心電路3 中PNP晶體管Q3的發(fā)射極。啟動(dòng)電路4包括電阻R9和R10，還包括NMOS管M4、 M5管。電阻 R9—端接電源電壓V^另一端接NMOS管M4的漏極；電阻R10的一端 接在NMOS管M4的漏極，另一端接NMOS管M5的柵極。NMOS管M4 的柵極接在自偏置電路1中PMOS管M1的漏極，源極接地；NMOS管M5 的漏極接在自偏置電路1中NPN晶體管Q10的集電極，源極接地。自偏置電路1中流過PMOS管M2的電流大小是通過由NPN晶體管 Q9、 Q10和電阻R8構(gòu)成的微電流源來確定的，具體為該電流通過自偏置電路l的自身偏置作用，從而與電源電壓Vw無關(guān)。 電阻R5和R6構(gòu)成PMOS管Ml、 M2的源跟隨器，更加保證了自偏置電路 與電源電壓的無關(guān)性。但，在與電源無關(guān)的偏置電路1中有一個(gè)非常重要 的問題就是"簡并"偏置點(diǎn)的存在。例如，在圖4的具體實(shí)施電路中，如 果當(dāng)電源上電時(shí)，所有的晶體管均傳輸零電流，因?yàn)樽云秒娐?允許兩 邊傳輸零電流，則它們就可以無限制的保持關(guān)斷狀態(tài)。因此，基于以上情 況，本發(fā)明電路引進(jìn)了啟動(dòng)電路4以解決"簡并"偏置點(diǎn)的存在。引進(jìn)了 啟動(dòng)電路4，勢必會(huì)增大功耗，這也是本發(fā)明電路中所預(yù)料到的，因此，用 電阻R7可以降低功耗。原理如下當(dāng)啟動(dòng)電路開始工作時(shí)，由于自偏置電 路1中流過電阻R7的電流為零，所以啟動(dòng)電路的電壓VB,就會(huì)加在NPN晶 體管Q9上，使NPN晶體管Q9導(dǎo)通，NPN晶體管Q9導(dǎo)通后就會(huì)在自偏
置電路l上產(chǎn)生與電源無關(guān)的電流，于是就會(huì)在電阻R7上產(chǎn)生壓降，使得 P點(diǎn)的電位大于V^，從而使啟動(dòng)電路關(guān)斷，這就極大的降低了功耗，另外， 帶隙核心電路3由于其結(jié)構(gòu)簡單而使相同的輸入電壓下電路消耗的電流很 小，從而也降低了功耗。自偏置電路1中產(chǎn)生的電流，與電源電壓幾乎無關(guān)，這就使得輸入電 壓有較大的輸入范圍。而且，該電流流過PMOS管M2時(shí)，根據(jù)PMOS管 M2的飽和漏電流方程確定了 PMOS管M2的柵極電壓，此柵極電壓就是調(diào) 整電路3中PMOS管M3的偏置電壓。PMOS管M3也可以稱為電壓調(diào)整 管，這是因?yàn)?，?dāng)電源電壓V^變大時(shí)，由于Ipw電流基本不變，因此根據(jù) 飽和電流方程可知PMOS管M2的柵極電壓相應(yīng)也會(huì)變大，也就是說,PMOS 管M3的柵極電位隨源極電位的升高而升高，而PMOS管M3的柵源之間 的電壓變化不大，所以，流過PMOS管M3的電流也基本上變化不大，只 是稍微變小，于是PMOS管M3漏電流的稍微下降就會(huì)使得帶隙的輸出稍 微變小，約為-AV^。而當(dāng)Vin變大時(shí)，帶隙輸出電壓也會(huì)稍微變大，約為 十AV，，AV^。由此可見，調(diào)整電路2實(shí)際上就是帶隙核心電 路3的負(fù)反饋電路，以保證帶隙核心電路3中的帶隙輸出電壓V^與電源電 壓無關(guān)，從而也提高了整個(gè)電路的電源抑制比。另外，本發(fā)明電路結(jié)構(gòu)引入"局部電源"的思想來進(jìn)一步提高電源抑 制比。也就是說，在帶隙核心電路3中，如果我們能引入一個(gè)與電源電壓V^ 相關(guān)性很小的電源為帶隙核心電路3供電，那么其PSRR必將提高。事實(shí) 上，本發(fā)明的電路結(jié)構(gòu)正是利用了這一思想，其中，上面談到的"局部電 源"就是帶隙輸出。通過調(diào)整電路2中PMOS管M3的調(diào)節(jié)，與Vw 的相關(guān)性就已下降了很多，而在帶隙核心電路3中，所有的器件都是由"局 部電源"V^來進(jìn)行直接供電的，因此，其PSRR也得以極大的提高。其在 基于0.6u m的Bi-CMOS工藝庫下的H-spice仿真結(jié)果如圖5。從圖5可以 看出，帶隙輸出的電源抑制比PSRR在TT、 SS和FF三種模型下都是非常 高的。本發(fā)明的電路在直流條件下，帶隙輸出的電壓調(diào)整率也很小。具體分 析如下當(dāng)輸入電壓有較大范圍的波動(dòng)時(shí)，通過調(diào)整電路2中的PMOS管M3調(diào)整管的作用，VREF變化幅度較小，而VREF又進(jìn)一步受到帶隙核心電路3中運(yùn)放的深度負(fù)反饋的影響，結(jié)果使得VREF基本上不受輸入電壓Vw變化的 影響。在0.6um的Bi-CMOS工藝下，對(duì)其進(jìn)行H-spice仿真(仿真結(jié)果 如圖5)，很好的驗(yàn)證了上述的分析。
權(quán)利要求
1、一種高電源抑制的帶隙基準(zhǔn)源，其特征在于它包括自偏置電路(1)、調(diào)整電路(2)、帶隙核心電路(3)和啟動(dòng)電路(4)；其中，帶隙核心電路(3)包括NPN晶體管Q1、Q2、Q6、Q7和Q8，PNP晶體管Q3、Q4和Q5，還包括電阻R1、R2、R3、R4以及電容C1；NPN晶體管Q1和Q2的基極分別接在電阻R3的兩端，發(fā)射極連在一起，共同接在電阻R4上，電阻R4的另一端接地；NPN晶體管Q1和PNP晶體管Q3的集電極接在一起，NPN晶體管Q2和PNP晶體管Q4的集電極接在一起；NPN晶體管Q2和PNP晶體管Q4的基極電位相同，發(fā)射極電位均接在基準(zhǔn)輸出電壓VREF上；PNP晶體管Q5的發(fā)射極接在基準(zhǔn)輸出電壓VREF上、基極接在NPN晶體管Q2與PNP晶體管Q4的集電極上，NPN晶體管Q6的發(fā)射極接地、基極和NPN晶體管Q8的基極連在一起，而PNP晶體管Q5和NPN晶體管Q6的集電極接在一起，共同接在NPN晶體管Q7的基極；NPN晶體管Q7的發(fā)射極和基極分別接地和基準(zhǔn)輸出電壓VREF；NPN晶體管Q8的集電極和基極連一起，接在電阻R3上；電阻R2的一端接在電阻R3上，另一端接在基準(zhǔn)輸出電壓VREF上；電阻R1的一端接在NPN晶體管Q7的基極，另一端接在電容C1上；而電容C1的另一端接在PNP晶體管Q5的基極；基準(zhǔn)輸出電壓VREF作為輸出端接在外圍的電路上；啟動(dòng)電路(4)在電源電壓VIN上電時(shí)工作，產(chǎn)生電流并輸送至自偏置電路(1)中，以驅(qū)動(dòng)自偏置電路(1)導(dǎo)通；自偏置電路(1)接收到啟動(dòng)電路(4)提供的電流后開始導(dǎo)通，通過自身的偏置作用來產(chǎn)生與電源電壓VIN無關(guān)的偏置電壓，并輸送至調(diào)整電路(2)中，同時(shí)把啟動(dòng)電路(4)關(guān)閉；調(diào)整電路(2)接收到自偏置電路(1)輸出的偏置電壓后，通過自身的調(diào)整作用來產(chǎn)生恒定的電流并輸出至帶隙核心電路(3)中；帶隙核心電路(3)接收到調(diào)整電路(2)提供的恒定電流后，通過自身的運(yùn)轉(zhuǎn)來產(chǎn)生帶隙基準(zhǔn)電壓VREF，并把它作為整個(gè)帶隙基準(zhǔn)源的輸出。
2、 根據(jù)權(quán)利要求1所述的帶隙基準(zhǔn)源，其特征在于自偏置電路(l)包括電阻R5、 R6、 R7和R8，以及NPN晶體管Q9、 Q10和PMOS管M1、 M2;電阻R5和R6 —端接電源電壓V^ ，電阻R5的另一端接在PMOS管 Ml的源極，電阻R6的另一端接在PMOS管M2的源極；電阻R8 —端接 在NPN晶體管Q10的發(fā)射極，另一端接地；PMOS管Ml和M2柵極均接 在PMOS管M2的漏極，PMOS管Ml的漏極接在電阻R7上；NPN晶體 管Q9的基極、集電極接在一起共同接在NPN晶體管Q10的基極和電阻R7 的另一端，NPN晶體管Q9發(fā)射極接地；NPN晶體管Q10的集電極接在 PMOS管M2的漏極，發(fā)射極接在電阻R8上。
3、 根據(jù)權(quán)利要求1或2所述的帶隙基準(zhǔn)源，其特征在于調(diào)整電路(2) 由PMOS管M3構(gòu)成，PMOS管M3的源極接電源電壓Vw ，柵極接自偏置 電路(l)中PMOS管M2的柵極，漏極接帶隙核心電路(3)中PNP晶體管Q3 的發(fā)射極。
4、 根據(jù)權(quán)利要求3所述的帶隙基準(zhǔn)源，其特征在于啟動(dòng)電路(4)包括 電阻R9和R10，以及NMOS管M4、 M5管；電阻R9—端接電源電壓V^ ， 另一端接NMOS管M4的漏極；電阻RIO的一端接在NMOS管M4的漏極， 另一端接NMOS管M5的柵極；NMOS管M4的柵極接在PMOS管Ml的 漏極，源極接地；NMOS管M5的漏極接NPN晶體管Q10的集電極，源極 接地。
全文摘要
一種高電源抑制的帶隙基準(zhǔn)源，包括自偏置電路、調(diào)整電路、帶隙核心電路和啟動(dòng)電路。帶隙核心電路中的I_PTAT產(chǎn)生電路通過運(yùn)放的負(fù)反饋調(diào)整其靜態(tài)工作點(diǎn)，使NPN管Q1、Q2的集電極電流精確相等，產(chǎn)生的I_PTAT電流與恒流源電路中具有負(fù)溫度系數(shù)的NPN晶體管Q8的V_BE進(jìn)行溫度一階補(bǔ)償來降低溫度系數(shù)。恒流源電路自身可產(chǎn)生偏置，為I_PTAT產(chǎn)生電路提供偏置電流。運(yùn)放電路為兩級(jí)運(yùn)放以提高增益，補(bǔ)償電路為兩級(jí)運(yùn)放進(jìn)行頻率補(bǔ)償。調(diào)整電路通過負(fù)反饋?zhàn)饔脕硐鶞?zhǔn)輸出V_REF對(duì)電源電壓的依賴，以提高PSRR。啟動(dòng)電路可消除“簡并”偏置點(diǎn)，并驅(qū)動(dòng)自偏置電路工作。自偏置電路為調(diào)整電路提供偏置電壓。本發(fā)明電路結(jié)構(gòu)簡單新穎，不需要外接偏置，電路所占面積小，具有良好的溫度系數(shù)。
文檔編號(hào)H03M1/66GK101131592SQ20071005329
公開日2008年2月27日 申請(qǐng)日期2007年9月20日 優(yōu)先權(quán)日2007年9月20日
發(fā)明者劉占領(lǐng), 劉政林, 鄒雪城, 鄭朝霞, 陳曉飛, 雷鑑銘 申請(qǐng)人:華中科技大學(xué)