專利名稱：：受控延遲線與其穩(wěn)壓補(bǔ)償電路的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明是有關(guān)于一種受控延遲線與其穩(wěn)壓補(bǔ)償電路。背景抹術(shù)延遲線(delayline)可應(yīng)用鎖相回路(PLL)，延遲回路(DLL)或時(shí)間間隔測(cè)量等應(yīng)用中。此外，延遲線亦可應(yīng)用于鎖相回路與延遲回路的抖動(dòng)測(cè)量中。但現(xiàn)有的可控延遲線設(shè)計(jì)，易受到電源源變動(dòng)的影響，設(shè)計(jì)成本高，操作速度受限，且其最大延遲量也受限。故而，較好能有一種可控延遲線，其可減少電源電壓變動(dòng)所帶來的影響，增加操作速度與最大延遲量。
發(fā)明內(nèi)容有鑒于此，本發(fā)明的觀點(diǎn)之一就是在提供一種可控延遲線，其可減少電壓源變動(dòng)對(duì)偏壓源的影響。本發(fā)明的再一觀點(diǎn)是提供一種可控延遲線，其可減少電壓源變動(dòng)對(duì)輸出訊號(hào)的抖動(dòng)的影響。本發(fā)明的又一觀點(diǎn)是提供一種可控延遲線，其可增加操作速度與最大延遲量。基于上述及其他觀點(diǎn)，本發(fā)明提出一種可控延遲線，包括:一抗抖動(dòng)單元、一受控電流源、一第一電流鏡、一第二電流鏡、一輸出緩沖單元、以及一補(bǔ)償電容。該抗抖動(dòng)單元接收一第一偏壓源而產(chǎn)生一第二偏壓源。當(dāng)一電壓源有變化時(shí)，該抗抖動(dòng)單元使得該第二偏壓源隨之改變。該輸出緩沖單元耦接于該第一電流鏡與該第二電流鏡。該輸出緩沖單元具有多級(jí)緩沖單元。該補(bǔ)償電容耦接于該第一電流鏡與該輸出緩沖單元的一輸入級(jí)緩沖單元之間。此外，本發(fā)明亦提出一種穩(wěn)壓補(bǔ)償電路，適用于一可控延遲線，該可控延遲線包括一第一電流源與一輸出緩沖單元。該穩(wěn)壓補(bǔ)償電路包括一穩(wěn)壓電容以及一補(bǔ)償電容。該穩(wěn)壓電容用于降低一電壓源與一第一電流源的一節(jié)點(diǎn)電壓間的電壓變化。該補(bǔ)償電容耦接于該第一電流源的該節(jié)點(diǎn)電壓與該輸出緩沖單元之間。當(dāng)該輸出緩沖單元的一輸入訊號(hào)轉(zhuǎn)態(tài)時(shí)，該補(bǔ)償電容降低該轉(zhuǎn)態(tài)對(duì)該節(jié)點(diǎn)電壓所造成的影響，以降低該輸出緩沖單元的一輸出訊號(hào)的一抖動(dòng)變化量。為讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉本發(fā)明的較佳實(shí)施例，并配合所附圖式，作詳細(xì)說明如下。附圍說明圖l顯示根據(jù)本發(fā)明一實(shí)施例的可控延遲線的電路示意圖。圖2顯示抗抖動(dòng)單元的設(shè)計(jì)原理與其等效電路。圖3顯示本實(shí)施例如何增加最大延遲量和最大可操作頻率。圖4顯示補(bǔ)償電容C。c與穩(wěn)壓電容CDP的效果示意圖。圖5顯示本實(shí)施例的模擬結(jié)果。11:抗抖動(dòng)單元12:受控電流源13、14:電流鏡15:輸出緩沖單元穩(wěn)壓電容Cdc:補(bǔ)償電容TDJ:傳輸閘Cdj:電容M11~M19、M21~M22、M31M32、M41M48、MP3、MN3:電晶體Req:等效電阻具體實(shí)施方式為了使本發(fā)明的內(nèi)容更為明了，以下特舉實(shí)施例作為本發(fā)明確實(shí)能夠寸居以實(shí)施的范例。在本發(fā)明中，利用抗抖動(dòng)(anti-jitter)單元以增加電路的可靠度與降低抖動(dòng)變化量。另外，補(bǔ)償電容可降低輸出信號(hào)的抖動(dòng)量；穩(wěn)壓電容可降低電路內(nèi)部的電壓變化。圖1顯示根據(jù)本發(fā)明一實(shí)施例的可控延遲線的電路示意圖。如圖1所示，本實(shí)施例的可控延遲線包括抗抖動(dòng)單元11，受控電流源12，電流鏡13與14，穗壓電容C。p，補(bǔ)償電容CV，以及輸出緩沖單元15。抗抖動(dòng)單元11包括傳輸閘T。與電容C。。當(dāng)電壓源VDD有變化時(shí)(比如±10°/。的變化)，抗抖動(dòng)單元11可使得偏壓源Vrpl也跟著改變，如此增加電路的可靠度和降低抖動(dòng)變化量。另一偏壓源Vrp可能由能帶隙(bandpag)參考電路或數(shù)位類比轉(zhuǎn)換電路(DAC)所產(chǎn)生。抗抖動(dòng)單元11的詳細(xì)操作與原理將于參考圖2時(shí)詳細(xì)解說。電容Cw可為MOS電容。傳輸閘T。j可根據(jù)時(shí)脈信號(hào)CLK的狀態(tài)而決定其內(nèi)部的PM0S電晶體(未示出)與NM0S電晶體(未示出)的導(dǎo)通狀態(tài)。偏壓源Vrpl的值有關(guān)于電壓源VDD與偏壓源Vrp。受控電流源12包括電晶體Mll~M19。電晶體M11-M19的端點(diǎn)的連接關(guān)系可由圖l明白，于此可不贅述。此外，控制信號(hào)D1-D4分別輸入至電晶體M12、M14、M16與M18的閘極?？刂菩盘?hào)Dl~D4可用于控制此延遲線的延遲量。電流鏡13包括電晶體M21~M22。電晶體M21M22的端點(diǎn)的連接關(guān)系可由圖l明白，于此可不贅述。請(qǐng)注意，電晶體M"被推至輸出緩沖單元l5的第2級(jí)，而非其輸入級(jí)。電流鏡14包括電晶體M31~M32。電晶體M31M32的端點(diǎn)的連接關(guān)系可由圖1明白，于此可不贅述。穩(wěn)壓電容C。p可用于降低電壓源VDD與E點(diǎn)電壓Vrp2之間的電壓變化。穩(wěn)壓電容Cw的連接關(guān)系可由圖1明白，在此可不贅述。補(bǔ)償電容Cw;可用于降低輸入信號(hào)In對(duì)E點(diǎn)電壓Vrp2所造成的影響，以降低輸出訊號(hào)Out的抖動(dòng)變化量。補(bǔ)償電容Coc的連接關(guān)系可由圖1明白，于此可不贅述。電容CtK:可為MOS電容。輸出緩沖單元15包括電晶體M41~M48，其中成對(duì)的電晶體乃構(gòu)成一個(gè)反相器。也就是說，輸出緩沖單元15包含復(fù)數(shù)個(gè)串接的反相器。電晶體M41-M48的端點(diǎn)的連接關(guān)系可由圖1明白，于此可不贅述。請(qǐng)參考圖2以了解抗抖動(dòng)單元的設(shè)計(jì)原理與其等效電路。考量到漏電流和電晶體的Vgs壓降最好能固定，當(dāng)本實(shí)施例的可控延遲線啟動(dòng)時(shí)，傳輸閘Tw內(nèi)部的PM0S電晶體和畫0S電晶體將同時(shí)導(dǎo)通，以將正確的Vrp值導(dǎo)入。當(dāng)可控延遲線開始正常工作后，NMOS電晶體被關(guān)掉，PMOS電晶體仍然導(dǎo)通。當(dāng)NMOS電晶體關(guān)掉時(shí)，其等效才莫型可看成一個(gè)大電阻Req;而PM0S電晶體的尺寸經(jīng)過適當(dāng)調(diào)整,使其導(dǎo)通時(shí)的等效電阻不至于太小。通過此等效大電阻Req,偏壓源Vrp可藉由漏電流耦合到偏壓源Vrpl，解決電晶體Mll、M13、M15、M17與M19的閘極端漏電流導(dǎo)致電壓Vrpl的準(zhǔn)位失真的問題。為了解決傳輸閘Tw和電容C。j之間漏電流而影響電壓Vrpl的準(zhǔn)位，設(shè)計(jì)上需針對(duì)傳輸閘Tnj和電容C。;的元件尺寸大小作適當(dāng)?shù)恼{(diào)整。請(qǐng)參考圖3以了解本實(shí)施例如何增加電路的最大延遲量和最大可操作頻率。在習(xí)知技術(shù)，一般會(huì)包括另一對(duì)的PM0S電晶體MP3與NM0S電晶體MN3(由圖3的虛線所表示)。如果控制此NMOS電晶體MN3和此PM0S電晶體MP3的閘極電壓，從輸出訊號(hào)Out端可看出輸入訊號(hào)In的上升緣和下降緣的變化。由于此顆NMOS電晶體MN3的存在，輸出訊號(hào)的下降緣被固定住，因此限制了電路的最大延遲量值和最大可操作頻率。在本實(shí)施例中，由于可控延遲線只需考量上升緣的變化，因此將該NMOS電晶體MN3除去，以降低晶片面積。在本實(shí)施例中，將電晶體M41尺寸縮小，此時(shí)輸出訊號(hào)的下降緣可進(jìn)一步的向后延伸。如此一來，可增加電路的最大延遲量值和最大可操作頻率。比如，最大可操作頻率通由2.5GHz增加至2.778GHz，約增加11.1%。此外，在習(xí)知技術(shù)中，PMOS電晶體MP3原本接于輸出緩沖單元15的第5一級(jí)。但在本實(shí)施例中，將相類似功能的PM0S電晶體M22耦接至緩沖單元15的第二級(jí)。如此可更進(jìn)一步增加調(diào)整效果。圖4為解釋補(bǔ)償電容CDC與穩(wěn)壓電容CDP的效果示意圖。如果沒有補(bǔ)償電容C。e時(shí)，當(dāng)輸入訊號(hào)In(B點(diǎn))由邏輯低轉(zhuǎn)態(tài)成邏輯高，C點(diǎn)的電位會(huì)隨之由邏輯高轉(zhuǎn)態(tài)成邏輯低。此時(shí)電晶體M22Mp的閘極電壓(E點(diǎn))會(huì)不穩(wěn)定，進(jìn)而增加輸出訊號(hào)Out的抖動(dòng)變化量。為此，在本實(shí)施例中，在節(jié)點(diǎn)B和節(jié)點(diǎn)E點(diǎn)之間加入補(bǔ)償電容C。c，降低輸入訊號(hào)In對(duì)E點(diǎn)電壓造成的影響，以降低輸出訊號(hào)Out的抖動(dòng)變化量?？剂恐瞥套儺惖挠绊懀热綦妷涸碫DD有±10。/。的變化(假設(shè)VDD-1.0V)，則此變化量勢(shì)必影響輸出訊號(hào)Out的抖動(dòng)量。輸出訊號(hào)Out的最小延遲發(fā)生在當(dāng)電壓源VDD-1.1V時(shí)，將其定名為T(VDDu);而輸出訊號(hào)Out的最大延遲則發(fā)生在當(dāng)電壓源VDD-O.9V時(shí)，將其定名為T(VDD。.9v)。所以，可以定義輸出訊號(hào)的抖動(dòng)量J-0UT=T(，。.9V)-T(VDD11V)。在本實(shí)施例中，為降低電壓源VDD的變化對(duì)輸出訊號(hào)的影響，在電壓Vrp2(也就是節(jié)點(diǎn)E)和輸入信號(hào)In之間加入補(bǔ)償電容CDC。一般來說，輸入信號(hào)In處的電荷通過補(bǔ)償電容(V耦合到節(jié)點(diǎn)電壓Vrp2的量與電壓源的電壓大小有關(guān)。當(dāng)電壓源的電壓愈大時(shí)，電荷耦合量會(huì)較大，反之亦然。故而，通過補(bǔ)償電容(V的補(bǔ)償，可得知輸出訊號(hào)的抖動(dòng)變化將可得到改善。下表列出抖動(dòng)量模擬結(jié)果。<table>tableseeoriginaldocumentpage6</column></row><table>在上表中，"(V，代表的是只加入補(bǔ)償電容Coc時(shí)所得到的抖動(dòng)量；"CDJ&V，代表的是只加入抗抖動(dòng)單元時(shí)所得到的抖動(dòng)量。由上表可知，整體而言，抖動(dòng)變化量都有改善，改善程度平均為40%。由于節(jié)點(diǎn)D的信號(hào)與輸入信號(hào)In具有相同相位，所以在本發(fā)明另一例子中，補(bǔ)償電容Coc亦可耦接于節(jié)點(diǎn)E與節(jié)點(diǎn)D之間。圖4另外顯示出，當(dāng)電壓源VDD有變化時(shí)，習(xí)知技術(shù)與本實(shí)施例中的節(jié)點(diǎn)E的電壓變化量。圖5顯示本實(shí)施例的模擬結(jié)果，以模擬當(dāng)VDD有土99.2mV(VDD4V，假設(shè)±10%變動(dòng))的變化時(shí)，節(jié)點(diǎn)電源Vrpl的電壓變化情形。觀察圖5可發(fā)現(xiàn)，在習(xí)知技術(shù)中，Vrpl幾乎不隨VDD變化(Vrpl的變化量只有±4.29mV)。這代表在同一組控制訊號(hào)下，VDD與Vrpl間的電壓差并非為固定，此將造成輸出訊號(hào)的抖動(dòng)變化量增加。如果導(dǎo)入電容Cn,/傳輸閘Tw的話，則Vrpl的值會(huì)小幅隨著VDD改變，Vrpl的變化量分別為±4.6mV與±78.3mV。在本實(shí)施例中，Vrpl的值會(huì)隨著VDD改變，變化量為±99.lmV。也就是說，在本實(shí)施例中，VDD與Vrpl間的壓差基本上可視為固定，如此可降低輸出訊號(hào)的抖量的變化量。綜上所述，利用抗抖動(dòng)單元，當(dāng)電壓源有變動(dòng)時(shí)，偏壓源Vrpl也會(huì)跟著改變，如此可增加電路可靠度與降低輸出信號(hào)的抖動(dòng)變化量。另外，將電晶體M22推至輸出緩沖單元的第二級(jí)并將電晶體M41做成小尺寸，可增加最大延遲值與最大可操作頻率。另外，藉由導(dǎo)入補(bǔ)償電容，可更進(jìn)一步降低輸出信號(hào)的抖動(dòng)變化量。更甚者，加入穩(wěn)壓電容可降低電壓源與E節(jié)點(diǎn)電壓間的電壓差變化。雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視權(quán)利要求所界定的為準(zhǔn)。權(quán)利要求1.一種可控延遲線，其特征在于其包括一抗抖動(dòng)單元，該抗抖動(dòng)單元接收一第一偏壓源而產(chǎn)生一第二偏壓源，當(dāng)一電壓源有變化時(shí)，該抗抖動(dòng)單元使得該第二偏壓源隨之改變；一受控電流源，耦接于該第二偏壓源與該抗抖動(dòng)單元；一第一電流鏡，耦接于該受控電流源；一第二電流鏡，耦接于該第一電流鏡與該受控電流源；一輸出緩沖單元，耦接于該第一電流鏡與該第二電流鏡，該輸出緩沖單元具有多級(jí)緩沖單元；以及一第一電容，耦接于該第一電流鏡與該輸出緩沖單元的一輸入級(jí)緩沖單元之間。2.根據(jù)權(quán)利要求1所述的可控延遲線，其特征在于其中該抗抖動(dòng)單元包括一傳輸閘，根據(jù)一時(shí)脈信號(hào)而從該第一偏壓源產(chǎn)生該第二偏壓源。3.根據(jù)權(quán)利要求2所述的可控延遲線，其特征在于其中該抗抖動(dòng)單元包括一第二電容，耦接于該電壓源與該第二偏壓源之間。4.根據(jù)權(quán)利要求1所述的可控延遲線，其特征在于更包括一第三電容，耦接于該電壓源與該第一電流鏡之間。5.根據(jù)權(quán)利要求1所述的可控延遲線，其特征在于更包括一第四電容，耦接于該第一電流鏡與該輸出緩沖單元的一第三級(jí)緩沖單元之間。6.—種穩(wěn)壓補(bǔ)償電路，適用于一可控延遲線，其特征在于該可控延遲線包括一第一電流源與一輸出緩沖單元，該穩(wěn)壓補(bǔ)償電路包括一穩(wěn)壓電容，耦接于一電壓源與該第一電流源的一節(jié)點(diǎn)電壓之間，該穩(wěn)壓電容用于降低該電壓源與該節(jié)點(diǎn)電壓間的電壓變化；以及一補(bǔ)償電容，耦接于該第一電流源的該節(jié)點(diǎn)電壓與該輸出緩沖單元之間，當(dāng)該輸出緩沖單元的一輸入訊號(hào)轉(zhuǎn)態(tài)時(shí)，該補(bǔ)償電容降低該轉(zhuǎn)態(tài)對(duì)該節(jié)點(diǎn)電壓所造成的影響，以降低該輸出緩沖單元的一輸出訊號(hào)的一抖動(dòng)變化量。7.根據(jù)權(quán)利要求6所述的穩(wěn)壓補(bǔ)償電路，其特征在于其中該輸出緩沖單元具有多級(jí)緩沖單元，以及，該補(bǔ)償電容耦接于該第一電流鏡的該節(jié)點(diǎn)電壓與該輸出緩沖單元的一輸入級(jí)緩沖單元之間。8.根據(jù)權(quán)利要求6所述的穩(wěn)壓補(bǔ)償電路，其特征在于其中該輸出緩沖單元具有多級(jí)緩沖單元，以及，該補(bǔ)償電容耦接于該第一電流鏡的該節(jié)點(diǎn)電壓與該輸出緩沖單元的一第三級(jí)緩沖單元之間。全文摘要本發(fā)明涉及一種可控延遲線與其穩(wěn)壓補(bǔ)償電路。該可控延遲線包括抗抖動(dòng)單元，受控電流源，第一電流鏡，第二電流鏡，穩(wěn)壓電容，補(bǔ)償電容，以及輸出緩沖單元。該抗抖動(dòng)單元接收第一偏壓而產(chǎn)生第二偏壓。當(dāng)電壓源有變化時(shí)，該第二偏壓隨之改變。該穩(wěn)壓電容用于降低該電壓源與該第一電流源的節(jié)點(diǎn)電壓間的電壓變化。該補(bǔ)償電容降低該輸出緩沖單元的一輸入訊號(hào)的轉(zhuǎn)態(tài)對(duì)該節(jié)點(diǎn)電壓所造成的影響，以降低該輸出緩沖單元的輸出訊號(hào)的抖動(dòng)變化量。文檔編號(hào)H03L7/081GK101247116SQ20071007981公開日2008年8月20日申請(qǐng)日期2007年2月14日優(yōu)先權(quán)日2007年2月14日發(fā)明者張家瑋,張永嘉申請(qǐng)人:智原科技股份有限公司