專利名稱：：Qc-ldpc譯碼器水平運(yùn)算單元快速流水線級(jí)聯(lián)結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明屬于數(shù)字信息傳輸
技術(shù)領(lǐng)域：
，涉及一種QC-LDPC譯碼器中水平運(yùn)算器(HPU)的結(jié)構(gòu)，特別涉及通用QC-LDPC譯碼器中HPU的高速流水線級(jí)聯(lián)結(jié)構(gòu)。
背景技術(shù)：
：LDPC碼最早由Gallager于1962年提出，并于上世紀(jì)90年代被重新提出。LDPC碼是一種特殊的線性分組碼，其校驗(yàn)矩陣具有稀疏性質(zhì)。LDPC碼通常由其交驗(yàn)矩陣W進(jìn)行描述，校驗(yàn)矩陣/Z的化零空間即為LDPC碼的碼字空間，校驗(yàn)矩陣Z/可以由Tanner圖具體描述。校驗(yàn)矩陣中每一行中數(shù)字1的個(gè)數(shù)稱為該行的行重，同樣每一列中數(shù)字l的個(gè)數(shù)稱為列重。一般將校驗(yàn)矩陣Z/的行重、列重都唯一的LDPC碼稱為規(guī)則LDPC碼，而將行重或者列重不唯一的LDPC碼稱為非規(guī)則LDPC碼。LDPC的譯碼算法比較復(fù)雜，一般使用的有和積算法(SPA)，最小和算法(Min-SumAlgorithm)和改進(jìn)型最小和算法。由于和積算法復(fù)雜度較高，而最小和算法硬件復(fù)雜度比和積算法要低得多，而且最小和算法對(duì)于信道噪聲并不敏感，不需要在譯碼算法中對(duì)信道噪聲進(jìn)行估計(jì)。因此被廣泛應(yīng)用于LDPC碼的譯碼運(yùn)算中。目前許多基于最小和算法的改進(jìn)算法都是基于最小和算法基本原理的改進(jìn)。以下是最小和算法的基本步驟(譯碼算法都是基于AWGN信道，并采用BPSK調(diào)制方式。信道噪聲均值為0，噪聲方差為cr2，設(shè)接收信號(hào)為凡)1)初始化P-一2凡"一7Q=戶K糊w2)水平運(yùn)算unsgn(m(轉(zhuǎn)，))3)垂直運(yùn)算s及"4)譯碼判決e"力i:若0^1則/)=1;否則/)=05)譯碼結(jié)果校驗(yàn)計(jì)算S=￡>//7若S-0則譯碼結(jié)束，否則至2)上述運(yùn)算中，^為初始化信道概率，A"和g,分別存儲(chǔ)水平運(yùn)算和垂直運(yùn)算的結(jié)果，//為LDPC碼校驗(yàn)矩陣，D。為譯碼結(jié)果，S為校正子。sgn代表符號(hào)運(yùn)算，abs代表絕對(duì)值運(yùn)算。QC-LDPC碼是一類特殊的LDPC碼，其具體特征在于QC-LDPC碼的校驗(yàn)矩陣//具有準(zhǔn)循環(huán)特征。具體來說，QC-LDPC碼的校驗(yàn)矩陣/Z是由一系列相同大小的方陣構(gòu)成，這些方陣包括全零矩陣和循環(huán)移位陣。循環(huán)移位陣是由單位矩陣進(jìn)行循環(huán)移位得到的，一個(gè)位移量為p的循環(huán)移位陣是將單位矩陣的每一行進(jìn)行向右循環(huán)p位得到的。下式是一個(gè)位移量為2的6X6的循環(huán)移位陣。001000000100000010000001100000010000因此QC-LDPC碼的校驗(yàn)矩陣可以定義為:々l…々"…4"4.-,,。4—u…4:—.,-其中^是大小為nXn的方陣，^=-1代表全零矩陣，而^=戶(0S/7^n-l)代表位移量為/7的循環(huán)移位陣。LDPC譯碼器一般采用并行結(jié)構(gòu)，并行結(jié)構(gòu)通過為每一行配置一個(gè)水平運(yùn)算單元(HPU)，為每一列配置一個(gè)垂直運(yùn)算單元(VPU)，所有運(yùn)算單元并行進(jìn)行處理。這種譯碼器結(jié)構(gòu)每兩個(gè)時(shí)鐘周期就可進(jìn)行一次迭代運(yùn)算，但需要消耗大量的硬件資源。對(duì)于QC-LDPC碼，存在一種半并行譯碼算法。半并行譯碼算法基于QC-LDPC碼上述的準(zhǔn)循環(huán)特征，重復(fù)利用HPl)和VPU，從而使得硬件資源消耗大大降低，并保證所需的譯碼速率。QC-LDPC譯碼器的基本結(jié)構(gòu)如圖l所示。它包括1)PRAM:存儲(chǔ)信道輸入軟信息2)VPU:水平運(yùn)算單元，實(shí)現(xiàn)水平運(yùn)算3)HPU:垂直運(yùn)算單元，實(shí)現(xiàn)垂直運(yùn)算4)QRAM:存儲(chǔ)垂直運(yùn)算單元運(yùn)算結(jié)果5)RRAM:存儲(chǔ)水平運(yùn)算單元運(yùn)算結(jié)果工作流程如下1)輸入過程待譯碼比特軟信息PRAM，然后給出譯碼開始指示。2)譯碼迭代過程首先是VPU過程，然后是HPU過程，迭代進(jìn)行。3)VPU過程利用RRAM輸出的校驗(yàn)位信息更新比特的軟信息，同時(shí)給出硬判決指示。4)第一次VPU過程只是把PRAM信息寫入QRAM，RRAM輸出為0。5)Hra過程利用QRAM輸出的比特軟信息計(jì)算校驗(yàn)位信息，同時(shí)根據(jù)硬判決指示判斷譯碼是否成功。6)輸出譯碼成功后，由VPU計(jì)算硬判決結(jié)果，并行輸出。然而，雖然使用了最小和算法并利用半并行算法簡(jiǎn)化了譯碼器譯碼的運(yùn)算過程，但是因?yàn)樵谧g碼器實(shí)現(xiàn)中，存在著以下問題，導(dǎo)致了譯碼器的工作速度受到限制在譯碼流程中，存在著比較復(fù)雜的組合電路，尤其是當(dāng)QC-LDPC碼的校驗(yàn)矩陣/Z的行重很大的時(shí)候，一個(gè)HPU單元的輸入相應(yīng)的增加，直接導(dǎo)致進(jìn)行的運(yùn)算量大大增加。以一個(gè)32輸入的HPU(即HPU32)為例，它需要在一個(gè)時(shí)鐘周期內(nèi)實(shí)現(xiàn)求31個(gè)輸入數(shù)據(jù)最小值的運(yùn)算，而這至少需要進(jìn)行5級(jí)求最小值運(yùn)算的比較單元。利用FPGA實(shí)現(xiàn)時(shí)，這樣的復(fù)雜運(yùn)算直接導(dǎo)致了運(yùn)算時(shí)間大大增加，從而制約了系統(tǒng)的時(shí)鐘頻率。除此之外，在對(duì)于多碼率合一的譯碼器結(jié)構(gòu)中，需要對(duì)HRJ單元進(jìn)行復(fù)用，而傳統(tǒng)的HPU結(jié)構(gòu)不能滿足多種HPU復(fù)用運(yùn)算單元的簡(jiǎn)單結(jié)構(gòu)。
發(fā)明內(nèi)容本發(fā)明的目的在于針對(duì)QC-LDPC譯碼器中水平運(yùn)算單元(HPU)結(jié)構(gòu)復(fù)雜的特點(diǎn)，提出一種具有流水線結(jié)構(gòu)的高速HPU單元，用于高速Q(mào)C-LDPC譯碼器的實(shí)現(xiàn)。同時(shí)這種流水線結(jié)構(gòu)的HPU可以很簡(jiǎn)單的在多碼率譯碼器中實(shí)現(xiàn)復(fù)用，從而大大節(jié)省多碼率譯碼器使用的硬件資源。本發(fā)明的特征在于QC-LDPC譯碼器水平運(yùn)算單元快速流水線級(jí)聯(lián)結(jié)構(gòu)，其特征在于，含有運(yùn)算單元、鎖存器和一個(gè)輸出控制單元在其中運(yùn)算單元，共有C級(jí)，其中第一級(jí)運(yùn)算單元，除了時(shí)鐘輸入之外，共有N個(gè)數(shù)據(jù)輸入端口，分批地依次分配到M個(gè)運(yùn)算器，M〈N，所述的N個(gè)數(shù)據(jù)輸入端口接收QC-LDPC譯碼器中的垂直運(yùn)算結(jié)果的儲(chǔ)存單元QRAM輸入的N個(gè)數(shù)據(jù)，在每個(gè)運(yùn)算器中執(zhí)行如下兩部分運(yùn)算符號(hào)運(yùn)算該運(yùn)算器中，每一個(gè)輸出端口輸出其余各輸入端口中輸入數(shù)據(jù)的符號(hào)的乘積，最小值運(yùn)算該運(yùn)算器中，所述每一個(gè)輸出端口輸出其余各個(gè)端口中輸入數(shù)據(jù)絕對(duì)值的最小值，所述的每一個(gè)運(yùn)算器，還設(shè)有一個(gè)端口，其輸出數(shù)據(jù)的值是該運(yùn)算器中所有輸入數(shù)據(jù)中絕對(duì)值最小的一個(gè)數(shù)據(jù)，其符號(hào)是排除該絕對(duì)值最小的數(shù)據(jù)后，其余各輸入數(shù)據(jù)符號(hào)的乘積；第一級(jí)鎖存器除了時(shí)鐘輸入以外，各個(gè)鎖存器的輸入端分別連接到所述的第一級(jí)運(yùn)算單元中M個(gè)運(yùn)算器的各個(gè)輸出端，而各個(gè)鎖存器的輸出端與所述的輸出控制單元中的數(shù)據(jù)輸入端相連；第二級(jí)運(yùn)算單元，是一個(gè)比較器組，由多層比較器級(jí)聯(lián)構(gòu)成，每個(gè)比較器有兩個(gè)輸入端和一個(gè)輸出端，木層比較器的個(gè)數(shù)與第一級(jí)運(yùn)算單元的輸入數(shù)據(jù)的個(gè)數(shù)相等，該末層比較器中的每一個(gè)比較器，其第一個(gè)輸入端直接與所述第一級(jí)鎖存器中各項(xiàng)應(yīng)鎖存器的輸出端相連，輸入第一級(jí)運(yùn)算單元中相應(yīng)運(yùn)算器除了所述相應(yīng)鎖存器所對(duì)應(yīng)的那個(gè)運(yùn)算其的輸入值以外，其余各個(gè)輸入數(shù)據(jù)中絕對(duì)值最小的一個(gè)數(shù)據(jù)，其符號(hào)是所述各個(gè)輸入數(shù)據(jù)符號(hào)的積，該末層比較器中的每一個(gè)比較器的第二個(gè)輸入端口輸入數(shù)據(jù)是除了所述第一個(gè)輸入端所對(duì)應(yīng)的那個(gè)運(yùn)算器的輸入數(shù)據(jù)外，第一級(jí)運(yùn)算單元中其他所有輸入數(shù)據(jù)的絕對(duì)值最小的那個(gè)數(shù)據(jù)，其符號(hào)則是第一級(jí)運(yùn)算單元中其他所有輸入數(shù)據(jù)的符號(hào)之積；所述本級(jí)比較器中每個(gè)比較器的輸出是其兩各個(gè)輸入數(shù)據(jù)中絕對(duì)值最小的那個(gè)數(shù)據(jù)，而符號(hào)則是該兩個(gè)輸入數(shù)據(jù)的符號(hào)之積；其余各級(jí)運(yùn)算單元及鎖存器，依次類推；輸出控制單元，根據(jù)外部控制信號(hào)來選擇性的輸出，使水平運(yùn)算單元工作在不同模式下，實(shí)現(xiàn)水平運(yùn)算單元的復(fù)用。上述的QC-LDPC譯碼器水平運(yùn)算單元快速流水線級(jí)聯(lián)結(jié)構(gòu)，所述的N二2，M二3。本發(fā)明所述的具有流水線結(jié)構(gòu)的高速HPU單元，具有以下優(yōu)點(diǎn)a)結(jié)構(gòu)簡(jiǎn)單。采用多級(jí)運(yùn)算器級(jí)聯(lián)結(jié)構(gòu)，其中每一級(jí)都由簡(jiǎn)單的基本運(yùn)算單元組成。該級(jí)聯(lián)結(jié)構(gòu)的每一級(jí)輸出可以直接送至后級(jí)，后級(jí)的運(yùn)算可以直接利用前級(jí)的輸出。b)通用。針對(duì)不同的QC-LDPC碼，其行重各不相同，這樣在設(shè)計(jì)QC-LDPC碼譯碼器的過程中，需要對(duì)不同的HPU進(jìn)行有針對(duì)性地設(shè)計(jì)，這樣會(huì)消耗大量設(shè)計(jì)時(shí)間，增加設(shè)計(jì)成本。而本發(fā)明的具有流水線結(jié)構(gòu)的高速HPU單元具有基于最小運(yùn)算單元的組合級(jí)聯(lián)結(jié)構(gòu)，對(duì)不同大小的HPU，均可以通過級(jí)聯(lián)的方式簡(jiǎn)單實(shí)現(xiàn)。c)適合高速時(shí)鐘的實(shí)現(xiàn)。級(jí)聯(lián)結(jié)構(gòu)很容易流水線實(shí)現(xiàn)，每級(jí)輸入輸出間存在一至兩個(gè)比較單元，可以達(dá)到較高譯碼器工作頻率。d)易于復(fù)用。多碼率的HPU單元很容易實(shí)現(xiàn)復(fù)用，在多碼率合一的譯碼器結(jié)構(gòu)中，水平運(yùn)算單元對(duì)于不同碼率需要執(zhí)行不同的功能。本發(fā)明的HPU單元可以簡(jiǎn)單的利用輸出控制單元選擇HPU單元的輸出，從而實(shí)現(xiàn)HPU單元的復(fù)用。圖1為QC-LDPC碼譯碼器結(jié)構(gòu)框圖。圖2為通用QC-LDPC譯碼器高速流水線級(jí)聯(lián)結(jié)構(gòu)HPU框圖。圖3為基于高速流水線級(jí)聯(lián)結(jié)構(gòu)HPU8結(jié)構(gòu)框圖具體實(shí)施例方式本發(fā)明給出了一種QC-LDPC譯碼器HPU單元的高速流水線級(jí)聯(lián)結(jié)構(gòu)的實(shí)現(xiàn)方法。該方法根據(jù)不同QC-LDPC碼的特性，通過合理安排HPU單元的級(jí)聯(lián)結(jié)構(gòu)，將HPU單元的復(fù)雜運(yùn)算通過分級(jí)，在不同時(shí)鐘周期內(nèi)分別實(shí)現(xiàn)。通過這樣的流水線結(jié)構(gòu)，實(shí)現(xiàn)高速時(shí)鐘處理。本發(fā)明的特征在于，將傳統(tǒng)的HPU單元轉(zhuǎn)化為具有多級(jí)流水線結(jié)構(gòu)、可以適應(yīng)高速時(shí)鐘處理的新型HPU單元，使其可以在FPGA上實(shí)現(xiàn)。本發(fā)明的具有流水線結(jié)構(gòu)的高速HPU單元包括1)輸入端口，輸入端口的數(shù)據(jù)是來自前端QRAM的數(shù)據(jù)，通過輸入端口送至HPU單元內(nèi)部。對(duì)于不同的HPU單元，其輸入端口個(gè)數(shù)相應(yīng)不同；2)系統(tǒng)時(shí)鐘輸入；3)分級(jí)運(yùn)算單元，分級(jí)運(yùn)算單元是HPU單元的基本組成部分。在本發(fā)明中，運(yùn)算單元按照HPU單元的輸入個(gè)數(shù)不同相應(yīng)的分為N級(jí)，每一級(jí)均由基本運(yùn)算單元構(gòu)成。其中每一級(jí)的運(yùn)算單元的功能主要包括如下兩部分運(yùn)算i)符號(hào)運(yùn)算根據(jù)輸入的數(shù)據(jù)，進(jìn)行符號(hào)運(yùn)算，計(jì)算除相應(yīng)輸入外其他輸入的符號(hào)乘積。ii)最小值運(yùn)算對(duì)于一個(gè)n輸入的HPU，計(jì)算除去相應(yīng)輸入以外其他《-1個(gè)輸入的最小值。第一級(jí)的運(yùn)算單元為MIN單元，以MINx表示x個(gè)輸入的MIN單元。MIN單元的基本運(yùn)算功能是計(jì)算除去相應(yīng)輸入以外其他輸入的最小值，并取參與運(yùn)算的數(shù)據(jù)符號(hào)之積作為輸出數(shù)據(jù)的符號(hào)。除第一級(jí)外，其余每級(jí)的運(yùn)算單元均由少量簡(jiǎn)單的比較器(CU)加以實(shí)現(xiàn)。每個(gè)比較器有兩個(gè)輸入端口，一個(gè)輸出端口。比較器的功能是對(duì)輸入的兩數(shù)進(jìn)行比較，輸入數(shù)據(jù)的絕對(duì)值的較小值作為輸出數(shù)據(jù)的絕對(duì)值，輸入數(shù)據(jù)符號(hào)的乘積作為輸出數(shù)據(jù)的符號(hào)。4)輸出控制單元輸出控制單元根據(jù)外部控制信號(hào)對(duì)輸出信號(hào)進(jìn)行選擇，使HPU單元可以工作在不同模式，以實(shí)現(xiàn)HPU單元的復(fù)用。5)鎖存器為了實(shí)現(xiàn)高速譯碼的需要，在每級(jí)運(yùn)算單元的輸出端口進(jìn)行鎖存，鎖存器的結(jié)果同時(shí)送至下一級(jí)運(yùn)算器的輸入端口和輸出控制單元。因此每級(jí)運(yùn)算均需要一個(gè)時(shí)鐘周期，一個(gè)N級(jí)的級(jí)聯(lián)結(jié)構(gòu)HPU單元需要N個(gè)時(shí)鐘周期完成一次完整的水平運(yùn)算。所述的具有流水線結(jié)構(gòu)的高速HPU單元，其基本實(shí)現(xiàn)結(jié)構(gòu)如圖2所示。在QC-LDPC譯碼器的HPU單元設(shè)計(jì)中，數(shù)據(jù)輸入端口ll接收RRAM傳送至HPU單元的數(shù)據(jù)，并送入第一級(jí)基本運(yùn)算單元12。第一級(jí)基本運(yùn)算單元進(jìn)行計(jì)算后，將輸出結(jié)果送至第一級(jí)鎖存器13。鎖存器根據(jù)時(shí)鐘輸入IO進(jìn)行鎖存。在每一個(gè)時(shí)鐘上升沿將數(shù)據(jù)進(jìn)行寄存，并在下一個(gè)時(shí)鐘將運(yùn)算結(jié)果數(shù)據(jù)送至第二級(jí)基本運(yùn)算單元14，并同時(shí)將運(yùn)算結(jié)果數(shù)據(jù)送至輸出控制單元19。同樣，第二級(jí)基本運(yùn)算單元14進(jìn)行運(yùn)算后，將數(shù)據(jù)送至第二級(jí)鎖存器15，進(jìn)行鎖存。直至最后第N級(jí)基本運(yùn)算單元16，并鎖存17。最后輸出控制單元根據(jù)控制信息18，選擇輸出數(shù)據(jù)。下面列出一種級(jí)聯(lián)方案，通過這種級(jí)聯(lián)形式可以實(shí)現(xiàn)1-81輸入的HPU單元，每一種HPU需要的級(jí)聯(lián)結(jié)構(gòu)如下所示<table>tableseeoriginaldocumentpage8</column></row><table>下面以HPU8為例，具體說明本發(fā)明的設(shè)計(jì)流程一個(gè)HPU8單元含有8個(gè)輸入端口，需要使用大量比較器實(shí)現(xiàn)7個(gè)數(shù)據(jù)的水平運(yùn)算。如上表所示，本發(fā)明的HPU8具有兩級(jí)級(jí)聯(lián)結(jié)構(gòu)，第一級(jí)由MIN3、MIN3和MIN2直接實(shí)現(xiàn)；第二級(jí)由少量簡(jiǎn)單的比較器實(shí)現(xiàn)。圖3是HPU8的結(jié)構(gòu)框圖。其中，HPU8的輸入記為indata01—indata08。首先將8個(gè)輸入分為三組，其中indata01—indata03、indata04—indata06分別作為兩個(gè)MIN3的輸入，并將indata07—indata08作為MIN2的輸入。1)在第一級(jí)中，實(shí)現(xiàn)HPU3、HPU3、HPU2的功能。數(shù)據(jù)在MIN單元中分別進(jìn)行3輸入和2輸入的水平運(yùn)算，輸出結(jié)果位對(duì)應(yīng)每個(gè)輸入的水平運(yùn)算結(jié)果，即為datall—data18。如data11為indata01對(duì)應(yīng)的三輸入水平運(yùn)算結(jié)果，其絕對(duì)值等于indata02和indata03絕對(duì)值的最小值，其符號(hào)為兩者符號(hào)之積。同時(shí)為了便于下一級(jí)進(jìn)行運(yùn)算，輸出每個(gè)MIN單元的最小輸入，記為dataI-dataIII，如dataI的絕對(duì)值等于indataOl—indata03絕對(duì)值的最小值，其符號(hào)為三者符號(hào)之積。2)第二級(jí)實(shí)現(xiàn)的是HPU8的功能。具體是通過少量比較器，利用前級(jí)結(jié)果加以實(shí)現(xiàn)。在第二級(jí)中，比較器l-3的輸入分別為datall與dataIII、datal與dataIII,以及datal與datall。輸出記為datalV-dataVI。此后將datall-datal8分別與相應(yīng)的datalV-dataVI進(jìn)行比較，得到最終的運(yùn)算結(jié)果。3)第一級(jí)和第二級(jí)的運(yùn)算結(jié)果通過鎖存器分別進(jìn)行鎖存，整個(gè)運(yùn)算器的輸出較輸入延遲兩個(gè)時(shí)鐘周期。4)第一級(jí)鎖存器(C01-C08)的輸出結(jié)果和第二級(jí)鎖存器(C11-C18)的輸出結(jié)果均送至輸出控制單元，又控制單元進(jìn)行選擇輸出。因此此運(yùn)算器可以實(shí)現(xiàn)一個(gè)HPU8的功能或者HPU3、HPU3、HPU2的功能。上面對(duì)本發(fā)明的具體實(shí)施實(shí)例進(jìn)行了詳細(xì)說明，但本發(fā)明并不限制于上述實(shí)施實(shí)例，在不脫離本申請(qǐng)的權(quán)利要求的精神和范圍情況下，本領(lǐng)域的技術(shù)人員可做出各種修改或改型。權(quán)利要求1.QC-LDPC譯碼器水平運(yùn)算單元快速流水線級(jí)聯(lián)結(jié)構(gòu)，其特征在于，含有運(yùn)算單元、鎖存器和一個(gè)輸出控制單元在其中運(yùn)算單元，共有C級(jí)，其中第一級(jí)運(yùn)算單元，除了時(shí)鐘輸入之外，共有N個(gè)數(shù)據(jù)輸入端口，分批地依次分配到M個(gè)運(yùn)算器，M＜N，所述的N個(gè)數(shù)據(jù)輸入端口接收QC-LDPC譯碼器中的垂直運(yùn)算結(jié)果的儲(chǔ)存單元QRAM輸入的N個(gè)數(shù)據(jù)，在每個(gè)運(yùn)算器中執(zhí)行如下兩部分運(yùn)算符號(hào)運(yùn)算該運(yùn)算器中，每一個(gè)輸出端口輸出其余各輸入端口中輸入數(shù)據(jù)的符號(hào)的乘積，最小值運(yùn)算該運(yùn)算器中，所述每一個(gè)輸出端口輸出其余各個(gè)端口中輸入數(shù)據(jù)絕對(duì)值的最小值，所述的每一個(gè)運(yùn)算器，還設(shè)有一個(gè)端口，其輸出數(shù)據(jù)的值是該運(yùn)算器中所有輸入數(shù)據(jù)中絕對(duì)值最小的一個(gè)數(shù)據(jù)，其符號(hào)是排除該絕對(duì)值最小的數(shù)據(jù)后，其余各輸入數(shù)據(jù)符號(hào)的乘積；第一級(jí)鎖存器除了時(shí)鐘輸入以外，各個(gè)鎖存器的輸入端分別連接到所述的第一級(jí)運(yùn)算單元中M個(gè)運(yùn)算器的各個(gè)輸出端，而各個(gè)鎖存器的輸出端與所述的輸出控制單元中的數(shù)據(jù)輸入端相連；第二級(jí)運(yùn)算單元，是一個(gè)比較器組，由多層比較器級(jí)聯(lián)構(gòu)成，每個(gè)比較器有兩個(gè)輸入端和一個(gè)輸出端，末層比較器的個(gè)數(shù)與第一級(jí)運(yùn)算單元的輸入數(shù)據(jù)的個(gè)數(shù)相等，該末層比較器中的每一個(gè)比較器，其第一個(gè)輸入端直接與所述第一級(jí)鎖存器中各項(xiàng)應(yīng)鎖存器的輸出端相連，輸入第一級(jí)運(yùn)算單元中相應(yīng)運(yùn)算器除了所述相應(yīng)鎖存器所對(duì)應(yīng)的那個(gè)運(yùn)算其的輸入值以外，其余各個(gè)輸入數(shù)據(jù)中絕對(duì)值最小的一個(gè)數(shù)據(jù)，其符號(hào)是所述各個(gè)輸入數(shù)據(jù)符號(hào)的積，該末層比較器中的每一個(gè)比較器的第二個(gè)輸入端口輸入數(shù)據(jù)是除了所述第一個(gè)輸入端所對(duì)應(yīng)的那個(gè)運(yùn)算器的輸入數(shù)據(jù)外，第一級(jí)運(yùn)算單元中其他所有輸入數(shù)據(jù)的絕對(duì)值最小的那個(gè)數(shù)據(jù)，其符號(hào)則是第一級(jí)運(yùn)算單元中其他所有輸入數(shù)據(jù)的符號(hào)之積；所述本級(jí)比較器中每個(gè)比較器的輸出是其兩各個(gè)輸入數(shù)據(jù)中絕對(duì)值最小的那個(gè)數(shù)據(jù)，而符號(hào)則是該兩個(gè)輸入數(shù)據(jù)的符號(hào)之積；其余各級(jí)運(yùn)算單元及鎖存器，依次類推；輸出控制單元，根據(jù)外部控制信號(hào)來選擇性的輸出，使水平運(yùn)算單元工作在不同模式下，實(shí)現(xiàn)水平運(yùn)算單元的復(fù)用。2.根據(jù)權(quán)利要求1所述的QC-LDPC譯碼器水平運(yùn)算單元快速流水線級(jí)聯(lián)結(jié)構(gòu)，其特征在于，所述的^2，M二3。全文摘要本發(fā)明涉及一種通用QC-LDPC譯碼器中水平運(yùn)算器(HPU)的結(jié)構(gòu)，其特征在于通過級(jí)聯(lián)結(jié)構(gòu)，將復(fù)雜的水平運(yùn)算器(HPU)分解成簡(jiǎn)單的基本運(yùn)算單元(MIN單元)；該運(yùn)算單元結(jié)構(gòu)具有流水線結(jié)構(gòu)，每一級(jí)的輸出端對(duì)本級(jí)的運(yùn)算結(jié)果進(jìn)行鎖存，然后并行的送入下一級(jí)的輸入端；每一級(jí)的運(yùn)算輸出，同時(shí)直接送至輸出控制單元，輸出控制單元根據(jù)控制信息對(duì)輸出進(jìn)行選擇，從而實(shí)現(xiàn)不同功能。文檔編號(hào)H03M13/00GK101110593SQ20071009996公開日2008年1月23日申請(qǐng)日期2007年6月1日優(yōu)先權(quán)日2007年6月1日發(fā)明者健宋,彭克武,楊知行,潘長勇,牛迪民,王勁濤申請(qǐng)人:清華大學(xué)