專利名稱：一種多通道時(shí)鐘同步方法及系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明主要應(yīng)用多通道信號/數(shù)據(jù)發(fā)生與采集領(lǐng)域，它是一種能夠有效保障多通道數(shù)據(jù)/ 信號發(fā)生與采集系統(tǒng)同步工作的方法和系統(tǒng)。
背景技術(shù)：
信號發(fā)生和數(shù)據(jù)采集是構(gòu)成測試系統(tǒng)的關(guān)鍵因素，在通信、消費(fèi)電子以及半導(dǎo)體制造等 各個(gè)與電子相關(guān)的行業(yè)都有廣泛的應(yīng)用。時(shí)鐘同步技術(shù)在多通道信號/數(shù)據(jù)發(fā)生與采集系統(tǒng)中有著重要的作用，隨著電子系統(tǒng)的高 度集成化和電子系統(tǒng)工作頻率的提高，傳統(tǒng)的測試測量儀器在構(gòu)建測試系統(tǒng)時(shí)往往受制于通 道數(shù)量的限制，多通道的激勵(lì)源和多通道的響應(yīng)在構(gòu)建復(fù)雜測試系統(tǒng)時(shí)需要精確的定時(shí)同步 技術(shù)來保證測試系統(tǒng)的測量精度。多通道時(shí)鐘同步系統(tǒng)在構(gòu)建時(shí)一般有采樣時(shí)鐘、參考時(shí)鐘和主從設(shè)備等幾個(gè)關(guān)鍵的構(gòu)成 要素。采樣時(shí)鐘(Sample Clock)是控制分別由數(shù)字化儀和信號發(fā)生器上的ADC和DAC執(zhí) 行的模擬/數(shù)字及數(shù)字/模擬轉(zhuǎn)換定時(shí)的信號。另外，采樣時(shí)鐘也是控制數(shù)字碼形發(fā)生器/分析 儀采集或產(chǎn)生數(shù)字波形的速率的信號。在大多數(shù)情況下，采樣時(shí)鐘是一個(gè)周期性信號，由設(shè) 備上的晶體振蕩器產(chǎn)生。晶體振蕩器技術(shù)包括壓控晶體振蕩器(VCXO)、溫控晶體振蕩器 (TCXO)，以及恒溫控制晶體振蕩器(OCXO)。參考時(shí)鐘(Reference Clock):許多儀器包含鎖相 環(huán)(PLL， Phase Locked Loop), PLL可以將其輸出頻率鎖定為輸入的參考時(shí)鐘。盡管許多儀 器提供多種允許頻率作為參考時(shí)鐘，但常用頻率為10MHz。 PLL的輸出一般為采樣時(shí)鐘。PLL 使得采樣時(shí)鐘頻率可以鎖定為參考時(shí)鐘頻率。因此，采樣時(shí)鐘的絕對頻率精度將等同于參考 時(shí)鐘的頻率精度。主設(shè)備與從設(shè)備(Master&Slave Devices):在開發(fā)同步測量系統(tǒng)時(shí)， 一般指 定一個(gè)設(shè)備作為主設(shè)備， 一個(gè)或多個(gè)其他設(shè)備作為從設(shè)備。主設(shè)備是產(chǎn)生用來控制系統(tǒng)中所 有測量設(shè)備的一個(gè)或多個(gè)信號的設(shè)備，從設(shè)備接收來自于主設(shè)備的控制信號。國外著名儀器公司NI于2004年發(fā)表了一項(xiàng)稱為T-CLK同步技術(shù)("National Instruments T-Clock Technology for Timing and Synchronization of Modular Instruments", Lokesh Duraiappah and Chris Bartz)，其特點(diǎn)是依耐其專有的RSTI技術(shù)基礎(chǔ)，實(shí)現(xiàn)多個(gè)PXI或PCI總線模塊或系統(tǒng) 的同步控制，對系統(tǒng)要求是PXI或PCI總線，實(shí)現(xiàn)方法上，采用時(shí)間戳概念，對多個(gè)系統(tǒng)統(tǒng)一 發(fā)出同步指令脈沖，各系統(tǒng)記錄各自時(shí)間戳，以便數(shù)據(jù)處理實(shí)現(xiàn)同步?，F(xiàn)有的技術(shù)在硬件方 面多基于圖3所示的硬件電路，即在一標(biāo)準(zhǔn)鎖相環(huán)中的環(huán)路濾波器輸入端饋入反映相位補(bǔ)償?shù)?模擬信號，以調(diào)整鎖相環(huán)之輸出時(shí)鐘相位，其由數(shù)模轉(zhuǎn)換器完成，但相位調(diào)整數(shù)據(jù)需其他控 制器給出，適合于主動(dòng)的相位調(diào)整，需要標(biāo)定設(shè)備。本發(fā)明不針對特定的總線要求，主要由 硬件裝置實(shí)現(xiàn)同步。發(fā)明內(nèi)容本發(fā)明的目的是為多通道信號/數(shù)據(jù)發(fā)生與采集系統(tǒng)提供精確的時(shí)鐘同步方法及系統(tǒng)。 一種多通道時(shí)鐘同步方法，其步驟為1) 主設(shè)備中的時(shí)鐘發(fā)生模塊產(chǎn)生參考時(shí)鐘，送入到時(shí)鐘驅(qū)動(dòng)模塊，由時(shí)鐘驅(qū)動(dòng)模塊驅(qū)動(dòng) 輸出多路采樣時(shí)鐘，所述參考時(shí)鐘和一路所述采樣時(shí)鐘由信號總線傳至從設(shè)備；2) 從設(shè)備的相位校準(zhǔn)模塊以接收到的主設(shè)備參考時(shí)鐘作為其參考時(shí)鐘，進(jìn)行相位調(diào)整后 送入從設(shè)備的時(shí)鐘驅(qū)動(dòng)模塊，由時(shí)鐘驅(qū)動(dòng)模塊驅(qū)動(dòng)輸出多路采樣時(shí)鐘，其中一路發(fā)送至相位 校準(zhǔn)模塊；3) 相位校準(zhǔn)模塊以接收到的主設(shè)備采樣時(shí)鐘為相位校準(zhǔn)自動(dòng)控制輸入信號Al,接收到 的從設(shè)備驅(qū)動(dòng)模塊輸出的一路采樣時(shí)鐘作為相位校準(zhǔn)自動(dòng)控制輸入信號B1;4) 相位校準(zhǔn)模塊根據(jù)控制輸入信號Al和控制輸入信號Bl對主設(shè)備的參考時(shí)鐘進(jìn)行相 位調(diào)整，直至實(shí)現(xiàn)控制輸入信號Al和控制輸入信號Bl的精確同步。所述相位調(diào)整為相位校準(zhǔn)模塊控制輸入信號Bl的每個(gè)上升沿，檢測控制輸入信號A1的 電平，如果所述控制輸入信號Al的信號電平為高，參考時(shí)鐘的相位將會(huì)被延遲單位時(shí)間， 而如果為低，參考時(shí)鐘的相位將會(huì)被超前單位時(shí)間。所述延遲與超前操作均由所述相位校準(zhǔn)模塊中的相位補(bǔ)償器完成。在從設(shè)備中產(chǎn)生主動(dòng)控制輸入信號A2和主動(dòng)控制輸入信號B2，通過同步模式選擇模塊 選擇主動(dòng)控制輸入信號或自動(dòng)控制輸入信號作為相位校準(zhǔn)模塊的控制輸入信號。所述自動(dòng)控制輸入信號Al到相位校準(zhǔn)模塊的傳輸路徑與所述自動(dòng)控制輸入信號B1到相 位校準(zhǔn)模塊的傳輸路徑等長。一種多通道時(shí)鐘同步系統(tǒng)，其包括主設(shè)備和至少一個(gè)從設(shè)備，主設(shè)備與從設(shè)備之間通過 信號總線相連，其特征在于所述主設(shè)備包括一時(shí)鐘發(fā)生模塊，產(chǎn)生參考時(shí)鐘； 一與時(shí)鐘發(fā)生 模塊相連的時(shí)鐘驅(qū)動(dòng)模塊，接收參考時(shí)鐘，驅(qū)動(dòng)輸出多路釆樣時(shí)鐘；所述從設(shè)備包括一相位 校準(zhǔn)模塊，接收主設(shè)備的參考時(shí)鐘并進(jìn)行相位調(diào)整； 一時(shí)鐘驅(qū)動(dòng)模塊，接收相位校準(zhǔn)模塊的
輸出，驅(qū)動(dòng)產(chǎn)生多路采樣時(shí)鐘；相位校準(zhǔn)模塊接收主設(shè)備的一路采樣時(shí)鐘和從設(shè)備的一路采 樣時(shí)鐘作為相位調(diào)整自動(dòng)控制信號。所述系統(tǒng)還包括一主動(dòng)控制信號產(chǎn)生模塊，產(chǎn)生兩路主動(dòng)控制信號； 一同步模式選擇模 塊，選擇自動(dòng)控制信號或主動(dòng)控制信號作為相位調(diào)整模塊的控制信號。所述相位校準(zhǔn)模塊包括鎖相環(huán)、比較器、相位補(bǔ)償器。 所述主動(dòng)控制信號產(chǎn)生模塊為一 DSP+FPGA模塊。主設(shè)備的采樣時(shí)鐘到相位校準(zhǔn)模塊的傳輸路徑與從設(shè)備的采樣時(shí)鐘到相位校準(zhǔn)模塊的傳 輸路徑等長。有益效果本發(fā)明利用相位校準(zhǔn)原理，通過信號總線(ESBus)傳送主設(shè)備的參考時(shí)鐘和 相位控制信號，實(shí)現(xiàn)了主從設(shè)備之間時(shí)鐘精確同步。除了利用主從設(shè)備自身的時(shí)鐘信號為同 步控制信號之外，還提供了一種由DSP+FPGA控制的主動(dòng)同步調(diào)整方案。


圖1是本發(fā)明的整體原理框圖 圖2是相位校準(zhǔn)模塊的原理框圖 圖3現(xiàn)有技術(shù)時(shí)鐘同步原理框圖具體實(shí)施方式
如圖1，本發(fā)明主要由主設(shè)備與從設(shè)備兩部分構(gòu)成。主設(shè)備中由時(shí)鐘產(chǎn)生模塊和時(shí)鐘驅(qū)動(dòng) 器模塊組成，從設(shè)備中由同步模式選擇、相位校準(zhǔn)和時(shí)鐘驅(qū)動(dòng)組成。主從設(shè)備由信號總線 (ESBus)鏈接。下面詳細(xì)說明多通道時(shí)鐘同步的信號處理方法1) 主設(shè)備中時(shí)鐘產(chǎn)生模塊主要由頻率合成器如DDS和鎖相環(huán)(PLL)組成，負(fù)責(zé)產(chǎn) 生主設(shè)備和從設(shè)備的參考時(shí)鐘信號R。時(shí)鐘驅(qū)動(dòng)模塊將參考時(shí)鐘R驅(qū)動(dòng)輸出時(shí)鐘 El及E2，其中El作為后繼主設(shè)備系統(tǒng)采樣時(shí)鐘。2) 主設(shè)備產(chǎn)生的參考時(shí)鐘R和系統(tǒng)時(shí)鐘E2通過ESBns送到從設(shè)備，分別作為從設(shè) 備的相位校準(zhǔn)模塊的參考時(shí)鐘R和相位校準(zhǔn)控制信號Al 。3) 參考時(shí)鐘R經(jīng)由從設(shè)備的相位校準(zhǔn)模塊調(diào)整相位后，送到從設(shè)備的時(shí)鐘驅(qū)動(dòng)模塊， 時(shí)鐘驅(qū)動(dòng)模塊輸出的其中一個(gè)信號E4，作為相位校準(zhǔn)模塊的相位控制信號Bl反
饋至同步模式選擇模塊，E3作為后繼從設(shè)備系統(tǒng)采樣時(shí)鐘。4) 相位校準(zhǔn)控制信號Al和從設(shè)備時(shí)鐘輸出反饋信號Bl組成一組相位控制信號，稱 之為自動(dòng)同歩控制信號。DSP+FPGA產(chǎn)生另外的一組相位校準(zhǔn)控制信號A2和B2， 稱之為主動(dòng)同步控制信號。5) 用戶可以通過同步模式選擇模塊自主選擇同步模式，在主動(dòng)同步控制時(shí)，對進(jìn)入 相位校準(zhǔn)模塊的參考時(shí)鐘進(jìn)行需要的相位調(diào)整，輸出到從設(shè)備的時(shí)鐘驅(qū)動(dòng)器模塊， 最終使主從設(shè)備時(shí)鐘驅(qū)動(dòng)器輸出的時(shí)鐘相位精確同步。6) 主設(shè)備中時(shí)鐘傳輸路徑L1、 L2、 L3，從設(shè)備中時(shí)鐘傳輸路徑L4，均為50歐姆特 征阻抗，其中L1與L4做等長設(shè)計(jì)，以消除自動(dòng)同步模式時(shí)固定殘余相差。如圖1所示為本發(fā)明的一種多通道時(shí)鐘同步系統(tǒng)，其包括主設(shè)備和一個(gè)從設(shè)備，主設(shè)備 與從設(shè)備之間通過信號總線相連，主設(shè)備包括一時(shí)鐘發(fā)生模塊，產(chǎn)生參考時(shí)鐘； 一與時(shí)鐘發(fā) 生模塊相連的時(shí)鐘驅(qū)動(dòng)模塊，接收參考時(shí)鐘，驅(qū)動(dòng)輸出多路采樣吋鐘；從設(shè)備包括一相位校 準(zhǔn)模塊，接收主設(shè)備的參考時(shí)鐘并進(jìn)行相位調(diào)整； 一時(shí)鐘驅(qū)動(dòng)模塊，接收相位校準(zhǔn)模塊的輸 出，驅(qū)動(dòng)產(chǎn)生多路采樣時(shí)鐘；相位校準(zhǔn)模塊接收主設(shè)備的一路采樣時(shí)鐘和從設(shè)備的一路采樣 時(shí)鐘作為相位調(diào)整自動(dòng)控制信號。系統(tǒng)還包括一 DSP+FPGA模±央，用于產(chǎn)生兩路主動(dòng)控制 信號； 一同步模式選擇模塊，選擇自動(dòng)控制信號或主動(dòng)控制信號作為相位調(diào)整模塊的控制信 號。相位校準(zhǔn)模塊包括鎖相環(huán)、比較器、相位補(bǔ)償器。主設(shè)備的采樣時(shí)鐘到相位校準(zhǔn)模塊的 傳輸路徑與從設(shè)備的采樣時(shí)鐘到相位校準(zhǔn)模塊的傳輸路徑等長Ll與L4。時(shí)鐘產(chǎn)生和驅(qū)動(dòng)模塊一般根據(jù)用戶信號/數(shù)據(jù)產(chǎn)生與采集系統(tǒng)時(shí)鐘的技術(shù)要求，選擇合適 的時(shí)鐘合成方法，目前可供選擇的頻率合成方法主要有數(shù)字直接合成法和鎖相環(huán)法，數(shù)字直 接合成產(chǎn)生的時(shí)鐘信號雜散高，但時(shí)鐘的分辨率較高；鎖相環(huán)法可以實(shí)現(xiàn)很寬的頻率范圍輸 出，但時(shí)鐘的分辨率不足，可以根據(jù)設(shè)計(jì)所需要的時(shí)鐘頻率范圍和時(shí)鐘頻率精度選擇相應(yīng)的 實(shí)現(xiàn)技術(shù)。時(shí)鐘驅(qū)動(dòng)電路一般由高速時(shí)鐘驅(qū)動(dòng)IC實(shí)現(xiàn)，主從設(shè)備的驅(qū)動(dòng)IC可不一致。相位校準(zhǔn)模塊的原理框圖如圖2所示。虛線框內(nèi)的部分為相位校準(zhǔn)模塊的核心組成部分， 其他部分為相位校準(zhǔn)模塊的輔助功能部分。其工作流程為，外部參考時(shí)鐘首先進(jìn)入鎖相環(huán)電 路，鎖相倍頻數(shù)可自定。鎖相調(diào)整后的時(shí)鐘被送入相位補(bǔ)償器，根據(jù)外部控制信號A和B的 相位關(guān)系，相位補(bǔ)償器對參考時(shí)鐘相位做相應(yīng)的延遲或超前調(diào)整。具體過程如下在B的每 個(gè)上升沿檢測A信號的電平，如果A信號電平為高，參考時(shí)鐘的相位將會(huì)被延遲單位時(shí)間， 而如果A信號電平為低，參考時(shí)鐘的相位將會(huì)被超前單位時(shí)間，然后送出。參考時(shí)鐘按照A 和B的相位差異反復(fù)被調(diào)整，直到A和B趨近同步。相位延遲與超前是由一個(gè)相位補(bǔ)償器完
成，圖中參考電平需根據(jù)本技術(shù)應(yīng)用現(xiàn)場的接口電平要求而定。現(xiàn)有同步技術(shù)一般沒有與本 發(fā)明類似的超前/延遲判決環(huán)節(jié)，或相位補(bǔ)償環(huán)節(jié)置于鎖相環(huán)內(nèi)，與本發(fā)明有較大差異，其同 步結(jié)果結(jié)合模塊化儀器結(jié)構(gòu)效果較好，如NI的T-CLK技術(shù)。本發(fā)明還提供了一種由DSP十FPGA控制的主動(dòng)同步調(diào)整方案，當(dāng)應(yīng)用現(xiàn)場中從設(shè)備時(shí)鐘 驅(qū)動(dòng)模塊不能提供有效的反饋信號B，如器件驅(qū)動(dòng)輸出通道不足，或無法提供L1等長的L4 布局等，另外，某些應(yīng)用需要多模塊驅(qū)動(dòng)時(shí)鐘之間存在特定的相位差。此時(shí)，選擇主動(dòng)控制 模式，多模塊輸出時(shí)鐘之相位差應(yīng)借助外部測試設(shè)備測試獲得，依據(jù)外部設(shè)備測試的相位差， 操作主動(dòng)控制信號產(chǎn)生模塊產(chǎn)生主動(dòng)控制輸入信號A2及B2，輸出時(shí)鐘的相位調(diào)整關(guān)系仍同 上述，即設(shè)置A2電平及B2上升沿的對應(yīng)關(guān)系，相位調(diào)整模塊對主設(shè)備參考時(shí)鐘的相位延遲 或超前后輸出驅(qū)動(dòng)，從而主動(dòng)調(diào)整主從設(shè)備的相位差，達(dá)到主從設(shè)備再次同步的目的，調(diào)整 的相位由外部設(shè)備測試或經(jīng)由再設(shè)計(jì)的功能電路測試獲得。在相位調(diào)整過程中，主設(shè)備不被 操作，從設(shè)備主動(dòng)控制模塊依據(jù)輸出時(shí)鐘相位差的判斷對主設(shè)備參考時(shí)鐘調(diào)整。
權(quán)利要求
1.一種多通道時(shí)鐘同步方法，其步驟為1)主設(shè)備中的時(shí)鐘發(fā)生模塊產(chǎn)生參考時(shí)鐘，送入到時(shí)鐘驅(qū)動(dòng)模塊，由時(shí)鐘驅(qū)動(dòng)模塊驅(qū)動(dòng)輸出多路采樣時(shí)鐘，所述參考時(shí)鐘和一路所述采樣時(shí)鐘由信號總線傳至從設(shè)備；2)從設(shè)備的相位校準(zhǔn)模塊以接收到的主設(shè)備參考時(shí)鐘作為其參考時(shí)鐘，進(jìn)行相位調(diào)整后送入從設(shè)備的時(shí)鐘驅(qū)動(dòng)模塊，由時(shí)鐘驅(qū)動(dòng)模塊驅(qū)動(dòng)輸出多路采樣時(shí)鐘，其中一路發(fā)送至相位校準(zhǔn)模塊；3)相位校準(zhǔn)模塊以接收到的主設(shè)備采樣時(shí)鐘為相位校準(zhǔn)自動(dòng)控制輸入信號A1，接收到的從設(shè)備驅(qū)動(dòng)模塊輸出的一路采樣時(shí)鐘作為相位校準(zhǔn)自動(dòng)控制輸入信號B1；4)相位校準(zhǔn)模塊根據(jù)控制輸入信號A1和控制輸入信號B1對主設(shè)備的參考時(shí)鐘進(jìn)行相位調(diào)整，直至實(shí)現(xiàn)控制輸入信號A1和控制輸入信號B1的精確同步。
2. 如權(quán)利要求1所述的多通道時(shí)鐘同步方法，其特征在于所述相位調(diào)整為相位校準(zhǔn)模塊控制 輸入信號Bl的每個(gè)上升沿，檢測控制輸入信號A1的電平，如果所述控制輸入信號A1的信 號電平為高，參考時(shí)鐘的相位將會(huì)被延遲單位時(shí)間，而如果為低，參考時(shí)鐘的相位將會(huì)被超 前單位時(shí)間。
3. 如權(quán)利要求2所述的多通道時(shí)鐘同步方法，其特征在于所述延遲與超前操作均由所述相位 校準(zhǔn)模塊中的相位補(bǔ)償器完成。
4. 如權(quán)利要求l所述的多通道時(shí)鐘同步方法，其特征在于在從設(shè)備中產(chǎn)生主動(dòng)控制輸入信號 A2和主動(dòng)控制輸入信號B2，通過同步模式選擇模塊選擇主動(dòng)控制輸入信號或自動(dòng)控制輸入 信號作為相位校準(zhǔn)模塊的控制輸入信號。
5. 如權(quán)利要求l所述的多通道時(shí)鐘同步方法，其特征在于自動(dòng)控制輸入信號Al到相位校準(zhǔn) 模塊的傳輸路徑與自動(dòng)控制輸入信號Bl到相位校準(zhǔn)模塊的傳輸路徑等長。
6. —種多通道時(shí)鐘同步系統(tǒng)，其包括主設(shè)備和至少一個(gè)從設(shè)備，主設(shè)備與從設(shè)備之間通過信 號總線相連，其特征在于所述主設(shè)備包括一時(shí)鐘發(fā)生模塊，產(chǎn)生參考時(shí)鐘； 一與時(shí)鐘發(fā)生模 塊相連的時(shí)鐘驅(qū)動(dòng)模塊，接收參考時(shí)鐘，驅(qū)動(dòng)輸出多路采樣時(shí)鐘；所述從設(shè)備包括一相位校 準(zhǔn)模塊，接收主設(shè)備的參考時(shí)鐘并進(jìn)行相位調(diào)整； 一時(shí)鐘驅(qū)動(dòng)模塊，接收相位校準(zhǔn)模塊的輸 出，驅(qū)動(dòng)產(chǎn)生多路采樣時(shí)鐘；相位校準(zhǔn)模塊接收主設(shè)備的一路采樣時(shí)鐘和從設(shè)備的一路采樣 時(shí)鐘作為相位調(diào)整自動(dòng)控制信號。
7. 如權(quán)利要求6所述的多通道時(shí)鐘同歩系統(tǒng)，其特征在于還包括一主動(dòng)控制信號產(chǎn)生模塊， 產(chǎn)生兩路主動(dòng)控制信號； 一同步模式選擇模塊，選擇自動(dòng)控制信號或主動(dòng)控制信號作為相位 調(diào)整模塊的控制信號。
8. 如權(quán)利要求6所述的多通道時(shí)鐘同步系統(tǒng)，其特征在于相位校準(zhǔn)模塊包括鎖相環(huán)、鑒相器、 相位補(bǔ)償器。
9. 如權(quán)利要求7所述的多通道時(shí)鐘同步系統(tǒng)，其特征在于所述主動(dòng)控制信號產(chǎn)生模塊為一 DSP+FPGA模塊。
10. 如權(quán)利要求6所述的多通道時(shí)鐘同步系統(tǒng)，其特征在于主設(shè)備的采樣時(shí)鐘到相位校準(zhǔn)模 塊的傳輸路徑與從設(shè)備的采樣時(shí)鐘到相位校準(zhǔn)模塊的傳輸路徑等長。
全文摘要
本發(fā)明提供了一種多通道時(shí)鐘同步方法和系統(tǒng)，本發(fā)明的方法主要是利用相位校準(zhǔn)原理，相位校準(zhǔn)模塊以接收到的主設(shè)備采樣時(shí)鐘和從設(shè)備驅(qū)動(dòng)模塊輸出的一路采樣時(shí)鐘作為相位校準(zhǔn)自動(dòng)控制輸入信號，對主設(shè)備的參考時(shí)鐘進(jìn)行相位調(diào)整，實(shí)現(xiàn)了主從設(shè)備采樣時(shí)鐘精確同步；本發(fā)明的多通道時(shí)鐘同步系統(tǒng)包括主設(shè)備和至少一從設(shè)備，本系統(tǒng)還提供了一DSP+FPGA模塊用于產(chǎn)生主動(dòng)同步控制信號，和一控制模式選擇模塊用于實(shí)現(xiàn)了主動(dòng)和自動(dòng)控制模式選擇。本發(fā)明可以實(shí)現(xiàn)多通道時(shí)鐘精確同步，而且時(shí)鐘系統(tǒng)在自動(dòng)同步失效時(shí)，可以由操作者主動(dòng)調(diào)整主從設(shè)備的相位差，達(dá)到主從設(shè)備再次同步的目的。
文檔編號H03L7/00GK101150316SQ20071012180
公開日2008年3月26日 申請日期2007年9月14日 優(yōu)先權(quán)日2007年9月14日
發(fā)明者師奕兵, 猛 王, 王厚軍, 王志剛, 田書林 申請人:電子科技大學(xué)