專(zhuān)利名稱(chēng)：：鎖定源同步選通接收器的裝置及其方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及的是微電子領(lǐng)域，更具體地說(shuō)，是關(guān)于一種鎖定源同步選通接收器的裝置和方法，用于防止使用源同步數(shù)據(jù)和地址總線(xiàn)的微處理器系統(tǒng)因總線(xiàn)噪聲所造成的錯(cuò)誤指示。且本發(fā)明還提供一種裝置及方法應(yīng)用于具有不同頻率的源同步總線(xiàn)的微處理系統(tǒng)。
背景技術(shù)：
：現(xiàn)在計(jì)算機(jī)系統(tǒng)采用源同步系統(tǒng)總線(xiàn)來(lái)為總線(xiàn)代理間提供數(shù)據(jù)的交換，例如在微處理器和存儲(chǔ)器集線(xiàn)器之間的數(shù)據(jù)交換?！霸赐健笨偩€(xiàn)協(xié)議使得數(shù)據(jù)可在非常高的速度下傳送，源同步協(xié)議是基于以下的原則操作傳輸總線(xiàn)代理(busagent)將數(shù)據(jù)放在總線(xiàn)上一段固定的時(shí)間，并發(fā)出一個(gè)和該數(shù)據(jù)對(duì)應(yīng)的“選通”信號(hào)，用來(lái)指示接收總線(xiàn)代理該數(shù)據(jù)是有效的。換言之，數(shù)據(jù)信號(hào)及其相應(yīng)的選通信號(hào)以相同的傳播路徑經(jīng)過(guò)總線(xiàn)，當(dāng)接收器探測(cè)到相應(yīng)選通信號(hào)的轉(zhuǎn)換時(shí)，接收器便可確信數(shù)據(jù)信號(hào)上的數(shù)據(jù)是有效的。但是選通信號(hào)會(huì)受到一些不明來(lái)源的影響而造成的誤差，這些不明來(lái)源可能是鄰近信號(hào)引導(dǎo)或輻射的發(fā)射物。雖然以前的總線(xiàn)協(xié)議能夠探測(cè)和校正源同步總線(xiàn)上的選通毛刺(glitch)造成的誤差，但由于沒(méi)有絕對(duì)參考時(shí)間，只能通過(guò)許多個(gè)總線(xiàn)時(shí)鐘周期當(dāng)作不同的時(shí)間參考值，用以判定選通信號(hào)的轉(zhuǎn)換是真正的轉(zhuǎn)換還是干擾脈沖。因此先前的協(xié)議被認(rèn)為是復(fù)雜的，再者，對(duì)于當(dāng)前的源同步總線(xiàn)，大量的數(shù)據(jù)僅在一個(gè)總線(xiàn)時(shí)鐘周期被傳輸，并且提供給接收總線(xiàn)代理表明數(shù)據(jù)有效的唯一指示僅僅只是數(shù)據(jù)選通信號(hào)而已。選通信號(hào)轉(zhuǎn)換的時(shí)序是總線(xiàn)時(shí)鐘頻率的函數(shù)，但是對(duì)于接收器來(lái)說(shuō)，一個(gè)數(shù)據(jù)選通信號(hào)似乎在所有的情形下對(duì)于總線(xiàn)時(shí)鐘而言都是非同步的。這是由于總線(xiàn)時(shí)鐘和數(shù)據(jù)選通信號(hào)之間存在一個(gè)固定的且未知的相位差。因此，許多技術(shù)用于探測(cè)和校正發(fā)生在源同步總線(xiàn)上的選通信號(hào)的毛刺干擾。本發(fā)明涉及的其中一種被稱(chēng)為“接收器鎖定”的技術(shù)。如前所述，源同步總線(xiàn)協(xié)議通常只為數(shù)據(jù)選通指定總線(xiàn)時(shí)鐘周期的一小段。假設(shè)數(shù)據(jù)選通周期被限制在總線(xiàn)時(shí)鐘周期的1/4以?xún)?nèi)?，F(xiàn)有技術(shù)提供了許多裝置來(lái)在總線(xiàn)時(shí)鐘周期1/4的時(shí)間內(nèi)將接收器鎖定。但是，這些技術(shù)采用了固定的邏輯，譬如一些發(fā)明人采用了固定的邏輯來(lái)計(jì)算鎖定時(shí)間，因此，當(dāng)操作參數(shù)變化時(shí)，譬如總線(xiàn)時(shí)鐘頻率微小變化，設(shè)備參數(shù)變化以及核心操作電壓變化的時(shí)候，鎖定時(shí)間會(huì)被相反地影響。另外，芯片的制造過(guò)程亦會(huì)造成不同的鎖定時(shí)間。于是設(shè)計(jì)者被迫使用最壞情況下的腳本來(lái)使用這些技術(shù)?，F(xiàn)今的專(zhuān)家學(xué)者都注意到了傳統(tǒng)的接收器鎖定技術(shù)的不完善，因?yàn)檫@些技術(shù)沒(méi)有為前面提到的變量做任何補(bǔ)償，因此許多誤差被引入了計(jì)算機(jī)系統(tǒng)中。對(duì)于以上討論的關(guān)于現(xiàn)在的集成電路中探測(cè)和校正發(fā)生在源同步系統(tǒng)總線(xiàn)中的誤差的
背景技術(shù)：
，參考圖1-圖2。見(jiàn)圖1，該框圖用于說(shuō)明現(xiàn)在的計(jì)算機(jī)系統(tǒng)100中，兩個(gè)或以上的總線(xiàn)代理101通過(guò)源同步系統(tǒng)總線(xiàn)102來(lái)交換數(shù)據(jù)。該總線(xiàn)代理101可以是任何一個(gè)單元或者該計(jì)算機(jī)系統(tǒng)100中的任何一個(gè)經(jīng)由總線(xiàn)102來(lái)傳輸和接收數(shù)據(jù)的單元。本領(lǐng)域技術(shù)人員都知道，當(dāng)今一個(gè)典型的總線(xiàn)代理101可以具體化，但不限于微處理器或者中央處理器，存儲(chǔ)器集線(xiàn)器或者存儲(chǔ)器控制器，主或者輔外圍設(shè)備，直接存儲(chǔ)器通道單元，視頻控制器，或者其它類(lèi)型的總線(xiàn)接口單元。廣義上說(shuō)，為了傳輸數(shù)據(jù)，一個(gè)總線(xiàn)代理101將驅(qū)動(dòng)總線(xiàn)102上的信號(hào)的一個(gè)子集，同時(shí)另一個(gè)總線(xiàn)代理101探測(cè)并接收驅(qū)動(dòng)信號(hào)，接著獲取由一個(gè)或多個(gè)總線(xiàn)102上的信號(hào)的子集表示的數(shù)據(jù)?，F(xiàn)有技術(shù)中有很多不同的總線(xiàn)協(xié)議，用來(lái)在兩個(gè)總線(xiàn)代理之間傳輸數(shù)據(jù)，這里就不詳細(xì)描述這些不同種類(lèi)的技術(shù)。這里要充分體會(huì)，在總線(xiàn)處理時(shí)，在兩個(gè)或多個(gè)總線(xiàn)代理101之間通訊的“數(shù)據(jù)”可以包括，但不限于地址信息，與一個(gè)或多個(gè)地址，控制信息，或者狀態(tài)信息有關(guān)的數(shù)據(jù)。不管在總線(xiàn)上通訊的數(shù)據(jù)的種類(lèi)，現(xiàn)在，越來(lái)越多的計(jì)算機(jī)系統(tǒng)100在采用一種特殊的通常被叫做“源同步”協(xié)議的總線(xiàn)協(xié)議，以很高的總線(xiàn)速度來(lái)傳輸數(shù)據(jù)。與已有技術(shù)對(duì)比，采樣數(shù)據(jù)總線(xiàn)協(xié)議和源同步協(xié)議在如下原則下操作傳輸總線(xiàn)代理101將數(shù)據(jù)放到總線(xiàn)上一段固定的時(shí)間，并聲明一個(gè)與數(shù)據(jù)相對(duì)應(yīng)的“選通”信號(hào)來(lái)告知接收總線(xiàn)代理101數(shù)據(jù)有效。本領(lǐng)域技術(shù)人員都知道一系列在很高速率下轉(zhuǎn)換的數(shù)據(jù)和相應(yīng)的選通信號(hào)的傳播途徑，包括物理的和電子的參數(shù)，可能與總線(xiàn)上另外一組數(shù)據(jù)相關(guān)的傳播途徑很不相同。特別地，傳播途徑的傳播延遲，總線(xiàn)阻抗和電子特性會(huì)影響數(shù)據(jù)信號(hào)穩(wěn)定的時(shí)間，或?qū)偩€(xiàn)代理101的接收“有效”。這就是源同步總線(xiàn)協(xié)議在現(xiàn)場(chǎng)設(shè)備的市場(chǎng)中流行的原因。在一個(gè)典型配置中，與一組數(shù)據(jù)信號(hào)相關(guān)的數(shù)據(jù)選通信號(hào)與這組數(shù)據(jù)信號(hào)走相同的傳播路徑，因此，選通信號(hào)與數(shù)據(jù)信號(hào)本身都受到同樣的傳播特性的影響。如果選通信號(hào)在數(shù)據(jù)有效期間，接收總線(xiàn)代理101探測(cè)到一個(gè)有效的選通信號(hào)轉(zhuǎn)換的時(shí)候便可確信有效的數(shù)據(jù)信號(hào)。現(xiàn)在參考圖2，時(shí)序圖200描述了一個(gè)源同步數(shù)據(jù)選通是如何經(jīng)由圖1中的系統(tǒng)總線(xiàn)被用來(lái)在總線(xiàn)代理101之間傳輸數(shù)據(jù)的。圖200示出了一個(gè)或多個(gè)數(shù)據(jù)信號(hào)DATA和一個(gè)相應(yīng)的數(shù)據(jù)選通信號(hào)DATASTROBE，其包括了在圖1中的系統(tǒng)總線(xiàn)102上的一個(gè)子集的信號(hào)。如上所述，DATASTROBE與DATA經(jīng)過(guò)相同的傳播路徑，因此它們也經(jīng)歷同樣的傳播特性。如上所提到的，DATA的狀態(tài)在一個(gè)固定或者預(yù)先已定的時(shí)間窗內(nèi)在總線(xiàn)上被驅(qū)動(dòng)。在圖200中，DATA在時(shí)間T0被驅(qū)動(dòng)，并且在時(shí)間T2被再次驅(qū)動(dòng)。DATASTROBE在時(shí)間T1被驅(qū)動(dòng)，來(lái)指示在T0被驅(qū)動(dòng)的DATA上信息的有效性。同樣，DATASTROBE在時(shí)間T3被驅(qū)動(dòng)來(lái)指示在T2被驅(qū)動(dòng)的DATA上信息的有效性。源同步數(shù)據(jù)總線(xiàn)一般在DATA向總線(xiàn)補(bǔ)償DATA和DATASTROBE之間的傳播特性的細(xì)微變化之后某個(gè)時(shí)刻，聲明DATASTROBE。在很多時(shí)候，DATASTROBE在DATA放到總線(xiàn)期間的中間時(shí)刻被聲明。當(dāng)接收總線(xiàn)代理探測(cè)到DATASTROBE的狀態(tài)的一個(gè)預(yù)定變化時(shí)捕獲DATA，特別是當(dāng)DATASTROBE通過(guò)一個(gè)與DATASTROBE的聲明相對(duì)應(yīng)的電壓和電流信號(hào)轉(zhuǎn)換的時(shí)候。源同步總線(xiàn)在高總線(xiàn)速度下有效，因?yàn)橛绊慏ATA和影響DATASTROBE的時(shí)序的傳播距離和總線(xiàn)設(shè)計(jì)的多樣性實(shí)質(zhì)上是一樣的。因此，當(dāng)探測(cè)到DATASTROBE的聲明時(shí)，總線(xiàn)代理也視DATA有效。盡管源同步總線(xiàn)有利于最大化數(shù)據(jù)轉(zhuǎn)換速率，但是它們?nèi)匀皇苷`差的影響。更特別的是，本領(lǐng)域技術(shù)人員都知道，總線(xiàn)上的干擾現(xiàn)象都會(huì)導(dǎo)致如接收總線(xiàn)代理看到的“毛刺”，毛刺201、202是一個(gè)DATASTROBE的非故意的轉(zhuǎn)換或聲明?；谒捎玫脑赐絽f(xié)議的某一類(lèi)型，在T2和T5時(shí)刻出現(xiàn)的毛刺如果被接收總線(xiàn)代理探測(cè)到的話(huà)，會(huì)導(dǎo)致該代理將DATA在T1和T4時(shí)刻被選通的狀態(tài)理解為在T3和T6時(shí)刻被選通有效。毛刺201、202是由總線(xiàn)上直接或間接耦合的噪聲導(dǎo)致的，這些噪聲是集成電路或計(jì)算機(jī)系統(tǒng)中的其它信號(hào)的狀態(tài)改變?cè)斐傻?。例如，T2時(shí)刻出現(xiàn)的毛刺201是由于數(shù)據(jù)信號(hào)DATA也在這個(gè)時(shí)刻轉(zhuǎn)化。在T2時(shí)刻的毛刺201在源同步總線(xiàn)里是很常見(jiàn)的。有很多技術(shù)用來(lái)探測(cè)和校正源同步總線(xiàn)上的誤差。實(shí)際上，也有許多技術(shù)用以在一旦探測(cè)到DATASTROBE的有效聲明時(shí)，防止接收總線(xiàn)代理經(jīng)歷毛刺201、202。例如，Ilkhahar在專(zhuān)利號(hào)為6,433,600的美國(guó)專(zhuān)利中教授了一種方法和裝置在源同步環(huán)境中，來(lái)為不同的選通輸入緩沖器防止毛刺，該環(huán)境在相應(yīng)的數(shù)據(jù)選通后的一段預(yù)先決定的(即固定的)時(shí)間內(nèi)提供毛刺保護(hù)。Kurd等人，在專(zhuān)利號(hào)為6,505,262的美國(guó)專(zhuān)利中教授了一種毛刺保護(hù)電路，該電路產(chǎn)生輸出代表選通信號(hào)和其一個(gè)延遲版本的邏輯乘積。Kurd也教授了一對(duì)毛刺保護(hù)電路，這一對(duì)電路中一個(gè)檢測(cè)到一個(gè)選通信號(hào)的轉(zhuǎn)換，并進(jìn)入休眠直到另一個(gè)電路也檢測(cè)到一個(gè)選通信號(hào)的轉(zhuǎn)換，這一對(duì)電路工作于相互牽入(toggling)模型。這兩件專(zhuān)利，和其它一些延伸的現(xiàn)有技術(shù)將邏輯電路用來(lái)在一個(gè)有效的轉(zhuǎn)換以后選通信號(hào)被鎖定期間提供一段固定的時(shí)間(通常由一系列串聯(lián)的反相器實(shí)現(xiàn))?，F(xiàn)在的發(fā)明人都注意到在源同步接收器中預(yù)防毛刺的傳統(tǒng)技術(shù)是局限的，因?yàn)槠溥\(yùn)用的是固定時(shí)序技術(shù)。本領(lǐng)域技術(shù)人員員都知道，任何總線(xiàn)上信號(hào)的時(shí)序變化是總線(xiàn)電壓，接收總線(xiàn)代理的核心電壓和溫度的函數(shù)。此外，總線(xiàn)時(shí)鐘信號(hào)的頻率也是變化的，由該時(shí)鐘信號(hào)可以得到源同步選通信號(hào)。此外，制造過(guò)程的變化會(huì)造成一個(gè)裝置中的時(shí)序電路的“鎖定”時(shí)間與在相同或不同晶片(wafer)上的另一個(gè)裝置上的結(jié)構(gòu)相同的時(shí)序電路的“鎖定”時(shí)間完全不同。此外，當(dāng)數(shù)據(jù)選通和相應(yīng)的數(shù)據(jù)相對(duì)于總線(xiàn)上的其它信號(hào)，如總線(xiàn)時(shí)鐘信號(hào)，被異步地接收的時(shí)候，沒(méi)有現(xiàn)有技術(shù)來(lái)指示一個(gè)精確的時(shí)間，這使得選通信號(hào)的接收被認(rèn)為是不可靠的。于是，本發(fā)明的發(fā)明人注意到鎖定數(shù)據(jù)選通信號(hào)的接收的現(xiàn)有技術(shù)是不足和有限的，因?yàn)檫@些技術(shù)并沒(méi)有考慮到由于以上提到的原因造成的時(shí)序變化。采用這些現(xiàn)有技術(shù)的裝置必須被配置為在最差條件下工作，這樣會(huì)降低它們的效能，或者它們必須在制造和測(cè)試過(guò)程中調(diào)試。因此我們需要一種裝置和方法來(lái)使能接收設(shè)備在探測(cè)到一個(gè)源同步總線(xiàn)選通有效以后的一段時(shí)間內(nèi)鎖定接收器，這段時(shí)間是連續(xù)地隨著總線(xiàn)和核心電壓中的變化，溫度以及總線(xiàn)時(shí)鐘頻率的變化而更新。我們亦需要一種源同步選通鎖定技術(shù)能夠?qū)τ谂?，晶圓，和裸片之間制造過(guò)程中或者其制造過(guò)程之前的變化進(jìn)行補(bǔ)償。
發(fā)明內(nèi)容本發(fā)明不同于其它發(fā)明的地方在于它直接解決了上述提出的問(wèn)題，并解決了現(xiàn)有技術(shù)的其它一些問(wèn)題、缺陷和限制。本發(fā)明提供了更優(yōu)良的技術(shù)來(lái)鎖定源同步選通接收器，該接收器會(huì)連續(xù)地補(bǔ)償總線(xiàn)時(shí)鐘頻率，電壓以及溫度的變化。在本發(fā)明的一個(gè)實(shí)施例中，提出了一個(gè)可配置裝置用以防止源同步接收器的接收錯(cuò)誤，該裝置包括一個(gè)延遲鎖定環(huán)以及至少一個(gè)選通接收器。該延遲鎖定環(huán)接收一個(gè)參考時(shí)鐘信號(hào)，并產(chǎn)生一個(gè)選擇向量信號(hào)和一個(gè)編碼選擇向量信號(hào)，其中，該編碼選擇向量信號(hào)指示了一個(gè)第一時(shí)間周期，該選擇向量信號(hào)用來(lái)在多個(gè)參考時(shí)鐘信號(hào)的連續(xù)延遲版本中選擇一個(gè)，這些參考時(shí)鐘信號(hào)連續(xù)延遲版本是將參考時(shí)鐘信號(hào)延遲規(guī)定個(gè)數(shù)周期產(chǎn)生的，其中第一時(shí)間周期略微短于參考時(shí)鐘信號(hào)的預(yù)定數(shù)目個(gè)周期。該延遲鎖定環(huán)與一個(gè)或多個(gè)選通接收器耦接。這些選通接收器分別接收該編碼選擇向量信號(hào)和相應(yīng)的選通信號(hào)。在相應(yīng)的選通信號(hào)轉(zhuǎn)換以后緊跟著的第一時(shí)間周期或第二時(shí)間周期內(nèi)配置這些接收器來(lái)鎖定相應(yīng)的選通信號(hào)的接收。該選擇向量信號(hào)用來(lái)在參考時(shí)鐘信號(hào)的多個(gè)連續(xù)延遲版本中選擇一個(gè)，并采用該編碼選擇向量信號(hào)來(lái)決定第一或第二時(shí)間周期。本發(fā)明的另一個(gè)方面提出了一個(gè)微處理器裝置來(lái)鎖定源同步選通接收器。這個(gè)微處理器裝置具有一個(gè)延遲鎖定環(huán)和一個(gè)選通接收器。該延遲鎖定環(huán)接收一個(gè)參考時(shí)鐘信號(hào)，并產(chǎn)生一個(gè)選擇向量信號(hào)和一個(gè)編碼選擇向量信號(hào)，該編碼選擇向量信號(hào)指示了第一時(shí)間周期，該選擇向量信號(hào)用來(lái)在多個(gè)參考時(shí)鐘信號(hào)的連續(xù)延遲版本中選擇一個(gè)，這些參考時(shí)鐘信號(hào)的連續(xù)延遲版本是將參考時(shí)鐘信號(hào)延遲規(guī)定數(shù)目個(gè)周期產(chǎn)生的，其中該第一時(shí)間周期微略短于該參考時(shí)鐘信號(hào)的預(yù)定數(shù)目個(gè)周期。該延遲鎖定環(huán)包括一個(gè)延時(shí)單元，該延時(shí)單元具有多路抽頭，每路抽頭各自對(duì)應(yīng)多個(gè)參考時(shí)鐘信號(hào)的連續(xù)延遲版本中的一個(gè)。該選通接收器耦接到這個(gè)延遲鎖定環(huán)。該接收器接收這個(gè)編碼選擇向量信號(hào)和一個(gè)選通信號(hào)，并在選通信號(hào)轉(zhuǎn)換以后的第一時(shí)間周期內(nèi)將該選通信號(hào)的接收鎖存。通過(guò)在多個(gè)選通信號(hào)的連續(xù)延遲版本中選擇一個(gè)，運(yùn)用編碼選擇向量信號(hào)來(lái)決定第一或第二時(shí)間周期。該選通接收器有一個(gè)第二延時(shí)單元，該單元具有第二多路抽頭。每個(gè)第二多路抽頭與多個(gè)選通信號(hào)的連續(xù)延遲版本一一對(duì)應(yīng)，第二多路抽頭的數(shù)量比第一多路抽頭多。另外一方面，本發(fā)明提出了一種鎖定源同步選通接收器的方法。該方法首先包括產(chǎn)生參考時(shí)鐘信號(hào)的連續(xù)延遲版本，并在多個(gè)參考時(shí)鐘信號(hào)的連續(xù)延遲版本中選擇一個(gè)，這些參考時(shí)鐘信號(hào)連續(xù)延遲版本是將參考時(shí)鐘信號(hào)延遲規(guī)定個(gè)數(shù)周期產(chǎn)生的；接著經(jīng)由一個(gè)選擇向量，在參考時(shí)鐘信號(hào)的連續(xù)延遲版本中指明一個(gè)；然后產(chǎn)生一個(gè)格雷編碼選擇向量來(lái)指明一個(gè)第一時(shí)間周期；在選通信號(hào)轉(zhuǎn)換以后這段鎖定時(shí)間內(nèi)，在選通接收器中將選通信號(hào)的接收鎖定，其中第二時(shí)間周期是由多個(gè)第一時(shí)間周期組成的。接著，產(chǎn)生選通信號(hào)的連續(xù)延遲版本，并通過(guò)選擇一個(gè)選通信號(hào)的連續(xù)延遲版本，采用格雷編碼的選擇向量來(lái)決定鎖定時(shí)間。結(jié)合下面的附圖能更好地理解本發(fā)明的各種標(biāo)的、特點(diǎn)以及優(yōu)勢(shì)，其中圖1為一計(jì)算機(jī)系統(tǒng)的框圖，表明在一個(gè)計(jì)算機(jī)系統(tǒng)中，兩個(gè)或多個(gè)總線(xiàn)代理經(jīng)由源同步系統(tǒng)總線(xiàn)來(lái)交換數(shù)據(jù)。圖2是一個(gè)時(shí)序圖，描述了如何經(jīng)由如圖1所示的系統(tǒng)總線(xiàn)，采用源同步數(shù)據(jù)選通在總線(xiàn)代理之間傳輸數(shù)據(jù)。圖3是以執(zhí)行64位總線(xiàn)傳輸?shù)腦86兼容的數(shù)據(jù)信號(hào)集的交互作用為特征的時(shí)序圖。圖4是表明根據(jù)本發(fā)明所描述的鎖定源同步選通裝置的框圖。圖5是一個(gè)時(shí)序圖，示出圖4所示的裝置如何根據(jù)本發(fā)明在同步接收器中防止由于微處理器系統(tǒng)中的總線(xiàn)噪聲造成的錯(cuò)誤指示，該微處理器系統(tǒng)采用源同步數(shù)據(jù)、地址和/或控制總線(xiàn)。圖6是依照本發(fā)明詳細(xì)描述64選1格雷碼多路器的框圖。圖7是描述圖6所示的格雷碼多路器的一個(gè)左(left)多路器單元的框圖。圖8是詳細(xì)示出圖6所示的格雷碼多路器的一個(gè)右(right)多路器單元的框圖。圖9是一個(gè)框圖，示出了一個(gè)根據(jù)本發(fā)明的一實(shí)施例，用以源同步接收的2/4倍傳輸率裝置。圖10是一個(gè)框圖，描述了圖9中的2/4倍選擇邏輯的細(xì)節(jié)。其中，附圖標(biāo)記說(shuō)明如下計(jì)算機(jī)系統(tǒng)100總線(xiàn)代理101源同步總線(xiàn)102選通總線(xiàn)時(shí)序圖200毛刺信號(hào)201毛刺信號(hào)20264位傳輸四倍傳輸率源同步數(shù)據(jù)相位圖300鎖定同步選通的結(jié)構(gòu)400時(shí)鐘乘法器402ADJVAL邏輯器404延遲鎖定環(huán)41064抽頭的延遲單元41164選1多路器4122周期比較邏輯器4136位格雷碼編碼器414調(diào)整邏輯器415選通接收器42064抽頭的延遲單元421格雷編碼多路器422差分接收器423通過(guò)邏輯器424動(dòng)態(tài)選通鎖定時(shí)序圖500毛刺信號(hào)50164選1格雷編碼多路器600左格雷碼多路器601右格雷碼多路器602左格雷碼4選1多路器700右格雷碼4選1多路器8002倍/4倍傳輸率動(dòng)態(tài)變量裝置900時(shí)鐘乘法器902ADJVAL邏輯器904延遲鎖定環(huán)91064抽頭的延遲單元91164選1多路器9122周期比較邏輯器9136位格雷碼編碼器914調(diào)整邏輯器915選通接收器920128抽頭的延遲單元921格雷編碼多路器922差分接收器923通過(guò)邏輯器924四倍/二倍選擇邏輯器9254倍/2倍選擇邏輯器1000具體實(shí)施方式以下的說(shuō)明是為了讓本領(lǐng)域技術(shù)人員來(lái)制造和使用本發(fā)明的一個(gè)特別實(shí)施例和其需求條件。對(duì)該較佳實(shí)施例的許多改進(jìn)對(duì)本領(lǐng)域技術(shù)人員來(lái)說(shuō)是明顯的，這里定義的總體原則也可以被應(yīng)用于其它實(shí)施例。因此，本發(fā)明并不限于下面描述的實(shí)施例，但是必須和這里揭露的這些原則和新穎特性所相容的最寬的范圍一致。本發(fā)明克服了現(xiàn)有技術(shù)的上述缺陷，提供了動(dòng)態(tài)源同步選通接收裝置和方法，該裝置和方法有一個(gè)基于延遲鎖定環(huán)(delay-lockedloopDLL)的動(dòng)態(tài)鎖定間隙，該延遲鎖定環(huán)的時(shí)鐘信號(hào)來(lái)自于總線(xiàn)時(shí)鐘得出的片上時(shí)鐘。該動(dòng)態(tài)鎖定間隙用于根據(jù)源同步協(xié)議來(lái)傳輸數(shù)據(jù)選通和及其相關(guān)的數(shù)據(jù)。本發(fā)明會(huì)根據(jù)圖3到圖5進(jìn)行討論。參考圖3，時(shí)序圖300示出了X86兼容的數(shù)據(jù)信號(hào)集中信號(hào)的交互作用，來(lái)執(zhí)行64位總線(xiàn)處理(transaction)的數(shù)據(jù)相位(dataphase)。圖3中的時(shí)序圖300描述的一個(gè)本發(fā)明的特別實(shí)施例，其中配置了接收器的動(dòng)態(tài)鎖定，盡管本發(fā)明的發(fā)明人注意到了本發(fā)明超出了提出的特別總線(xiàn)協(xié)議的范圍。X86兼容的源同步協(xié)議在本領(lǐng)域中是很常見(jiàn)的，也為教導(dǎo)本發(fā)明的核心概念提供了相似的基礎(chǔ)。這里說(shuō)明一下，在本實(shí)施例中，圖300中的信號(hào)低電平有效，盡管本領(lǐng)域技術(shù)人員都知道聲明信號(hào)有效也可以是高電平，或者在高低電平的轉(zhuǎn)換處。如上所述，一個(gè)差分總線(xiàn)時(shí)鐘BCLK[1:0]的周期如時(shí)序圖300所示。該X86兼容的源同步協(xié)議為64位數(shù)據(jù)總線(xiàn)D[63:0]做好準(zhǔn)備，D[63:0]支持在總線(xiàn)時(shí)鐘BCLK[1:0]的兩個(gè)周期間的64位高速緩存線(xiàn)的數(shù)據(jù)相位之間轉(zhuǎn)換，運(yùn)用了源同步數(shù)據(jù)選通信號(hào)DSTBPB[3:0]，DSTBNB[3:0]。在64位數(shù)據(jù)總線(xiàn)D[63:0]上的八字節(jié)轉(zhuǎn)換是分段的，且4段1-4，5-8總線(xiàn)時(shí)鐘BCLK[1:0]的一個(gè)周期時(shí)間內(nèi)轉(zhuǎn)換。另外，數(shù)據(jù)總線(xiàn)信號(hào)集被分為4個(gè)包括數(shù)據(jù)和選通信號(hào)的子集。在一個(gè)子集里的信號(hào)經(jīng)由相同的傳播路徑。子集0包括D[15:0]、DSTBPB0、DSTBNB0。子集1包括D[31:16]、DSTBPB1、DSTBNB1。子集2包括D[47:32]、DSTBPB2、DSTBNB2。子集3包括D[63:48]、DSTBPB3、DSTBNB3。數(shù)據(jù)選通信號(hào)DSTBPB0的下降沿用來(lái)指示D[15:0]上的字1、3、5、7。數(shù)據(jù)選通信號(hào)DSTBNB0的下降沿用來(lái)指示D[15:0]上的字2、4、6、8。數(shù)據(jù)選通信號(hào)DSTBPB1的下降沿用來(lái)指示D[31:16]上的字1、3、5、7。數(shù)據(jù)選通信號(hào)DSTBNB1的下降沿用來(lái)指示D[31:16]上的字2、4、6、8。數(shù)據(jù)選通信號(hào)DSTBPB2的下降沿用來(lái)指示D[47:32]上的字1、3、5、7。數(shù)據(jù)選通信號(hào)DSTBNB2的下降沿用來(lái)指示D[47:32]上的字2、4、6、8。數(shù)據(jù)選通信號(hào)DSTBPB3的下降沿用來(lái)指示D[63:48]上的字1、3、5、7。數(shù)據(jù)選通信號(hào)DSTBNB3的下降沿用來(lái)指示D[63:48]上的字2、4、6、8。注意數(shù)據(jù)選通信號(hào)DSTBPB[3:0]和DSTBNB[3:0]的頻率是總線(xiàn)時(shí)鐘頻率BCLK[1:0]的兩倍。且這兩個(gè)選通信號(hào)的相對(duì)應(yīng)的兩個(gè)位(如DSTBPB0和DSTBNB0)相對(duì)存在1/2周期的延遲。于是，X86兼容的總線(xiàn)協(xié)議支持在單獨(dú)一個(gè)總線(xiàn)時(shí)鐘周期內(nèi)的相同數(shù)據(jù)子集的4個(gè)集合(即4段)的轉(zhuǎn)換。用上述信號(hào)來(lái)描述本發(fā)明，盡管本領(lǐng)域技術(shù)人員都知道，X86兼容的源同步數(shù)據(jù)總線(xiàn)還包括一些其它信號(hào)(如DINVB[3:0])，但是為了清楚說(shuō)明，在這里就不討論其它信號(hào)。本領(lǐng)域技術(shù)人員都了解，數(shù)據(jù)傳遞器(如微處理器、芯片組和其它總線(xiàn)代理)，將信號(hào)D[XX:XX]放置到相應(yīng)的總線(xiàn)子集上，且在相應(yīng)的數(shù)據(jù)選通DSTBXB#聲明數(shù)據(jù)有效。于是，和舊技術(shù)相比，數(shù)據(jù)放置在數(shù)據(jù)/地址總線(xiàn)上并保持一個(gè)采樣周期，本發(fā)明的總線(xiàn)技術(shù)通過(guò)采樣這些數(shù)據(jù)/地址總線(xiàn)，在8個(gè)總線(xiàn)子集的數(shù)據(jù)包(burst)選通數(shù)據(jù)，每個(gè)數(shù)據(jù)包的有效性由相應(yīng)的選通信號(hào)DSTBXB#的狀態(tài)來(lái)指示，因此相應(yīng)的選通信號(hào)DSTBXB#與其相應(yīng)的數(shù)據(jù)信號(hào)D[XX:XX]經(jīng)由相同的傳播路徑。很肯定的是，在總線(xiàn)上沒(méi)有毛刺和其它錯(cuò)誤時(shí)，當(dāng)一個(gè)接收器探測(cè)到數(shù)據(jù)選通信號(hào)DSTBXB#時(shí)，相應(yīng)的數(shù)據(jù)D[XX:XX]將有效----在沒(méi)有會(huì)發(fā)生在總線(xiàn)上的毛刺和其它錯(cuò)誤的情況下。對(duì)接收器來(lái)說(shuō)，數(shù)據(jù)/地址選通DSTBXB#的聲明似乎不取決于總線(xiàn)時(shí)鐘信號(hào)BCLK#的聲明。但如前說(shuō)述，每個(gè)數(shù)據(jù)選通信號(hào)DSTBXB#的周期和總線(xiàn)時(shí)鐘信號(hào)BCLK#周期的一半接近相等。在現(xiàn)在的執(zhí)行情況中，X86兼容的數(shù)據(jù)總線(xiàn)(如圖所示)在兩個(gè)時(shí)鐘周期內(nèi)選通8個(gè)數(shù)據(jù)包的數(shù)據(jù)信號(hào)集，同時(shí)X86兼容的地址總線(xiàn)在兩個(gè)時(shí)鐘周期內(nèi)(圖中未示出)選通4個(gè)或8個(gè)數(shù)據(jù)包的地址信號(hào)集，取決于執(zhí)行狀況。在一個(gè)總線(xiàn)時(shí)鐘周期內(nèi)選通4個(gè)數(shù)據(jù)包數(shù)據(jù)或地址信息的執(zhí)行被稱(chēng)為“4倍傳輸速率”總線(xiàn)。在一個(gè)總線(xiàn)時(shí)鐘周期內(nèi)選通2個(gè)數(shù)據(jù)包數(shù)據(jù)或地址信息的執(zhí)行被稱(chēng)為“2倍傳輸速率”總線(xiàn)。因此，2倍傳輸速率地址總線(xiàn)的地址選通信號(hào)的每個(gè)周期近似等于總線(xiàn)時(shí)鐘BCLK#周期。如前所述，數(shù)據(jù)和選通轉(zhuǎn)換(transition)的時(shí)序?qū)嵸|(zhì)上是總線(xiàn)時(shí)鐘頻率的函數(shù)，但是接收器的數(shù)據(jù)選通的切換似乎在所有的情形下，與總線(xiàn)時(shí)鐘都是異步的。這是由于總線(xiàn)時(shí)鐘和數(shù)據(jù)選通之間存在一個(gè)固定的但是未知的相位差。圖3的圖表300示出了這個(gè)狀況。注意D[63:48]和相關(guān)的選通信號(hào)DSTBPB3，DSTBNB3的轉(zhuǎn)換似乎與BCLK[1:0]的轉(zhuǎn)換在同一相位，盡管如此，其余信號(hào)集的轉(zhuǎn)換似乎與BCLK[1:0]沒(méi)有相位關(guān)系。這可能歸咎于傳輸設(shè)備在總線(xiàn)上傳輸數(shù)據(jù)的方式，或者歸咎于信號(hào)集的傳播途徑長(zhǎng)度不同，或者是同時(shí)歸咎于這兩個(gè)因素。如前所述，微處理器或與源同步總線(xiàn)耦接的其它設(shè)備選通接收器受總線(xiàn)上噪聲的影響，這會(huì)造成選通信號(hào)被錯(cuò)誤地接收，如圖2中描述的毛刺201，202。例如，如果數(shù)據(jù)選通，如圖3中的DSTBPB0，被聲明來(lái)指示D[15:0]上數(shù)據(jù)包1的有效性，接著總線(xiàn)上的噪聲與DSTBPB0耦合先于其聲明來(lái)指示數(shù)據(jù)數(shù)據(jù)包3的有效性，接著一個(gè)打開(kāi)的接收器(即可以在探測(cè)到前一個(gè)轉(zhuǎn)換后探測(cè)到DSTBPB0的接下來(lái)的轉(zhuǎn)換的接收器)可能錯(cuò)誤地指示另一個(gè)DSTBPB0聲明，這會(huì)造成數(shù)據(jù)接收的錯(cuò)誤。圖3中的時(shí)序圖300適當(dāng)?shù)仃U明了數(shù)據(jù)信號(hào)及其相應(yīng)的在64位源同步數(shù)據(jù)總線(xiàn)配置中的多倍信號(hào)集的數(shù)據(jù)選通的復(fù)雜特性，并且，本
技術(shù)領(lǐng)域：
強(qiáng)烈地需要精確地鎖定選通接收器從而防止其接收錯(cuò)誤的轉(zhuǎn)換的技術(shù)，并且鎖定時(shí)間是被動(dòng)態(tài)調(diào)整的，來(lái)補(bǔ)償電壓、溫度、壓力和總線(xiàn)時(shí)鐘頻率的時(shí)序變化。本發(fā)明為鎖定在最有可能由于總線(xiàn)噪聲造成狀態(tài)轉(zhuǎn)換的時(shí)候提供了一個(gè)同步選通信號(hào)DSTBPB[3:0]和DSTBNB[3:0]。在時(shí)序圖300示出的X86兼容的總線(xiàn)中，這段時(shí)間是總線(xiàn)時(shí)鐘信號(hào)BCLK[1:0]的1/4。根據(jù)本發(fā)明，一個(gè)開(kāi)啟的數(shù)據(jù)選通信號(hào)接收器探測(cè)到數(shù)據(jù)選通信號(hào)DSTBPB[3:0]和DSTBNB[3:0]，接著在總線(xiàn)上鎖定該數(shù)據(jù)選通DSTBPB[3:0]和DSTBNB[3:0]的任何轉(zhuǎn)換接收，鎖定時(shí)間小于等于總線(xiàn)時(shí)鐘BCLK[1:0]周期的1/4。鎖定以后，鎖定邏輯將接收器開(kāi)啟來(lái)使其接收數(shù)據(jù)選通信號(hào)DSTBPB[3:0]和DSTBNB[3:0]的子集的聲明。本發(fā)明采用了板上的由總線(xiàn)時(shí)鐘BCLK[1:0]派生的8X信號(hào)，被認(rèn)為是DCLK(或未知)，來(lái)計(jì)時(shí)的延遲鎖定環(huán)(DLL)。在實(shí)施例中，該DLL采用了一個(gè)64抽頭的延遲單元來(lái)產(chǎn)生DCLK的64個(gè)連續(xù)延遲版本。該DLL及其相應(yīng)的邏輯在這64個(gè)延遲版本里選擇一個(gè)，并生成一個(gè)6位的選擇向量信號(hào)，來(lái)與選擇的DCLK的版本相對(duì)應(yīng)，該版本接近但不超過(guò)DCLK的2個(gè)周期。另外還包括了調(diào)整邏輯器來(lái)從6位選擇向量中減去一個(gè)很小的值來(lái)補(bǔ)償制造過(guò)程和其它變化。這個(gè)值是經(jīng)由ADJVAL(adjustablevalue)邏輯提供，該邏輯在該集成電路中的其它地方或者在另外的芯片上處理。一個(gè)調(diào)整了的，連續(xù)更新的選擇向量，被分布到集成電路或設(shè)備的數(shù)據(jù)選通接收器中。每個(gè)數(shù)據(jù)選通接收器包括了一個(gè)結(jié)構(gòu)相同的64抽頭的延遲單元和多路器邏輯來(lái)接收這個(gè)6位的調(diào)整的選擇向量信號(hào)。在實(shí)施例中，此調(diào)整的6位向量信號(hào)在分布數(shù)據(jù)選通接收器和多路器邏輯之前被配置為其代表了6位格雷編碼選擇信號(hào)，以這樣的配置方式來(lái)為6位的格雷編碼選擇信號(hào)的增量和減量在64抽頭的延遲單元中選擇相鄰的抽頭。在一個(gè)實(shí)施例中，單獨(dú)的DLL用來(lái)為多個(gè)數(shù)據(jù)信號(hào)D[XX:XX]的每一個(gè)產(chǎn)生一個(gè)相應(yīng)的6位選擇向量信號(hào)。比如，第一DLL用來(lái)為包括D[15:0]的第一信號(hào)集產(chǎn)生一個(gè)第一6位選擇向量信號(hào)，第二DLL用來(lái)為包括D[31:16]的第二信號(hào)集產(chǎn)生該6位選擇向量信號(hào)，以此類(lèi)推。該實(shí)施例用來(lái)補(bǔ)償跨晶元(cross-die)的過(guò)程變化。相應(yīng)地，集成電路的控制部分采用了已知的波形(如DCLK)，該波形來(lái)自于總線(xiàn)時(shí)鐘信號(hào)BCLK[1:0]也展示了由于電壓，溫度和其它因素造成的頻率變化，來(lái)連續(xù)地計(jì)算并經(jīng)由一個(gè)選擇向量來(lái)指示64抽頭的延遲單元中與一個(gè)2周期的延遲時(shí)間相對(duì)應(yīng)的那個(gè)抽頭。該選擇向量分配到有著結(jié)構(gòu)相同的64抽頭的延遲單元的電路上的接收器上。當(dāng)給定的接收器收到相應(yīng)的數(shù)據(jù)選通信號(hào)DSTBPB[3:0]和DSTBNB[3:0]，DSTBPB[3:0]和DSTBNB[3:0]就被提供給這個(gè)64抽頭的延遲單元，且接收器中的通過(guò)邏輯器(PASSLOGIC)鎖定數(shù)據(jù)選通DSTBPB[3:0]和DSTBNB[3:0]接下來(lái)的接收直到延遲周期發(fā)生。該通過(guò)邏輯器接收一個(gè)來(lái)自選擇的多路器的通過(guò)總線(xiàn)，該多路器為數(shù)據(jù)選通DSTBPB[3:0]和DSTBNB[3:0]的接收再次開(kāi)啟。為了教導(dǎo)的目的，結(jié)合圖3討論的信號(hào)的一個(gè)子集，盡管本領(lǐng)域技術(shù)人員都知道，這里教導(dǎo)的原則適用于圖3所示的所有信號(hào)，也適用于超出圖3范圍到根據(jù)不同協(xié)議，用來(lái)驅(qū)動(dòng)在源同步總線(xiàn)上的地址和控制信號(hào)的充分相似的源同步信號(hào)。該裝置和方法應(yīng)用在微處理器和要求通過(guò)源同步系統(tǒng)總線(xiàn)與其它設(shè)備交互作用的集成電路中。在實(shí)施例中，本發(fā)明提供了x86兼容的總線(xiàn)協(xié)議?，F(xiàn)在參考圖4，示出了根據(jù)本發(fā)明的一實(shí)施例的鎖定源同步選通裝置的框圖400，可應(yīng)用在微處理器和通過(guò)系統(tǒng)總線(xiàn)和其它設(shè)備通訊來(lái)交換數(shù)據(jù)的集成電路中。結(jié)構(gòu)400包括一個(gè)位于集成電路(IC)的控制部分的DLL410。該DLL410接收到一個(gè)中心生成的數(shù)據(jù)時(shí)鐘信號(hào)DCLK，該DCLK產(chǎn)生于8X時(shí)鐘乘法器。該DCLK信號(hào)來(lái)自于總線(xiàn)時(shí)鐘信號(hào)BCLK，該總線(xiàn)時(shí)鐘信號(hào)來(lái)自于片外，典型地是由母板上的時(shí)鐘發(fā)生器產(chǎn)生的。該DCLK信號(hào)分布給一個(gè)或多個(gè)上述IC上的接收器420。該接收器被安排在該IC上的多個(gè)不同的點(diǎn)來(lái)接收一個(gè)同步的與數(shù)據(jù)、地址和控制信號(hào)集相對(duì)應(yīng)的選通信號(hào)DSTB1-DSTBN。接收器采用DCLK來(lái)為在總線(xiàn)上的信號(hào)傳輸生成外出的同步選通信號(hào)，在此實(shí)施例中，DCLK是BCLK頻率的8倍。每個(gè)信號(hào)集的控制部分DLL410包括一個(gè)64抽頭的延遲單元411，該單元接收來(lái)自時(shí)鐘乘法器402的DCLK，并以一個(gè)延遲的時(shí)鐘總線(xiàn)信號(hào)DELDCLK(63:0)的形式產(chǎn)生64個(gè)DCLK的延續(xù)延遲版本。在實(shí)施例中，64抽頭延遲單元411中的每個(gè)階段包括兩個(gè)串聯(lián)的反相器(圖中未示)，因此，延遲單元411中有128個(gè)串聯(lián)的反相器。每個(gè)抽頭信號(hào)DELDCLK(63:0)與DCLK的一個(gè)延遲版本相對(duì)應(yīng)，每一該延遲版本被延遲的時(shí)間相差了兩個(gè)反相器的時(shí)間，例如DELDCLK(1)比DELDCLK(0)延遲了兩個(gè)反相器的時(shí)間，DELDCLK(2)比DELDCLK(1)延遲了兩個(gè)反相器的時(shí)間。DELDCLK(63:0)被提供給64選1多路器412，且多路器412的輸出DLDCLK被發(fā)送給2周期的比較邏輯器413。該比較邏輯器413通過(guò)增加或減少一個(gè)6位的選擇向量SUM(5:0)，從64抽頭信號(hào)DELDCLK(63:0)中選擇DLDCLK。DELDCLK(63:0)耦接到多路器412上的一個(gè)選擇輸入端。比較邏輯器413計(jì)算DCLK的2個(gè)連續(xù)周期并選擇一個(gè)向量值SUM(5:0)，SUM(5:0)在DELDCLK(63:0)信號(hào)種選擇一個(gè)小于且最接近DCLK的兩個(gè)連續(xù)周期的值。向量SUM(5:0)的值是持續(xù)更新的，來(lái)使能由DLL410計(jì)算的延遲，用以補(bǔ)償BCLK的頻率、電壓和溫度的變化。接著，多路器412的輸出DLDCLK表示了接收器420的動(dòng)態(tài)調(diào)整的鎖定窗。該鎖定窗比總線(xiàn)時(shí)鐘BCLK的周期的1/4略小，即比任何一個(gè)4倍傳輸率源同步總線(xiàn)上的選通信號(hào)DSTB1-DSTBN的周期都略小。此外，控制部分DLL410還包括了調(diào)整邏輯器415，在實(shí)施例中，該模塊接收SUM(5:0)以及由ADJVAL邏輯器404輸出的SUB(1:0)。先根據(jù)SUB(1:0)將SUM(5:0)右移幾位后，調(diào)整邏輯器415再將SUM(5:0)減去SUM(5:0)右移后的結(jié)果得到一個(gè)調(diào)整的6位向量ASUM(5:0)。在此實(shí)施例中，右移SUM(5:0)的位數(shù)如表1所示。表16位選擇向量的調(diào)整值SUB(1:0)的值右移的位數(shù)001位012位103位114位在本實(shí)施例中，ADJVAL邏輯器404包括一個(gè)或多個(gè)金屬或聚乙烯熔絲，這些熔絲在設(shè)備或IC制造過(guò)程中就被固熔了，亦可以選擇位于設(shè)備和IC上的可編程只讀存儲(chǔ)器作為ADJVAL邏輯器。更或者，ADJVAL邏輯器404不在設(shè)備或IC上，并由設(shè)備或IC上I/O輸入管腳提供SUB(1:0)。ADJVAL邏輯器的其它實(shí)施例被預(yù)期包括，但不限于多于或少于SUB的2個(gè)信號(hào)。通過(guò)ADJVAL邏輯電路404和調(diào)整邏輯電路415，設(shè)計(jì)者可改變由DLL經(jīng)由SUM(5:0)指示的延遲以達(dá)到對(duì)于批量，晶圓，和裸片之間制造過(guò)程中或者其制造過(guò)程之前的變化進(jìn)行補(bǔ)償。考慮到總線(xiàn)時(shí)鐘頻率的改變和稍后的64抽頭的延遲單元的每個(gè)階段由于工作工程中溫度和電壓變化造成的改變，控制部分DLL被配置為連續(xù)更新SUM(5:0)(ASUM(5:0)和SUM(5:0)也持續(xù)更新)。因此，根據(jù)本發(fā)明DLL410被配置為接收一個(gè)參考時(shí)鐘信號(hào)DCLK，并動(dòng)態(tài)地連續(xù)地產(chǎn)生一個(gè)選擇向量SUM(5:0)，SUM(5:0)使能多路器412來(lái)從多個(gè)選擇選通信號(hào)DSTB1-DSTBN的遞增延遲版本選擇一個(gè)。選擇選通信號(hào)DSTB1-DSTBN的遞增延遲版本是由選通信號(hào)DSTB1-DSTBN延遲產(chǎn)生的，延遲時(shí)間等于或略小于參考時(shí)鐘信號(hào)DCLK的特定數(shù)量個(gè)周期。DLL410還包括調(diào)整邏輯器415，該邏輯通過(guò)從選擇向量SUM(5:0)減去自身的由ADJVAL邏輯器404指示的，在片上或不在片上的一個(gè)小量值，來(lái)產(chǎn)生調(diào)整選擇向量ASUM(5:0)。DLL410包括邏輯、電路、設(shè)備或微碼(即微指令或可執(zhí)行的本地指令)，或邏輯、電路、設(shè)備或微碼的集合體，或用以執(zhí)行本發(fā)明中上述功能的同等的單元。實(shí)現(xiàn)這些功能的單元可能會(huì)與其它電路、微碼等共用，這些單元在IC或設(shè)備上還實(shí)現(xiàn)其它功能。根據(jù)本發(fā)明的范圍，微碼是一個(gè)涉及多個(gè)微指令的概念。一個(gè)微指令(也可以是可執(zhí)行的本地指令)是一個(gè)單元可執(zhí)行水平的指令。例如，微指令被一個(gè)精簡(jiǎn)指令集計(jì)算機(jī)(RISC)處理器直接執(zhí)行。對(duì)一個(gè)復(fù)雜指令集計(jì)算機(jī)(CISC)微處理器，如X86兼容的微處理器，X86指令被翻譯成相關(guān)的微指令，這些相關(guān)的微指令被CISC微處理器中的一個(gè)或多個(gè)單元直接執(zhí)行。在如圖4所示的實(shí)施例中，調(diào)整選擇向量ASUM(5:0)由一個(gè)6位的格雷碼編碼器414編碼來(lái)生成一個(gè)格雷編碼選擇向量信號(hào)SUMG(5:0)，SUMG(5:0)被分配給每個(gè)相應(yīng)信號(hào)組的接收器420。SUMG(5:0)作為格雷編碼信號(hào)，其目的是為了在信號(hào)SUMG(5:0)增加或減小時(shí)將其狀態(tài)轉(zhuǎn)換的數(shù)量降低到最小。本領(lǐng)域技術(shù)人員都知道，格雷編碼信號(hào)SUMG(5:0)相應(yīng)的2進(jìn)制信號(hào)的適當(dāng)?shù)脑黾雍蜏p小，單只改變一個(gè)位的狀態(tài)。由于在每個(gè)接收器420中，SUMG(5:0)被多路器422用作選擇信號(hào)，經(jīng)由一個(gè)多路器，從數(shù)據(jù)選通信號(hào)DSTRB1-DSTRBN的64個(gè)不同的連續(xù)延遲版本中選擇一個(gè)。本發(fā)明的發(fā)明者注意到，如果提供一個(gè)普通的多路器，被忽略的毛刺可能會(huì)在多路器422的輸出PASS1-PASSN上出現(xiàn)。而本發(fā)明通過(guò)一個(gè)格雷編碼選擇向量SUMG(5:0)和相應(yīng)的格雷碼多路器422可以防止偽造的選通輸出。每個(gè)接收器420接收一個(gè)來(lái)自片外的數(shù)據(jù)選通信號(hào)DSTB1-DSTBN。每個(gè)接收器420具有相同的電路，不同的是，它們接受不同的選通信號(hào)DSTB1-DSTBN，并產(chǎn)生不同的選通輸出DSO1-DSON。于是，以下對(duì)接收器一420的描述也適用于其它的接收器420。對(duì)數(shù)據(jù)接收器420，數(shù)據(jù)選通信號(hào)DSTB1接至一個(gè)差分接收器423。該差分接收器423在DSTB1的值(即電壓或電流值)超過(guò)或低于一個(gè)參考值REF時(shí)被觸發(fā)。差分接收器423的輸出DS1被提供給通過(guò)邏輯器424。在實(shí)施例中，通過(guò)邏輯器424被配置來(lái)在等于或小于DCLK的兩個(gè)周期的時(shí)間內(nèi)鎖定DS1的接收，下面將詳細(xì)討論。通過(guò)邏輯器424提供了輸出選通信號(hào)DSO1，DSO1對(duì)應(yīng)64抽頭的延遲單元421的輸入，該延遲單元與控制部分DLL410的延遲單元411結(jié)構(gòu)相同，64位延遲單元421的抽頭產(chǎn)生64個(gè)輸出選通信號(hào)DSO1延遲版本，與延遲單元421的輸入對(duì)應(yīng)。DSO1的每個(gè)延遲版本DELDSO1(63:0)的時(shí)間延遲與其相對(duì)應(yīng)的由控制部分中的延遲單元410產(chǎn)生的DCLK的延遲版本DELDCLK(63:0)完全相等。當(dāng)同步選通信號(hào)DSTB1由一個(gè)狀態(tài)轉(zhuǎn)變?yōu)橄乱粋€(gè)狀態(tài)時(shí)，差分接收器的輸出DS1的狀態(tài)被允許通過(guò)通過(guò)邏輯器424輸出DSO1。在實(shí)施例中，輸出信號(hào)DSO1是作為輸入選通信號(hào)DSTB1的補(bǔ)數(shù)。一個(gè)通過(guò)信號(hào)PASS1被聲明無(wú)效(deasserted)，于是將通過(guò)邏輯器424禁用。在由SUMG(5:0)指示的兩個(gè)DCLK周期的延遲以后，PASS1再次被聲明，于是再次使能通過(guò)邏輯器424。當(dāng)接收器420開(kāi)啟，DS1經(jīng)過(guò)到輸出DSO1，且DSO1被提供給結(jié)構(gòu)相同的64抽頭的延遲單元421。DSO1轉(zhuǎn)變時(shí)，通過(guò)邏輯器424鎖定DS1直到PASS1再次被聲明，以指示一段時(shí)間，該時(shí)間等于或略小于2個(gè)時(shí)鐘周期DCLK的延遲。為了指示這個(gè)延遲，一個(gè)6位的如上所述的格雷編碼選擇向量SUMG(5:0)，指導(dǎo)一個(gè)64選1的多路器422來(lái)選擇一個(gè)DSO1的延遲版本DELDSO1(63:0)，以聲明PASS1。PASS1被聲明時(shí)，指導(dǎo)該通過(guò)邏輯器424來(lái)開(kāi)啟該接收器420，以允許一個(gè)DS1的子傳輸通過(guò)到DSO1。通過(guò)邏輯器424保持接收器420開(kāi)啟直到PASS1被聲明。每個(gè)接收器420包括邏輯、電路、設(shè)備和微編碼(即微指令或可執(zhí)行的本地指令)或邏輯、電路、設(shè)備或微碼的集合體，或用以執(zhí)行本發(fā)明中上述功能的同等的單元。實(shí)現(xiàn)這些功能的單元可能會(huì)與其它電路、微碼等共用，這些單元在IC或設(shè)備上還實(shí)現(xiàn)其它功能。如前面提到的，控制部分中的DLL410被配置為連續(xù)更新SUM(5:0)(ASUM(5:0)和SUM(5:0)也持續(xù)更新)，來(lái)補(bǔ)償總線(xiàn)時(shí)鐘頻率的改變和64抽頭的延遲單元411、421的每個(gè)階段在延遲中由于工作工程中溫度和電壓變化造成的改變。在實(shí)施例中，設(shè)備或IC上的一個(gè)單獨(dú)的控制部分DLL410被配置來(lái)接收參考時(shí)鐘信號(hào)DCLK，并將一個(gè)單獨(dú)的選擇向量SUMG(5:0)分布到多個(gè)被置于IC的不同位置的接收器420中。實(shí)施例中，為了補(bǔ)償制造過(guò)程的變化，多個(gè)DLL410被置于被一系列相應(yīng)的信號(hào)集和同步選通信號(hào)配置的芯片的不同位置。在本實(shí)施例中，每個(gè)DLL410產(chǎn)生一個(gè)選擇向量SUMG(5:0)，SUMG(5:0)被提供給在芯片上精確相同位置的接收器420?，F(xiàn)在參考圖5，時(shí)序圖500表明了圖4中的裝置如何在一個(gè)同步選通接收器420中用來(lái)防止由于微處理器或其它采用源同步總線(xiàn)選通技術(shù)的系統(tǒng)中的總線(xiàn)噪聲造成的錯(cuò)誤的指示。時(shí)序圖500描述了數(shù)據(jù)選通輸入信號(hào)DSTB1，通過(guò)邏輯器424的輸出信號(hào)DSO1，和一個(gè)通過(guò)邏輯器424的使能信號(hào)PASS1，該信號(hào)代表了結(jié)合圖4中的接收器420討論的相同名稱(chēng)的信號(hào)。為了便于理解，圖中也示出了參考時(shí)鐘信號(hào)的校準(zhǔn)信號(hào)ALIGNEDDCLK，盡管參考信號(hào)DCLK在接收器420工作期間，沒(méi)有被前后提到的信號(hào)DSTB1，DSO1，PASS1校準(zhǔn)。在時(shí)刻T1以前，PASS1被聲明來(lái)指示接收器開(kāi)啟，并且DSTB1的狀態(tài)是被允許通過(guò)通過(guò)邏輯器424到輸出DSO1。在時(shí)刻T1，DSTB1轉(zhuǎn)變通過(guò)參考值，使得差分接收器423的輸出DSO1轉(zhuǎn)變到邏輯高電平。在時(shí)序圖500中，DSO1與DSTB1呈現(xiàn)互補(bǔ)的狀態(tài)。DSO1經(jīng)過(guò)延遲單元421，并開(kāi)始產(chǎn)生DELDSON(63:0)的64個(gè)延遲版本。在時(shí)刻T1，PASS1也被聲明，來(lái)鎖定并發(fā)的DSTB1的轉(zhuǎn)換，這個(gè)轉(zhuǎn)換可能會(huì)導(dǎo)致時(shí)刻T1和T2之間的毛刺。提供給接收器多路器422的選擇向量SUMG(5:0)選擇一個(gè)DSO1的延遲版本，該版本比DCLK的2個(gè)周期略小，在時(shí)刻T2，導(dǎo)致PASS1被聲明以開(kāi)啟接收器420。在時(shí)刻T3，DSTB1轉(zhuǎn)變?yōu)檫壿嫺唠娖?，DSO1于是轉(zhuǎn)變?yōu)檫壿嫷碗娖?。在轉(zhuǎn)換的時(shí)刻，探測(cè)到PASS1被聲明，便再次鎖定接收器420來(lái)隔離可能發(fā)生在時(shí)刻T3和T4之間的毛刺501，這個(gè)間隔同樣比參考時(shí)鐘信號(hào)的2個(gè)周期略短。為了教導(dǎo)清楚，在時(shí)刻T3和T4之間示出了一個(gè)毛刺501，這段時(shí)間比DCLK的2個(gè)時(shí)鐘周期略短，其中毛刺501在接近中間的時(shí)刻，在該時(shí)刻相關(guān)數(shù)據(jù)信號(hào)(圖中未示)可能在轉(zhuǎn)變狀態(tài)。由于接收器420被鎖定，通過(guò)邏輯器424并未通過(guò)毛刺501到輸出DSO1。盡管T1-T2，T3-T4的間隔似乎接近相等，由于相應(yīng)的控制DLL410連續(xù)更新選擇向量SUMG(5:0)的值，來(lái)補(bǔ)償由于總線(xiàn)時(shí)鐘頻率，電壓和溫度的變化，這兩個(gè)間隔又不會(huì)完全相等。在時(shí)刻T4，PASS1被再次聲明，開(kāi)啟接收器420。在時(shí)刻T5，DSTB1變低，DSO1變高，PASS1被聲明無(wú)效(deasserted)，開(kāi)始另一個(gè)比DCLK的兩個(gè)周期略小的鎖定延遲?，F(xiàn)在參看圖6，展示了一個(gè)本發(fā)明的，在每個(gè)圖4中的接收器420中都有的64選1格雷編碼多路器600的框圖。如圖，多路器600包括一個(gè)并列的4選1左格雷碼多路器601和4選1右格雷碼多路器602。第一左格雷碼4選1多路器601接收64位延遲選通信號(hào)D(63:0)的低4位D(3:0)，如接收來(lái)自圖4中的接收器420中的64抽頭單元的信號(hào)DELDSO1(63:0)。第一左4選1多路器601響應(yīng)編碼選擇向量位SUMG(1:0)以產(chǎn)生一個(gè)第一輸出B0，。其中，D(0)是被延遲單元延遲的數(shù)據(jù)選通信號(hào)的一個(gè)延遲版本，D(1)是被兩個(gè)延遲單元延遲的版本，D(2)是被三個(gè)延遲單元延遲的版本，以此類(lèi)推，D(63)是被64個(gè)延遲單元延遲的版本。接下來(lái)稍高的四位D(7:4)被輸入到第一右4選1多路器602，產(chǎn)生一個(gè)代表選擇位SUMG(1:0)狀態(tài)的第二輸出B1。同樣地，延遲選通信號(hào)D(63:0)剩下的位D(63:8)分別被提供給相應(yīng)的左右多路器601，602，如圖所示，其中每個(gè)多路器601，602用來(lái)響應(yīng)選擇信號(hào)SUMG(1:0)的狀態(tài)，且每個(gè)多路器提供一個(gè)相應(yīng)的輸出B2-B15。第一4位輸出B(3:0)提供給另一個(gè)左格雷碼編碼4選1多路器，該多路器用來(lái)響應(yīng)選擇信號(hào)SUMG(3:2)的狀態(tài)，并產(chǎn)生輸出C0。同樣，剩下的輸出B(15:4)以4位為一組，被提供給如圖所示的可選擇的左右多路器601、602，每個(gè)多路器用來(lái)響應(yīng)選擇信號(hào)SUMG(3:2)的狀態(tài)，并產(chǎn)生輸出C(3:1)。輸出C(3:0)提供給一個(gè)最終的左格雷碼編碼4選1多路器601，該多路器響應(yīng)選擇信號(hào)SUMG(5:4)，產(chǎn)生信號(hào)PASSN。PASSN是接收到的同步選通信號(hào)的被選擇的版本，如圖4中的信號(hào)DSTRB1-DSTRBN，這些信號(hào)比DCLK延遲略少于兩個(gè)周期的時(shí)間，并被減去了由調(diào)整向量信號(hào)SUB(1:0)示出的量值。當(dāng)信號(hào)PASSN被聲明，通過(guò)邏輯器指導(dǎo)開(kāi)啟接收器來(lái)允許接下來(lái)數(shù)據(jù)選通的轉(zhuǎn)換。為了防止毛刺和偽PASS信號(hào)PASSN的產(chǎn)生，請(qǐng)注意圖7和圖8。圖7示出了一個(gè)左格雷碼4選1多路器單元700，和圖6所示的第一左格雷碼4選1多路器601相同。左格雷碼4選1多路單元700包括三個(gè)2選1多路器A，B，C。信號(hào)D0耦接到一個(gè)反相器U1，U1的輸出耦接到多路器A的輸入端I1。信號(hào)D1耦接到一個(gè)反相器U2，U2的輸出耦接到多路器A的輸入端I2。信號(hào)D2耦接到一個(gè)反相器U3，U3的輸出耦接到多路器B的輸入端I1。信號(hào)D3耦接到一個(gè)反相器U4，U4的輸出耦接到多路器B的輸入端I2。多路器A的輸出耦接到多路器C的輸入端I1，且多路器B的輸出耦接到多路器C的輸入端I2。SUMG0耦接到多路器A的選擇輸入端S2和多路器B的選擇輸入端S1。SUMG0經(jīng)過(guò)反相器U5，且反相器U5的輸出耦接到多路器A的S1和多路器B的S2。SUMG1耦接到多路器C的選擇輸入端S2和多路器B的選擇輸入端S1。SUMG1耦接到多路器C的S2，并經(jīng)過(guò)反相器U6，且反相器U6的輸出耦接到多路器C的S1。多路器C輸出B0。操作時(shí)，由于SUMG(5:0)是格雷編碼的，隨著相應(yīng)的二進(jìn)制選擇信號(hào)ASUM(5:0)的增加和減少，SUMG(5:0)每次只有1位在改變狀態(tài)。因此，如果SUMG0和SUMG1都為低，則D0經(jīng)過(guò)多路器A和C到輸出B0。如果SUMG0為高，則D1到輸出B0。如果SUMG1為高，則D2經(jīng)過(guò)多路器B和C。如果SUMG0和SUMG1都為高，則D3經(jīng)過(guò)多路器B和C到輸出B0。由于選擇位SUMG(1:0)只有1位可以隨著ASUM(5:0)的增加和減少改變狀態(tài)。因此輸出B0就不會(huì)有偽輸出。圖8示出了一個(gè)右格雷碼4選1多路器單元800，和圖6中相同名字的單元602相同。多路器800的單元和信號(hào)與圖7中的多路器700中那些相同序號(hào)的單元的配置和操作結(jié)構(gòu)相同。圖7中的左多路器700和圖8中的右多路器800不一樣的地方在于輸入到圖8中的多路器C的SUMG1與輸入到圖7中的多路器C的SUMG1是互補(bǔ)的。根據(jù)本發(fā)明，當(dāng)一個(gè)64選1格雷碼多路器600被提供給一個(gè)接收器420來(lái)鎖定源同步選通信號(hào)。由于隨著調(diào)整向量信號(hào)ASUM(5:0)的增加和減少，編碼6位選擇向量SUMG(5:0)每次只有1位被允許改變狀態(tài)，只允許選通信號(hào)的64個(gè)延遲版本中的一個(gè)通過(guò)到信號(hào)PASS#，因此就防止了接收器420的偽鎖定和使能。如前面所提到的，許多現(xiàn)在的源同步總線(xiàn)協(xié)議將在同一設(shè)備中以不同的傳輸率來(lái)操作不同信號(hào)集。例如，本領(lǐng)域技術(shù)人員會(huì)知道，x86兼容的數(shù)據(jù)總線(xiàn)在一個(gè)單獨(dú)的總線(xiàn)時(shí)鐘周期內(nèi)傳輸4個(gè)數(shù)據(jù)包，參考圖3的細(xì)節(jié)討論，在相同的x86兼容的總線(xiàn)上的地址信號(hào)集的地址數(shù)據(jù)的傳輸只限于在一個(gè)總線(xiàn)時(shí)鐘單個(gè)周期內(nèi)傳輸2個(gè)數(shù)據(jù)包。因此，x86兼容的地址總線(xiàn)被認(rèn)為是“2倍傳輸率”總線(xiàn)因?yàn)?個(gè)地址數(shù)據(jù)的數(shù)據(jù)包在一個(gè)總線(xiàn)時(shí)鐘周期內(nèi)被傳輸通過(guò)地址信號(hào)集。其它總線(xiàn)協(xié)議在同樣的結(jié)構(gòu)中，對(duì)信號(hào)集有不同的傳輸率。x86兼容的總線(xiàn)是一個(gè)好的例子來(lái)充分說(shuō)明很需要提供一個(gè)裝置來(lái)鎖定源同步選通，該裝置是適用于不同傳輸速率的。在x86兼容的例子中，需要提供一個(gè)源同步接收器鎖定技術(shù)，該技術(shù)可以配置為4倍傳輸率總線(xiàn)(如X86數(shù)據(jù)總線(xiàn))或2倍傳輸率總線(xiàn)(如X86地址總線(xiàn))。根據(jù)本發(fā)明，配置為不同傳輸率的鎖定源同步接收器的裝置將參考圖9和圖10來(lái)討論，盡管特別實(shí)施例示出了2倍傳輸率或4倍傳輸率的要求，采用這里教導(dǎo)的原則，這里揭露的實(shí)施例也可以用于其它傳輸率要求?，F(xiàn)在參考圖9，根據(jù)本發(fā)明，該框圖示出了一個(gè)2倍/4倍傳輸率動(dòng)態(tài)變量裝置900。裝置900包括和源同步選通鎖定裝置400相同數(shù)字編號(hào)的單元，其中百位數(shù)字變成了“9”。圖4中裝置400和圖9中的裝置900的不同點(diǎn)在于接收器920的構(gòu)成不同。在圖9中的接收器920，一個(gè)128抽頭的延遲單元921代替了圖4中的接收器420的64抽頭的延遲單元421。且2/4倍選擇邏輯器925接至128抽頭的延遲單元921和64路格雷編碼選擇多路轉(zhuǎn)換器922之間。在每個(gè)接收器920的倍數(shù)選擇邏輯信號(hào)DB1-DBN被用來(lái)指導(dǎo)2/4倍選擇邏輯器925選擇2倍傳輸率模式(如圖4中的接收器420)還是4倍傳輸率模式。倍數(shù)選擇邏輯信號(hào)DB1-DBN可以經(jīng)由IC上的邏輯(未示出)如經(jīng)由一個(gè)特殊寄存器，或者它可能被編程到可編程只讀存儲(chǔ)器，或者它在重啟的時(shí)候被提供。于是，圖4中的接收器420被擴(kuò)展由圖9中的接收器920代替。根據(jù)本發(fā)明，該接收器920提供了可選擇的鎖定4倍傳輸率或2倍傳輸率總線(xiàn)選通信號(hào)。例如，在現(xiàn)在的X86兼容的微處理器中，如參考圖1-圖8討論的那樣，數(shù)據(jù)總線(xiàn)是4倍傳輸率(如4個(gè)數(shù)據(jù)包每時(shí)鐘周期)，地址(或其它)總線(xiàn)是2倍傳輸率的，其在每個(gè)總線(xiàn)時(shí)鐘周期只傳輸2個(gè)地址數(shù)據(jù)的數(shù)據(jù)包。為了提供2倍傳輸率選通信號(hào)，在接收器920中有必要提供一個(gè)鎖定間隙，根據(jù)本發(fā)明，該間隙是4倍傳輸率總線(xiàn)鎖定間隙的2倍。換句話(huà)說(shuō)，該2倍傳輸率鎖定間隙必須比DCLK的4個(gè)周期略小，而不是比DCLK的2個(gè)周期略小。為了提供該特點(diǎn)，不需要修改圖4中示出的控制部分DLL410。于是，控制部分DLL910的操作，其中的單元911-915，該8X時(shí)鐘乘法器902和調(diào)整邏輯器904和圖4中的相同編號(hào)那些操作結(jié)構(gòu)相同，其中的百位數(shù)被替代為“9”。為了適應(yīng)2倍傳輸率總線(xiàn)，只需要測(cè)量控制部分DLL910的64抽頭中延遲單元911的延遲抽頭等于DCLK的2個(gè)時(shí)鐘周期的抽頭數(shù)量，在4倍傳輸率環(huán)境中，傳輸該6位編碼選擇向量SUMG(5:0)至每個(gè)接收器920，接收器920指示了兩個(gè)周期(和調(diào)整/編碼)的延遲。在實(shí)施例中，接收器920被修改了，包括在原來(lái)64路抽頭的延遲單元421的地方，換成了一個(gè)128路抽頭的延遲單元921。該128路抽頭延遲單元921的每一路抽頭和圖4中的64路抽頭的延遲單元421的延遲相同，來(lái)為在2倍傳輸率和4倍傳輸率的總線(xiàn)配置中鎖定選通信號(hào)提供相同的延遲。于是，128路抽頭的延遲單元921產(chǎn)生通過(guò)邏輯器924的輸出信號(hào)DSO#的128個(gè)延遲版本DELDS0#(127:0)，代替圖4中的接收器420中的64個(gè)版本。延遲版本DELDSO#(127:0)耦接到4倍/2倍選擇邏輯器925，在實(shí)施例中，該選擇邏輯器925選擇第一64個(gè)延遲版本DELDSO#(63:0)，DELDSO#(63:0)與DB#對(duì)應(yīng)來(lái)指示一個(gè)4倍傳輸率操作模式；并選擇DELDSO#(127:125:.....:3:1)的每個(gè)版本來(lái)與DB#對(duì)應(yīng)來(lái)指示一個(gè)2倍傳輸率操作模式。被選擇的延遲版本經(jīng)由信號(hào)E#(63:0)送到格雷碼多路器922，來(lái)通過(guò)編碼選擇向量SUMG(5:0)的指導(dǎo)來(lái)選擇通過(guò)信號(hào)PASS#。相應(yīng)地，當(dāng)DB#指示為4倍傳輸率模式，DSO#的延遲版本的低64個(gè)DELDSO#(63:0)被選擇，經(jīng)過(guò)選擇邏輯器925至格雷編碼多路器922，正如圖4中的接收器420。當(dāng)DB#指示2倍傳輸率模式，64個(gè)延遲版本經(jīng)過(guò)E(63:0)至格雷編碼多路器，為了經(jīng)由SUMG(5:0)的選擇。SUMG(5:0)被配置來(lái)指示參考時(shí)鐘信號(hào)DCLK的2個(gè)周期略小的延遲，但是因?yàn)槊總€(gè)其它延遲版本DELDSO#(127:125:.....:3:1)經(jīng)由E#(63:0)至格雷編碼多路器，選通信號(hào)DSTB#被鎖定的時(shí)間微略短于指示的鎖定間隙的兩倍，也就是說(shuō)，微略短于參考時(shí)鐘信號(hào)DCLK的4個(gè)周期?，F(xiàn)在跳到圖10，根據(jù)本發(fā)明的一實(shí)施例詳細(xì)給出了4倍/2倍選擇邏輯器1000的框圖。選擇邏輯器1000接收4倍/2倍選擇信號(hào)DB，DB耦接到多路平行配置的2選1的多路器J1-J64選擇輸入端S2。DB也耦接到反相器U1，U1的輸出耦接到多路器J1-J64選擇輸入端S1。圖10中的實(shí)施例1000描述了64路多路器J1-J64提供給圖9中的接收器920的可配置的4倍/2倍傳輸率操作。但是這里討論只是為了教導(dǎo)本發(fā)明清晰的必要的方面。其它實(shí)施例也可以被預(yù)想。接收選通信號(hào)的低64個(gè)延遲版本D(0:63)被順序耦接到每個(gè)多路器J1-J64的輸入端I1。每個(gè)接收選通信號(hào)的其它延遲版本被順序耦接到每個(gè)多路器J1-J64的輸入端I2，由D1開(kāi)始，到D127結(jié)束。在操作中，當(dāng)DB指示4倍傳輸率模式時(shí)，選擇輸入端S1/S2指導(dǎo)多路器J1-J64將信號(hào)D(0:63)放至到它們的輸入端I1來(lái)輸出E(0:63)。當(dāng)DB指示2倍傳輸率模式時(shí)，選擇輸入端S1/S2指導(dǎo)多路器J1-J64將信號(hào)D(1:3:...:127)放至到它們的輸入端I2來(lái)輸出E(0:63)。本發(fā)明的一個(gè)優(yōu)點(diǎn)是相應(yīng)配置的集成電路會(huì)在輕微噪聲約束的封裝中制造，這是現(xiàn)在的制造所要求的。因?yàn)楸景l(fā)明將同步選通接收器的接收鎖定了一段最優(yōu)的時(shí)間，通過(guò)集成電路的封裝傳達(dá)到選通信號(hào)的噪聲也被鎖定了。于是，本發(fā)明所涉及的集成電路可以采用更廉價(jià)的封裝技術(shù)，即可以采用較少的層數(shù)，更密集的信號(hào)軌跡集合和次優(yōu)的噪聲特性。盡管本發(fā)明及其對(duì)象、特性和優(yōu)點(diǎn)已經(jīng)被詳細(xì)描述了，本發(fā)明還包括其它的實(shí)施例。例如，盡管本發(fā)明的單元被以分布在集成電路中的接收器的概念來(lái)描述，本發(fā)明的發(fā)明者也留意到這樣的配置只是提出的實(shí)施例的其中一個(gè)。本發(fā)明也可以配置為在多個(gè)集成電路和其它提供印制電路板和相同的內(nèi)部耦接原理的設(shè)備上分布的接收器和DLL。另外，盡管本發(fā)明預(yù)期了在X86兼容的微處理器環(huán)境中，提供防止源同步選通探測(cè)錯(cuò)誤的實(shí)施例，在超出那樣環(huán)境以外的實(shí)施例也可以被認(rèn)為有用。例如，一個(gè)特別應(yīng)用的信號(hào)處理器或微處理器可以通過(guò)源同步協(xié)議與其它設(shè)備進(jìn)行數(shù)據(jù)通訊。因此，這樣設(shè)備也可以從這里揭露的裝置和方法中獲益。更進(jìn)一步，參考時(shí)鐘信號(hào)DCLK在這里被用作反映總線(xiàn)時(shí)鐘頻率、電壓和溫度變化的信號(hào)，也適用于產(chǎn)生指示鎖定接收器需要的延遲的向量。此外，根據(jù)本發(fā)明，DCLK的兩個(gè)周期被認(rèn)為是鎖定接收器的最有效的時(shí)間段。盡管如此，這些細(xì)節(jié)只是用來(lái)教導(dǎo)本發(fā)明最核心的要素，正如它在X86兼容的4倍速率源同步總線(xiàn)環(huán)境中被處理的那樣。在其它的應(yīng)用中，可能需要不同的參考信號(hào)和不同的延遲，本發(fā)明的原則也適用于這些應(yīng)用。例如，可能選擇一個(gè)是主時(shí)鐘信號(hào)的16倍的參考信號(hào)，并指示一個(gè)比參考信號(hào)的8個(gè)周期略小的延遲。此外，盡管本發(fā)明在實(shí)施例中只描述了具有包括相同數(shù)量抽頭的，即64個(gè)抽頭延遲單元的控制部分和接收器，本發(fā)明的發(fā)明者也注意到這不是本發(fā)明權(quán)利范圍的一個(gè)必需要素。必需的是在其延遲鎖定環(huán)中提供足夠數(shù)量抽頭來(lái)測(cè)量和指示參考時(shí)鐘的某個(gè)數(shù)量的周期的控制部分。在接收器的延遲單元中提供足夠數(shù)量抽頭來(lái)產(chǎn)生一個(gè)鎖定延遲，此鎖定延遲的長(zhǎng)度以控制鎖定環(huán)中測(cè)量和指示的周期數(shù)為基礎(chǔ)，這樣的接收器也是必需的。例如，本發(fā)明的一個(gè)實(shí)施例預(yù)期一個(gè)控制部分的延遲鎖定環(huán)有32路延遲單元，這些延遲單元測(cè)量DCLK的每個(gè)周期并提供與測(cè)量相當(dāng)?shù)男盘?hào)向量。該實(shí)施例為了在接收器產(chǎn)生一個(gè)鎖定延遲，接收器可能包括一個(gè)64抽頭的延遲單元，并將提供的信號(hào)向量的值加倍來(lái)產(chǎn)生一個(gè)比DCLK的2個(gè)周期略短的鎖定延遲。其它變化也同樣包括。任何本領(lǐng)域技術(shù)人員，可在運(yùn)用與本發(fā)明相同目的的前提下，使用本發(fā)明所揭露的概念和特別實(shí)施例來(lái)作為設(shè)計(jì)和改進(jìn)其它一些結(jié)構(gòu)的基礎(chǔ)。這些變化、替代和改進(jìn)不能背離權(quán)利要求書(shū)所界定的本發(fā)明的保護(hù)范圍。權(quán)利要求1.一種鎖定源同步選通接收器的可配置裝置，其特征在于，包括延遲鎖定環(huán)，用以接收參考時(shí)鐘信號(hào)，產(chǎn)生選擇向量信號(hào)以及編碼選擇向量信號(hào)，該編碼選擇向量信號(hào)指示了第一時(shí)間周期，該選擇向量信號(hào)用來(lái)在參考時(shí)鐘信號(hào)的多個(gè)連續(xù)延遲版本中選擇一個(gè)，其中該些參考時(shí)鐘信號(hào)的多個(gè)連續(xù)延遲版本是將該參考時(shí)鐘信號(hào)延遲預(yù)定數(shù)目個(gè)周期產(chǎn)生的，其中該第一時(shí)間周期短于該參考時(shí)鐘信號(hào)的該預(yù)定數(shù)目個(gè)周期；以及一個(gè)或多個(gè)選通接收器，耦接到該延遲鎖定環(huán)，用以接收該編碼選擇向量和相應(yīng)的選通信號(hào)，其中該選通接收器用來(lái)在選通信號(hào)轉(zhuǎn)換以后的該第一時(shí)間周期或第二時(shí)間周期內(nèi)將該選通信號(hào)的接收鎖定，通過(guò)在多個(gè)選通信號(hào)的連續(xù)延遲版本中選擇一個(gè)，該編碼選擇向量信號(hào)被用來(lái)決定該第一時(shí)間周期或該第二時(shí)間周期。2.如權(quán)利要求1所述的可配置裝置，其特征在于，該延遲鎖定環(huán)包括具有第一多路抽頭的第一延遲單元，該第一多路抽頭的每一路與該些參考時(shí)鐘信號(hào)的多個(gè)連續(xù)延遲版本一一對(duì)應(yīng)。3.如權(quán)利要求2所述的可配置裝置，其特征在于，該第一多路抽頭包括兩個(gè)連續(xù)串聯(lián)的反相器。4.如權(quán)利要求1所述的可配置裝置，其特征在于，該選通接收器包括具有第二多路抽頭的第二延遲單元，該第二多路抽頭的每一路與相應(yīng)的該些選通信號(hào)的多個(gè)連續(xù)延遲版本一一對(duì)應(yīng)，其中該第二多路抽頭的路數(shù)比該第一多路抽頭多。5.如權(quán)利要求1所述的可配置裝置，其特征在于，該源同步接收器耦接到四倍傳輸率源同步總線(xiàn)。6.如權(quán)利要求5所述的可配置裝置，其特征在于，該源同步接收器也耦接到二倍傳輸率的源同步總線(xiàn)。7.如權(quán)利要求1所述的可配置裝置，其特征在于，該參考時(shí)鐘信號(hào)來(lái)自于總線(xiàn)時(shí)鐘信號(hào)，該預(yù)定數(shù)目個(gè)周期包含兩個(gè)周期。8.如權(quán)利要求1所述的可配置裝置，其特征在于，該些參考時(shí)鐘信號(hào)的多個(gè)連續(xù)延遲版本輸入到多路器，其中該選擇向量信號(hào)被提供給該多路器的選擇輸入端，該多路器輸出該些參考時(shí)鐘信號(hào)的多個(gè)連續(xù)延遲版本中的一個(gè)。9.如權(quán)利要求1所述的可配置裝置，其特征在于，該些選通信號(hào)的多個(gè)連續(xù)延遲版本輸入到格雷碼多路器，其中該編碼選擇向量信號(hào)被提供給該格雷碼多路器的選擇輸入端，該格雷碼多路器輸出相應(yīng)的該些選通信號(hào)的多個(gè)連續(xù)延遲版本的中的一個(gè)。10.如權(quán)利要求9所述的可配置裝置，其特征在于，其中，還包括64選1的格雷碼多路器。11.一種鎖定源同步選通接收器的方法，其特征在于，包括下列步驟產(chǎn)生參考時(shí)鐘信號(hào)的多個(gè)連續(xù)延遲版本，該些參考時(shí)鐘信號(hào)的多個(gè)連續(xù)延遲版本是將參考時(shí)鐘信號(hào)延遲預(yù)定數(shù)目個(gè)周期產(chǎn)生的；根據(jù)選擇向量在該些參考時(shí)鐘信號(hào)的多個(gè)連續(xù)延遲版本中選擇一個(gè)；產(chǎn)生格雷編碼選擇向量來(lái)指示第一時(shí)間周期；以及在該選通信號(hào)轉(zhuǎn)換以后一鎖定時(shí)間內(nèi)，鎖定該選通信號(hào)的接收，該鎖定包括下列步驟指明該鎖定時(shí)間為該第一時(shí)間周期還是為第二時(shí)間周期，其中，該第二時(shí)間周期是該第一時(shí)間周期的多倍；產(chǎn)生該選通信號(hào)的多個(gè)連續(xù)延遲版本；以及通過(guò)在該些選通信號(hào)的多個(gè)連續(xù)延遲版本中選擇一個(gè)，采用該格雷編碼選擇向量來(lái)決定該鎖定時(shí)間。12.如權(quán)利要求11所述的鎖定源同步總線(xiàn)接收器的方法，其特征在于，該產(chǎn)生該參考時(shí)鐘信號(hào)的多個(gè)連續(xù)延遲版本的步驟還包括使用具備第一多路抽頭的延遲單元，該第一多路抽頭中的每一路與該些參考時(shí)鐘信號(hào)的多個(gè)連續(xù)延遲版本的一一對(duì)應(yīng)。13.如權(quán)利要求12所述的鎖定源同步總線(xiàn)接收器的方法，其特征在于，該產(chǎn)生該格雷編碼選擇向量的步驟包括使用具有第二多路抽頭的延遲單元，該第二多路抽頭中的每一路與該些選通信號(hào)的多個(gè)連續(xù)延遲版本一一對(duì)應(yīng)，該第二多路抽頭的路數(shù)比該第一多路抽頭的路數(shù)多。14.如權(quán)利要求11所述的鎖定源同步總線(xiàn)接收器的方法，其特征在于，該產(chǎn)生該參考時(shí)鐘信號(hào)的多個(gè)連續(xù)延遲版本的步驟包括由總線(xiàn)時(shí)鐘信號(hào)導(dǎo)出該參考時(shí)鐘信號(hào)，并規(guī)定該預(yù)定數(shù)目個(gè)周期為兩個(gè)周期。15.如權(quán)利要求11所述的鎖定源同步總線(xiàn)接收器的方法，其特征在于，該產(chǎn)生該參考時(shí)鐘信號(hào)的多個(gè)連續(xù)延遲版本的步驟包括將該些參考時(shí)鐘信號(hào)的多個(gè)連續(xù)延遲版本提供給多路器的輸入端；以及將該選擇向量提供給該多路器的選擇輸入端，于是，該多路器輸出該些參考時(shí)鐘信號(hào)的多個(gè)連續(xù)延遲版本中的一個(gè)。16.如權(quán)利要求11所述的鎖定源同步總線(xiàn)接收器的方法，其特征在于，該產(chǎn)生該選通信號(hào)的多個(gè)連續(xù)延遲版本的步驟包括將該些選通信號(hào)的多個(gè)連續(xù)延遲版本輸入到格雷碼多路器；以及將該編碼選擇向量信號(hào)提供給該格雷碼多路器的選擇輸入端，于是，該格雷碼多路器輸出該些選通信號(hào)的多個(gè)連續(xù)延遲版本中的一個(gè)。全文摘要本發(fā)明提供一種鎖定源同步選通接收器的裝置，其包括延遲鎖定環(huán)和選通接收器。該延遲鎖定環(huán)接收參考時(shí)鐘，并產(chǎn)生選擇向量信號(hào)和編碼選擇向量信號(hào)。該選擇向量用來(lái)在參考時(shí)鐘信號(hào)的多個(gè)延遲版本中選擇一個(gè)，該些參考時(shí)鐘信號(hào)的多個(gè)延遲版本是由該參考時(shí)鐘信號(hào)延遲預(yù)定數(shù)目個(gè)周期產(chǎn)生的。該選擇向量減去一個(gè)量值，被格雷編碼后用來(lái)指示第一時(shí)間周期。選通接收器都與延遲鎖定環(huán)耦接。每個(gè)選通接收器接收該編碼選擇向量信號(hào)和相應(yīng)的選通信號(hào)，并在相應(yīng)選通信號(hào)轉(zhuǎn)換后的第一時(shí)間周期內(nèi)將相應(yīng)的選通信號(hào)鎖定。格雷碼多路器用該編碼選擇向量信號(hào)選擇相應(yīng)選通信號(hào)的一個(gè)延遲版本來(lái)決定該第一時(shí)間周期。文檔編號(hào)H03L7/06GK101079018SQ20071013711公開(kāi)日2007年11月28日申請(qǐng)日期2007年7月19日優(yōu)先權(quán)日2007年1月29日發(fā)明者詹姆斯·R·倫德伯格,達(dá)賴(lài)厄斯·D·加斯金斯申請(qǐng)人:威盛電子股份有限公司