專利名稱：接口電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于半導(dǎo)體器件的接口電路。具體的，本發(fā)明涉及一種例如短線串行端接邏輯(SSTL)的小振幅信號接口電路。
技術(shù)背景近年來，由于半導(dǎo)體器件的運行速度增加，更經(jīng)常地使用采用小振幅信號 接口 (例如SSTL)和輸入/輸出同步信號以高速度向例如DDR SDRAM (雙數(shù) 據(jù)率同步動態(tài)隨機存儲器)或類似的外部接口傳輸數(shù)據(jù)的技術(shù)。圖13示出了一種示例性接口 SSTL—2，其是電子元件工業(yè)聯(lián)合會(JEDEC) 標準No.8-9B (JESD8-9B)中說明的一種SSTL。接口電路連接在半導(dǎo)體器件 的信息處理單元(未示出)和外部器件(例如，DDR SDRAM)之間，所述半 導(dǎo)體器件為VIN側(cè)器件，所述外部器件為VOUT側(cè)器件。VOUT側(cè)器件經(jīng)由 串聯(lián)電阻器RS連接到傳輸信道。VIN側(cè)器件包括輸入緩沖門、輸出緩沖門、 和終端電阻器RT。終端電阻器RT的一端連接到傳輸信道，而另一端連接到 電壓VTT (即，電源電壓VDDQ的一半)。當VOUT側(cè)器件輸出等于電源電壓VDDQ的"1"電平或等于地VSS的 "0"電平，由于串聯(lián)電阻器RS和終端電阻RT，向VIN側(cè)輸入緩沖門提供低 于電源電壓VDDQ的"1"電平或高于地VSS的"0"電平。換句話說，提供 了小振幅信號。因此，包括電流鏡負載的差分放大電路廣泛地用于VIN側(cè)輸 入緩沖門。由差分放大電路形成的輸入緩沖門接收提供給VIN側(cè)器件的小振幅信號 VIN。在輸入緩沖門中，小振幅信號VIN的幅度與電壓VREF (即，電源電壓 VDDQ的一半)的幅度比較來確定"1/0"電平。在差分放大電路中，當它處于激活狀態(tài)時，直通電流一直在流。因此，能 耗大于由互補金屬氧化物(CMOS)電路形成的輸入緩沖門，但是可以以高速 度輸入小振幅信號。同時，當VOUT側(cè)器件沒有輸出"1/0"電平(即，高阻
抗狀態(tài)(Hi-Z狀態(tài)))，傳輸信道的電壓由于終端電阻RT保持在VDDQX1/2。 另一方面，采用了用于使用輸入/輸出同步信號以高速向DDR SDRAM等 傳輸數(shù)據(jù)和從DDR SDRAM等接收數(shù)據(jù)的方法。在該技術(shù)中，當數(shù)據(jù)被輸入 或輸出，發(fā)送側(cè)器件(例如，半導(dǎo)體器件)與輸入/輸出同步信號DQS的邊沿 同步地提供數(shù)據(jù)，而接收側(cè)器件(例如，DDR SDRAM)與提供的輸入/輸出 同步信號的邊沿同步地接收數(shù)據(jù)。從而，數(shù)據(jù)和輸入/輸出同步信號之間的延 遲的變化減小，這樣數(shù)據(jù)可以容易地與輸入/輸出同步信號同步而與發(fā)送器和 接收器之間的距離無關(guān)。圖14是JEDEC標準No.79D (JESD79D)中說明的對DDR SDRAM寫操 作的示例性時序圖。圖14中，"CK"表示時鐘，"/CK"表示反相時鐘，而"COMMAND"共同地表示命令，"Address"共同地表示存儲體(banks)和 地址，"DQS"表示輸入/輸出同步信號，"DQ"表示數(shù)據(jù)信號，而"DM"表 示寫數(shù)據(jù)掩碼允許信號。當關(guān)于DDR SDRAM執(zhí)行寫操作時，從半導(dǎo)體器件 輸出輸入/輸出同步信號DQS和數(shù)據(jù)信號DQ。在周期T0，半導(dǎo)體器件輸出寫命令(Write)，寫存儲體(Bw)，和寫地址(Cw)o接近周期T1，半導(dǎo)體器件使得輸入/輸出同步信號DQS達到"0"電平。 在周期Tl的某一點，半導(dǎo)體器件輸出第一寫數(shù)據(jù)D0作為數(shù)據(jù)信號DQ。這里， 從當輸入/輸出同步信號DQS第一次達到"0"電平到當輸入/輸出同步信號達 到"1"電平的間隔稱為前導(dǎo)(preamble)。在周期T2的開始，半導(dǎo)體器件使得輸入/輸出同步信號DQS從"0"電平 變?yōu)?1"電平，并且DDR SDRAM和該時序同步地接收寫數(shù)據(jù)DO。在周期 T2的某一點，半導(dǎo)體器件輸出第二寫數(shù)據(jù)Dl作為數(shù)據(jù)信號DQ。在周期T3 的開始，半導(dǎo)體器件使得輸入/輸出同步信號DQS從"1"電平變?yōu)?0"電平， 并且DDR SDRAM和該時序同步地接收寫數(shù)據(jù)Dl 。這樣，半導(dǎo)體器件每個時鐘周期轉(zhuǎn)換輸入/輸出同步信號DQS的"1/0"電 平并且與輸入/輸出同步信號DQS的上升沿和下降沿同步以及在其間的某點輸 出數(shù)據(jù)信號DQ。當已經(jīng)輸出預(yù)定數(shù)目的數(shù)據(jù)信號DQ(圖14中，四塊寫數(shù)據(jù)D0、D1、D2、 D3)，半導(dǎo)體器件在下一個周期T6掛起輸入/輸出同步信號DQS的輸出(即，
使得輸入/輸出同步信號DQS的輸出達到"Hi-Z狀態(tài)")。這里，從當輸入/輸出同步信號DQS最近達到"0"電平到當輸入/輸出同歩信號達到"Hi-Z狀態(tài)"的間隔稱為后導(dǎo)(postamble)。圖15是JEDEC標準No.79D (JESD79D)中說明的對DDR SDRAM讀操作的示例性時序圖。圖15中，"CK"表示時鐘，"/CK"表示反相時鐘，而 "COMMAND" 共同地表示命令，"Address"共同地表示存儲體和地址， "DQS"表示輸入/輸出同歩信號，"DQ"表示數(shù)據(jù)信號。在從DDR SDRAM的讀操作期間，從DDR SDRAM輸出輸入/輸出同步信號DQS和數(shù)據(jù)信號DQ。這里注意，假設(shè)等待時間(latency)(從當DDR SDRAM接收命令到當DDRSDRAM輸出數(shù)據(jù)的延遲(按時鐘周期計))為"兩個周期(CL二2)"。在周期T0中，半導(dǎo)體器件輸出讀命令(Read),讀存儲體(bank) (Br)，和讀地址(Cr)。接近周期T2 (等待時間前一個周期)，DDR SDRAM使得輸入/輸出同步 信號DQS達到"0"電平。這里，從當輸入/輸出同步信號DQS第一次達到"0" 電平到當輸入/輸出同歩信號達到"1"電平的間隔稱為前導(dǎo)(preamble)。在周期T4的開始(等待時間之后)，DDR SDRAM使得輸入/輸出同步信 號DQS達到"1"電平，并且同時輸出第一讀數(shù)據(jù)DO作為數(shù)據(jù)信號DQ。在 周期T5的開始，DDR SDRAM使得輸入/輸出同歩信號DQS達到"0"電平， 并且同時輸出第一讀數(shù)據(jù)Dl作為數(shù)據(jù)信號DQ。這樣，DDR SDRAM在每個時鐘周期轉(zhuǎn)換輸入/輸出同步信號DQS的"1/0" 電平并且與輸入/輸出同歩信號DQS的上升沿和下降沿同歩地輸出數(shù)據(jù)信號 DQ。當己經(jīng)輸出預(yù)定數(shù)目的數(shù)據(jù)信號DQ(圖15中，四塊讀數(shù)據(jù)D0、D1、D2、 D3 )，DDR SDRAM在下一個周期T8掛起輸入/輸出同步信號DQS的輸出(即， 使得輸入/輸出同步信號DQS的輸出達到"Hi-Z狀態(tài)")。并且，DDR SDRAM 使得輸入/輸出同步信號DQS達到"Hi-Z狀態(tài)"，同時，還使得數(shù)據(jù)信號DQ 達到"Hi-Z狀態(tài)"。這里，從當輸入/輸出同步信號DQS最近達到"0"電平到 當輸入/輸出同步信號達到"Hi-Z狀態(tài)"的間隔稱為后導(dǎo)(postamble)。由于以高速度傳輸輸入/輸出同步信號DQS和數(shù)據(jù)DQ，典型地為半導(dǎo)體 器件和DDR SDRAM提供例如SSTL或類似的小振幅信號接口 。同時，輸入/
輸出同步信號DQS和數(shù)據(jù)DQ都是可以由半導(dǎo)體器件和DDR SDRAM輸出的 雙向信號。當半導(dǎo)體器件和DDR SDRAM都不輸出輸入/輸出同步信號DQS 時，輸入/輸出同步信號DQS是處于"Hi-Z狀態(tài)"。類似的，當半導(dǎo)體器件和 DDR SDRAM都不輸出數(shù)據(jù)信號DQ時，數(shù)據(jù)信號DQ是處于"Hi-Z狀態(tài)"。 假設(shè)如圖13所示接口由SSTL形成，當輸入/輸出同步信號DQS達到"Hi-Z 狀態(tài)"，由于終端電阻器RT，輸入緩沖門的輸入的電勢保持在"VDDQXl/2"。在圖13的SSTL—2接口中，預(yù)期差分放大電路被用作輸入緩沖門。差分 放大電路可以高速接收小振幅信號，然而在激活狀態(tài)中直通電流一直在流，導(dǎo) 致大量的能耗。同時，在SSTL—2接口中，需要參考電壓VREF來確定除電源 電壓VDDQ之外小振幅信號的"l/0"電平。此外，差分放大電路是模擬電路， 從而需要相對大的安裝區(qū)。為了解決這些問題，預(yù)期使用除了差分放大電路以外的輸入緩沖門(例如， 由CMOS電路形成的輸入緩沖門)。然而，在圖13的接口中，當輸入/輸出同 步信號DQS處于"Hi-Z狀態(tài)"，輸入緩沖門的輸入的電勢是"VDDQXl/2"， 從而直通電流流過輸入緩沖門。在CMOS電路中，當直通電流持續(xù)流動，電 路中發(fā)生惡化或破壞。因此，很難用CMOS電路形成的輸入緩沖門代替差分 放大電路形成的輸入緩沖門。因此，當使用CMOS電路形成的輸入緩沖門時，需要從接口電路取消終 端電阻器RT。通過這樣的配置，當沒有任何半導(dǎo)體器件和DDR SDRAM輸出 雙向信號(即，輸入/輸出同步信號DQS和數(shù)據(jù)信號DQ)時，傳輸信道的電 勢(即VOUT側(cè)器件的輸入/輸出終端的電勢和VIN側(cè)輸入緩沖門的輸入的電 勢)為不確定(即，"Hi-Z狀態(tài)")，從而電勢電平相當不穩(wěn)定。這樣，傳輸信 道的電勢容易由于噪聲等而變化，從而輸入緩沖門誤識別由于噪聲引起的電勢 變化為"1/0"電平的變化。特別是，由于輸入/輸出同步信號DQS采用其上升 沿和下降沿控制數(shù)據(jù)DQ的接收，如果在輸入緩沖門中錯誤地識別輸入/輸出 同步信號DQS的"1/0"電平，則不能用正確的時序接收數(shù)據(jù)DQ，導(dǎo)致錯誤 的操作。圖16示出了另一接口電路的示例性配置。除了取消了圖13的終端電阻器 RT并且提供由CMOS電路形成的輸入緩沖門代替由差分放大電路形成輸入緩 沖門之外，該接口電路具有類似于圖13的配置。其它部分類似于圖13。
圖17示出了當使用圖16的接口電路時，從DDR SDRAM的讀操作的示 例性時序圖。圖17中，"CK"表示時鐘，"/CK"表示反相時鐘，而 "COMMAND" 共同地表示命令，"Address"共同地表示存儲體和地址， "DQS"表示輸入/輸出同步信號，"DQSI"表示從接口電路向半導(dǎo)體器件提供 的DQS輸入，并且"DQ"表示數(shù)據(jù)信號。當從DDR SDRAM執(zhí)行讀操作時， 從半導(dǎo)體器件輸出輸入/輸出同步信號DQS和數(shù)據(jù)信號DQ。注意，這里假設(shè) 等待時間為"兩個周期"。在周期T0中，半導(dǎo)體器件輸出讀命令(Read)，讀存儲體(bank) (Br)， 和讀地址(Cr)。接近周期T2 (等待時間前一個周期)，DDR SDRAM使得輸入/輸出同步 信號DQS達到"O"電平。這里，由于輸入/輸出同步信號DQS在周期T2之 前的周期中處于"Hi-Z狀態(tài)"，電勢容易由于噪聲等而變化。例如，如果輸入 /輸出同步信號DQS的電平在周期T1中變化，在經(jīng)由接口電路向半導(dǎo)體器件 提供的DQS輸入DQSI中發(fā)生"1/0"電平的變化。這樣，半導(dǎo)體器件與該變 化同步錯誤地接收數(shù)據(jù)信號DQ。這樣，當小振幅信號接口 (例如，SSTL)中的輸入緩沖門由除了差分放 大電路外的電路形成時，產(chǎn)生各種問題，包括由于直通電流的電路破壞，由于 錯誤識別"1/0"電平的錯誤操作，等等。發(fā)明內(nèi)容提供本發(fā)明解決這些問題。本發(fā)明的一個目的在于提供一種能夠防止半導(dǎo) 體器件錯誤地識別信號電平的接口電路。本發(fā)明的另一個目的在于提供一種輸 入緩沖門可以由除了差分放大電路以外的電路形成的接口 。根據(jù)本發(fā)明的一個方面，提供了一種在半導(dǎo)體器件中使用的接口電路，該 接口電路具有向外部提供信號的信號輸出模式、從外部接收信號的信號輸入模 式、和不從外部提供信號且不向外部提供信號的無信號提供模式。所述接口電 路包括用于在信號輸入模式下從外部接收信號和在信號輸出模式下從半導(dǎo)體 器件接收信號的信號輸入/輸出終端；具有連接到信號輸入/輸出終端的輸入終 端并且用于向半導(dǎo)體器件輸出在輸入終端接收的信號的輸入緩沖門電路；以及 用于在無信號提供模式下把輸入緩沖門電路的輸入終端的電勢電平固定在預(yù)
定電平并且在信號輸出模式和信號輸入模式下去除輸入電平控制電路的電勢 電平的固定。
在接口電路中，當沒有從任何半導(dǎo)體器件和外部(例如，外部器件)提 供信號時，輸入緩沖門電路的輸入的電勢電平是固定的。因此，可以防止輸入 緩沖門電路的輸入的電勢電平由于噪聲等而變化，從而使得可以防止半導(dǎo)體器 件錯誤地識別信號電平。同時，當從半導(dǎo)體器件或外部提供信號時，輸入緩沖 門電路的輸入的電勢電平的固定被去除，因此信號傳播沒有被干擾。此外，不 同于現(xiàn)有技術(shù)，不需要使用參考電壓來確定信號電平，因此沒有直通電流流過 輸入緩沖門電路。因此，不需要使用差分放大電路作為輸入緩沖門電路(即， 輸入緩沖門電路可以由除了差分放大電路以外的電路形成)。從而，可以減少 能耗，從而使得可以減小電路規(guī)模。
優(yōu)選的，輸入電平控制電路包括具有開狀態(tài)和關(guān)狀態(tài)的電阻電路，其 中在開狀態(tài)下信號輸入/輸出終端的電勢電平被上拉或下拉，以及在關(guān)狀態(tài)下 信號輸入/輸出終端的電勢電平?jīng)]有被上拉或下拉；以及用于使得電阻電路在 無信號提供模式下達到開狀態(tài)而在信號輸出模式和信號輸入模式下達到關(guān)狀 態(tài)的電阻控制電路。
在接口電路中，通過電阻電路達到開狀態(tài)，信號輸入/輸出終端的電勢電 平被固定。同時，通過電阻電路達到關(guān)狀態(tài)，信號輸入/輸出終端的電勢電平 的固定被去除。
同時，優(yōu)選的，接口電路還包括具有輸入終端和輸出終端的輸出緩沖 門電路，所述輸出終端連接到信號輸入/輸出終端，并且具有信號輸出狀態(tài)和 高阻狀態(tài)，在信號輸出狀態(tài)下所述輸出緩沖門電路輸出在輸入終端接收的信 號，并且在高阻狀態(tài)下，即使在輸入終端接收到信號，輸出緩沖門電路也不輸 出信號；以及用于使得輸出緩沖門電路在信號輸出模式和無信號提供模式下達 到信號輸出狀態(tài)并且在信號輸入模式下達到高阻抗狀態(tài)的輸出控制電路。所述 輸入電平控制電路包括用于在信號輸出模式下輸出第一 電平信號和在無信號 提供模式下輸出第二電平信號的電平控制電路；以及連接在半導(dǎo)體器件和輸出 緩沖門電路的輸入終端之間的邏輯電路，并且所述邏輯電路用于當從電平控制 電路輸出第一電平信號時向輸出緩沖門電路輸出具有預(yù)定電勢電平的信號，而 當從電平控制電路輸出第二電平信號時向輸出緩沖門電路輸出來自半導(dǎo)體器 件的信號。在接口電路中，當沒有從任何半導(dǎo)體器件和外部(例如，外部器件)提 供信號，輸出緩沖門電路輸出具有預(yù)定電平的信號，因此信號輸入/輸出終端 的電勢電平固定在預(yù)定的電平。同時，當從半導(dǎo)體器件提供信號，輸出緩沖門 電路輸出來自半導(dǎo)體器件的信號，因此信號輸入/輸出終端的電勢電平的固定 被去除，并且向外部器件提供來自半導(dǎo)體器件的信號。此外，當從外部器件提 供信號時，輸出緩沖門電路處于高阻抗狀態(tài)，因此信號輸入/輸出終端的電勢 電平的固定被去除，并且經(jīng)由輸入緩沖門電路向半導(dǎo)體器件提供來自外部器件 的信號。同時，優(yōu)選的，輸入電平控制電路包括具有開狀態(tài)和關(guān)狀態(tài)的電阻電 路，其中在開狀態(tài)下信號輸入/輸出終端的電勢電平被上拉或下拉，并且在關(guān) 狀態(tài)下信號輸入/輸出終端的電勢電平?jīng)]有被上拉或下拉；以及電阻控制電路， 用于使得電阻電路在無信號提供模式下達到開狀態(tài)而在信號輸出模式下達到 關(guān)狀態(tài)，并且檢査輸入緩沖門電路的輸入終端的電勢電平，根據(jù)電勢電平的檢 査結(jié)果，使得電阻電路在信號輸入模式下達到關(guān)狀態(tài)。在接口電路中，當檢査到信號傳播開始(前導(dǎo))，電阻控制電路使得電阻 電路達到關(guān)狀態(tài)。根據(jù)本發(fā)明的另一個方面，提供一種在半導(dǎo)體器件下使用的接口電路， 該接口電路具有向外部提供信號的信號輸出模式、從外部接收信號的信號輸入 模式、和不從外部提供信號且不向外部提供信號的無信號提供模式。所述接口 電路包括用于在信號輸入模式下從外部接收信號和在信號輸出模式下從半導(dǎo) 體器件接收信號的信號輸入/輸出終端；具有連接到信號輸入/輸出終端的輸入 終端并且用于向半導(dǎo)體器件輸出在輸入終端接收的信號的輸入緩沖門電路；以 及用于在無信號提供模式下把輸入緩沖門電路的輸出終端的電勢電平固定在 預(yù)定電平并且在信號輸入模式下去除輸出電平控制電路的電勢電平的固定。在接口電路中，當沒有從任何半導(dǎo)體器件和外部(例如，外部器件)提供 信號，輸入緩沖門電路輸出的電勢電平是固定的。因此，可以防止錯誤檢測的 信號提供給半導(dǎo)體器件，從而使得可以防止半導(dǎo)體器件錯誤地識別信號電平。 同時，當信號從外部提供給半導(dǎo)體器件時，輸入緩沖門電路的電勢電平的固定 被去除，因此信號傳播沒有被干擾。此外，不同于現(xiàn)有技術(shù)，不需要使用參考
電壓來確定信號電平，因此沒有直通電流流過輸入緩沖門電路。因此，不需要 使用差分放大電路作為輸入緩沖門電路(g卩，輸入緩沖門電路可以由差分放大 電路以外的電路形成)。從而，可以減少能耗，從而使得可以減少電路規(guī)模。優(yōu)選的，輸出電平控制電路包括用于在無信號提供模式下輸出第一電 平信號和在信號輸入模式下輸出第二電平信號的電平控制電路；以及連接在輸 入緩沖門電路的輸出終端和半導(dǎo)體器件之間的邏輯電路，該邏輯電路用于當從 電平控制電路輸出第一電平信號時向半導(dǎo)體器件輸出具有預(yù)定電勢電平的信 號，而當從電平控制電路輸出第二電平信號時輸出所述輸入緩沖門電路的輸 出。在接口電路中，當沒有從任何半導(dǎo)體器件和外部(例如，外部器件)提供 信號時，具有預(yù)定電平的信號提供給半導(dǎo)體器件，但是不是輸入緩沖門電路的 輸出，因此輸入緩沖門電路的輸出的電勢電平固定在預(yù)定的電平。同時，當從 外部向半導(dǎo)體器件提供信號時，輸入緩沖門電路的輸出提供給半導(dǎo)體器件，因 此信號傳播沒有被干擾。


圖1示出了根據(jù)本發(fā)明第一實施方式的接口電路的配置圖； 圖2是用于說明圖1中從半導(dǎo)體器件向外部器件寫處理期間接口電路的操 作的時序圖；圖3是用于說明圖1中的從外部器件向半導(dǎo)體器件讀處理期間接口電路的 操作的時序圖；圖4示出了根據(jù)本發(fā)明第二實施方式的接口電路的配置圖； 圖5是用于說明圖4中的從半導(dǎo)體器件向外部器件寫處理期間接口電路的 操作的時序圖；圖6是用于說明圖4中的從外部器件向半導(dǎo)體器件讀處理期間接口電路的 操作的時序圖；圖7示出了根據(jù)本發(fā)明第三實施方式的接口電路的配置圖； 圖8是用于說明圖7中的從半導(dǎo)體器件向外部器件寫處理期間接口電路的 操作的時序圖；圖9是用于說明圖7中的從外部器件向半導(dǎo)體器件讀處理期間接口電路的操作的時序圖；圖10示出了根據(jù)本發(fā)明第四實施方式的接口電路的配置圖；圖11是用于說明圖10中的從半導(dǎo)體器件向外部器件寫處理期間接口電路的操作的時序圖；圖12是用于說明圖10中的從外部器件向半導(dǎo)體器件讀處理期間接口電路 的操作的時序圖；圖13示出了傳統(tǒng)接口電路的配置圖；圖14是用于說明在現(xiàn)有技術(shù)中從半導(dǎo)體器件向外部器件寫處理期間圖13 的接口電路的操作的時序圖；圖15是用于說明在現(xiàn)有技術(shù)中從外部器件向半導(dǎo)體器件讀處理期間圖13 的接口電路的操作的時序圖；圖16示出了采用CMOS電路代替輸入緩沖并且取消了終端電阻器的傳統(tǒng) 接口電路的配置；以及圖17是用于說明在現(xiàn)有技術(shù)中從外部器件向半導(dǎo)體器件讀處理期間圖16 的接口電路的操作的時序圖。
具體實施方式
下文中，將參照

本發(fā)明的實施方式。注意相同或?qū)?yīng)部分由相 同的附圖標記表示并且不重復(fù)說明。 (第一實施方式) <配置>圖1示出了根據(jù)本發(fā)明第一實施方式的接口電路1。接口電路1是包括在 半導(dǎo)體器件10中的接口并且夾在外部器件20和包括在半導(dǎo)體器件10中的信 息處理單元11之間。這里，外部器件20是DDR SDRAM (雙數(shù)據(jù)率SDRAM) 并且具有小振幅信號接口 (例如，SSTL—2接口)。信息處理單元ll經(jīng)由接口 電路1向外部器件20傳輸輸入/輸出同步信號DQS和從外部器件20接收輸入 /輸出同步信號DQS。信息處理單元11還向外部器件20發(fā)送各種信號(命令 COMMAND、地址Address、數(shù)據(jù)信號DQ、和數(shù)據(jù)掩碼信號DM)并且從外 部器件20接收各種信號(命令COMMAND、地址Address、數(shù)據(jù)信號DQ、 和數(shù)據(jù)掩碼信號DM)。
接口電路1包括輸入/輸出同步信號終端101、輸入緩沖門102、下拉電阻器RD103、開關(guān)元件(晶體管)104、下拉控制電路105、輸出緩沖門106、 和輸出控制電路107。輸入/輸出同步信號終端101連接到外部器件20的輸入/輸出同步信號終 端21，并且從外部器件20接收輸入/輸出同步信號DQS。輸入緩沖門102具有連接到輸入/輸出同步信號終端101的輸入終端。輸 入緩沖門102從輸入/輸出同步信號終端101接收輸入/輸出同步信號DQS，并 且向信息處理單元11輸出信號DQS作為DQS輸入DQSI。下拉電阻器RD103和開關(guān)元件104串聯(lián)連接在輸入/輸出同步信號終端 101和地電勢VSS之間。下拉控制電路105控制開關(guān)元件104的開/關(guān)來轉(zhuǎn)換下拉的開/關(guān)。輸出緩沖門106具有連接到輸入/輸出同步信號終端101的輸出終端和從 信息處理單元11接收DQS輸出DQSO的輸入終端。輸出緩沖門106可以轉(zhuǎn) 換輸出狀態(tài)，S卩，其中在輸入終端接收的信號從輸出終端輸出的"信號輸出狀 態(tài)"和其中即使當輸入終端接收到信號也不輸出信號的"高阻抗狀態(tài)(Hi-Z 狀態(tài))"。輸出控制電路107控制輸出緩沖門106的輸出狀態(tài)。 <寫處理期間的操作>下面將參照圖2說明圖1中當數(shù)據(jù)從半導(dǎo)體器件10寫到外部器件20時， 接口電路1的操作。圖2中，"CK"表示時鐘，"/CK"表示反相時鐘， "COMMAND"共同地表示從信息處理單元11向外部器件20發(fā)送的命令， "Address"共同地表示從信息處理單元11向外部器件20發(fā)送的存儲體和地 址，"DQS"表示從輸出緩沖門106向輸入/輸出同步信號終端101提供的輸入 /輸出同步信號，"DQS—OE"表示輸出控制電路107的輸出，而"DQS一PDEN" 表示下拉控制電路105的輸出。同時，"DQ"表示從信息處理單元11向外部 器件20發(fā)送的數(shù)據(jù)信號，而"DM"表示從信息處理單元11向外部器件20 發(fā)送的寫數(shù)據(jù)掩碼允許信號。周期T0之前，由于輸出控制電路107的輸出DQS—OE為"0"電平，輸 出緩沖門106的輸出狀態(tài)處于"Hi-Z狀態(tài)"。同時，由于下拉控制電路105的 輸出DQS—PDEN為"1"電平，輸入/輸出同步信號終端101經(jīng)由下拉電阻器
RD103連接到地電勢VSS (卩拉為開(ON))。從而輸入/輸出同步信號終端 101的輸入和輸入緩沖門102的輸入的電勢電平固定在"0"電平。在周期TO，信息處理單元11向外部器件輸出寫命令"Write",寫存儲體 "Bw"，和寫地址"Cw"。接近周期T1，信息處理單元11使得DQS輸出DQSO達到"0"電平(開 始提供DQS輸出DQSO)。同時，輸出控制單元107使得它自己的輸出DQS—OE 達到"l"電平并且從而使得輸出緩沖門106的輸出狀態(tài)達到"信號輸出狀態(tài)"。 從而，輸出緩沖門106輸出具有"0"電平的輸入/輸出同步信號DQS。同時， 下拉控制電路105使得它自己的輸出DQS—PDEN達到"0"電平，從而轉(zhuǎn)換下 拉為關(guān)(OFF)(即，轉(zhuǎn)換開關(guān)元件104為關(guān))。從而，輸入/輸出同步信號終端 101的電平固定被去除，因此經(jīng)由輸入/輸出同步信號終端101向外部器件20 提供輸出緩沖門106的輸出(輸入/輸出同步信號DQS)(開始提供輸入/輸出 同步信號DQS)。在周期T1的某一點，信息處理單元11向外部器件20輸出第一寫數(shù)據(jù)D0 作為數(shù)據(jù)信號DQ。在周期T2的開始，信息處理單元11使得DQS輸出DQSO達到"1"電 平。從而，輸出緩沖門106的輸出(輸入/輸出同步信號DQS)從"0"電平變 為"1"電平。外部器件20與輸入/輸出同步信號DQS的上升沿同步地從信息 處理單元11接收第一寫數(shù)據(jù)D0。這里，從當輸入/輸出同步信號DQS第一次 達到"0"電平(開始輸入/輸出同步信號DQS的輸出)到當輸入/輸出同歩信 號達到"1"電平的間隔稱為前導(dǎo)。在周期T2的某一點，信息處理單元11輸出第二寫數(shù)據(jù)Dl作為數(shù)據(jù)信號 DQ。在周期T3的開始，信息處理單元11使得DQS輸出DQSO達至U "0"電 平。從而，輸出緩沖門106的輸出(輸入/輸出同步信號DQS)從"l"電平變 為"0"電平。外部器件20與輸入/輸出同步信號DQS的下降沿同步地從信息 處理單元11接收第二寫數(shù)據(jù)D1。在周期T4和T5，執(zhí)行類似于周期T2和T3的過程，因此信息處理單元 ll轉(zhuǎn)換DQS輸出DQSO的電勢電平，并且輸出寫數(shù)據(jù)D2和D3。外部器件 20與輸入/輸出同步信號DQS的上升沿和下降沿同步地從信息處理單元11接 收寫數(shù)據(jù)D2和D3。
這樣，信息處理單元11在由時鐘"CK"和反相時鐘"/CK"限定的每個時鐘周期順序輸出預(yù)定數(shù)目的寫數(shù)據(jù)DQ (圖2中為四)，并且轉(zhuǎn)換DQS輸出 DQSO的電勢電平(交替輸出"0"電平和"1"電平)。外部器件20與輸入/ 輸出同步信號DQS的上升沿和下降沿同步地從信息處理單元11接收數(shù)據(jù)信號 DQ。當由外部器件20已經(jīng)接收到預(yù)定數(shù)目的寫數(shù)據(jù)，半導(dǎo)體器件10的寫操 作結(jié)束。
在周期T6的開始，信息處理單元11結(jié)束DQS輸出DQS0的輸出，因此 輸入/輸出同步信號DQS的提供結(jié)束。這里，從當輸入/輸出同步信號DQS最 近達到"0"電平到當輸入/輸出同歩信號達到"高阻抗狀態(tài)"(輸入/輸出同步 信號DQS的提供結(jié)束)的間隔稱為后導(dǎo)(postamble)。輸出控制電路107使得 它自己的輸出DQS—OE達到"0"電平并且從而使得輸出緩沖門106的輸出狀 態(tài)達到"Hi-Z狀態(tài)"。同時，下拉控制電路105使得它自己的輸出DQS—PDEN 達到"l"電平，從而轉(zhuǎn)換下拉為開(即，轉(zhuǎn)換開關(guān)元件104為開)。從而，輸 入/輸出同歩信號終端101和輸入緩沖門102的輸入的電勢電平被固定為"0" 電平。
在周期T6之后，下拉保持開，從而輸入緩沖閡102的輸入固定為"0"電平。
<讀處理期間的操作>
下面將參照圖3說明圖1中當數(shù)據(jù)從外部器件20讀到半導(dǎo)體器件10的接 口電路1的操作。注意圖3中(讀處理)，"DQS"表示從外部器件20向輸入/ 輸出同步信號終端101提供的輸入/輸出同步信號，而"DQ"表示從外部器件 20向半導(dǎo)體器件10的數(shù)據(jù)信號。這里，輸出控制電路107的輸出"DQS—OE" 保持在"0"電平。注意假設(shè)等待時間為"兩個周期(CL=2)"。周期TO之前，由于輸出控制電路107的輸出DQS—OE在"0"電平，輸 出緩沖門106的輸出狀態(tài)處于"Hi-Z狀態(tài)"。同時，由于下拉控制電路105的 輸出DQS—PDEN為"1"電平，下拉為開。從而輸入/輸出同步信號終端101 的輸入和輸入緩沖門102的輸入的電勢電平固定在"0"電平。在周期TO，信息處理單元ll向外部器件20輸出讀命令"Read"，讀存儲 體"Br"，和讀地址"Cr"。接近周期T2 (等待時間前的一個周期)，外部器件20使得輸入/輸出同步 信號DQS達到"0"電平(開始提供輸入/輸出同步信號DQS)。另一方面，半 導(dǎo)體器件10中，由于下拉為開并且輸入緩沖門102的輸入固定在"0"電平， 輸入緩沖門102的輸入不變。在周期T3(前導(dǎo)周期)，下拉控制電路105使得它自己的輸出DQS—PDEN 達到"0"電平，從而轉(zhuǎn)換下拉為關(guān)。從而，在輸入/輸出同步信號終端101的 輸入和輸入緩沖門102的輸入的電平固定被去除，因此來自外部器件20的輸 入/輸出同步信號DQS提供給輸入緩沖門102。在周期T4的開始，外部器件20使得輸入/輸出同步信號DQS從"0"電 平變?yōu)?1"電平。并且同時，與輸入/輸出同步信號DQS的上升沿同步地輸 出第一讀數(shù)據(jù)D0。另一方面，半導(dǎo)體器件10的信息處理單元ll與輸入/輸出 同步信號DQS (來自輸入緩沖門102的DQS輸入DQSI)的上升沿同步接收 第一讀數(shù)據(jù)D0。這里，從當外部器件20第一次使得輸入/輸出同步信號DQS 達到"0"電平(開始提供輸入/輸出同步信號DQS)到當外部器件使得20輸 入/輸出同步信號DQS達到"1"電平的間隔稱為前導(dǎo)。在周期T5的開始，外部器件20使得輸入/輸出同步信號DQS從"1"電 平變?yōu)?0"電平，并且同時，與輸入/輸出同步信號DQS的下降沿同步輸出 第二讀數(shù)據(jù)D1。另一方面，半導(dǎo)體器件10的信息處理單元ll與輸入/輸出同 步信號DQS (來自輸入緩沖門102的DQS輸入DQSI)的下降沿同歩接收第 二讀數(shù)據(jù)D1。在周期T6和T7，執(zhí)行類似于周期T4和T5的過程。具體的，外部器件 20轉(zhuǎn)換輸入/輸出同步信號DQS的電勢電平，并且和輸入/輸出同步信號DQS 的上升沿和下降沿同步地輸出讀數(shù)據(jù)D2和D3。半導(dǎo)體器件10的信息處理單 元11與輸入/輸出同歩信號DQS的上升沿和下降沿同步地從外部器件20接收 讀數(shù)據(jù)D2和D3。這樣，外部器件20在由時鐘"CK"和反相時鐘"/CK"限定的每個時鐘 周期轉(zhuǎn)換輸入/輸出同步信號DQS的電勢電平，并且與輸入/輸出同步信號DQS 的上升沿和下降沿同步地順序輸出預(yù)定數(shù)目的讀數(shù)據(jù)DQ (這里為四)。同時， 信息處理單元11與輸入/輸出同步信號DQS的上升沿和下降沿同步順序接收 讀數(shù)據(jù)信號DQ。當信息處理單元11己經(jīng)接收到預(yù)定數(shù)目的讀數(shù)據(jù)，半導(dǎo)體 器件10的讀操作結(jié)束。
在周期T8的開始，外部器件20結(jié)束輸入/輸出同步信號DQS的提供。這 里，從當輸入/輸出同歩信號DQS最近達到"0"電平到當輸入/輸出同歩信號 達到"高阻抗狀態(tài)"(輸入/輸出同步信號DQS的提供結(jié)束)的間隔稱為后導(dǎo) (postamble)。下拉控制電路105使得它自己的輸出DQS—PDEN達到"1"電 平，從而轉(zhuǎn)換下拉為開。從而，輸入/輸出同步信號終端101和輸入緩沖門102 的輸入的電勢電平被固定為"0"電平。周期T8之后，由于下拉保持開，輸入緩沖門102的輸入固定為"0"電平。<開關(guān)下拉的時序>在圖2和3中，基于外部器件20的類型或外部器件20的各種參數(shù)的設(shè)置 確定下拉轉(zhuǎn)換開/關(guān)的時序。例如，基于等待時間，定義由發(fā)布命令的單位時 間數(shù)據(jù)傳輸次數(shù)的數(shù)目的脈沖長度等等來確定時序。因此，如果下拉轉(zhuǎn)換開/關(guān)的時序基于外部器件20的類型或外部器件20 的各種參數(shù)的設(shè)置唯一確定，下拉可以根據(jù)連接到接口電路1的外部器件20 適當?shù)剞D(zhuǎn)換開/關(guān)。同時，如果下拉被轉(zhuǎn)換開/關(guān)的時序可以基于寄存器設(shè)置等參照信息處理 單元11發(fā)出寫/讀命令的時序任意設(shè)置，不需要基于外部器件20的類型或外 部器件20的各種參數(shù)設(shè)置預(yù)先限定開/關(guān)時序。<效果>如上所述，當輸入緩沖門102的輸入處于高阻抗狀態(tài)(沒有從任何外部器 件20和信息處理單元信號11提供信號)，下拉為開，則輸入緩沖門102的輸 入的電勢電平是穩(wěn)定的。因此，可能防止在高阻抗狀態(tài)期間噪聲的產(chǎn)生，從而， 使得可能防止半導(dǎo)體器件10的信息處理單元11錯誤地識別"1/0"電平。同 時，當從外部器件20或者信息處理單元信號11提供信號時，下拉轉(zhuǎn)為關(guān)，則 信號傳播沒有被干擾。此外，不同于現(xiàn)有技術(shù)，不需要使用參考電壓來確定"1/0"電平，因此 輸入緩沖門102中沒有流有直通電流。因此，不需要使用差分放大電路作為輸 入緩沖門102 (即，輸入緩沖門102可以由差分放大電路以外的電路形成)。 從而，可以減少能耗，從而使得可以減少電路規(guī)模。雖然上面己經(jīng)假設(shè)在半導(dǎo)體器件10內(nèi)部提供下拉電阻器RD103，也可以 在半導(dǎo)體器件10外部提供并且控制下拉電阻器RD103。這樣，可以得到類似
的效果。同時，在該實施方式中，由于外部器件(DDR SDRAM) 20的輸入/輸出 同步信號DQS在前導(dǎo)和后導(dǎo)中為"0"電平，當輸入緩沖門的輸入處于高阻抗 狀態(tài)時輸入緩沖門102的輸入由下拉使得在"0"電平。相反的，如果外部器 件(DDR SDRAM) 20的輸入/輸出同步信號DQS在前導(dǎo)和后導(dǎo)中為"1"電 平，輸入緩沖門102的輸入由上拉使得在"0"電平。此外，如果外部器件(DDR SDRAM) 20的輸入/輸出同歩信號DQS的電 平在前導(dǎo)和后導(dǎo)之間不同，可以根據(jù)該不同，分別控制下拉和上拉。 (第二實施方式)<配置>圖4示出了根據(jù)本發(fā)明第二實施方式的接口電路2的配置。接口電路2 包括電平控制電路201和與電路(邏輯電路)202來代替圖1中的下拉電阻 RD103、開關(guān)元件104、和下拉控制電路105。其它部分類似于圖l。電平控制電路201輸出具有"0"電平的信號或具有"1"電平的信號。與 電路202向輸出緩沖門106輸出信息處理單元11的DQS輸出DQSO和電平 控制電路201的輸出的邏輯與。<寫操作期間的操作>下面將參照圖5說明圖1中當數(shù)據(jù)從半導(dǎo)體器件10寫到外部器件20時接 口電路2的操作。圖5中，"DQSO—LFIX"表示電平控制電路201的輸出。這 里，輸出控制電路107的輸出DQS—OE保持在"1"電平。周期TO之前，由于輸出控制電路107的輸出DQS—OE在"1"電平，輸 出緩沖門106的輸出狀態(tài)處于"信號輸出狀態(tài)"。同時，由于電平控制電路201 的輸出DQSO— LFIX在"0"電平，與電路202的輸出為"0"電平。因此， 輸出緩沖門106的輸入固定在"0"電平，并且輸出緩沖門106的輸出(輸入/ 輸出同步信號DQS)也固定在"O"電平。從而，輸入/輸出同步信號終端101 的輸入和輸入緩沖門102的輸入的電勢電平也固定在"0"電平。在周期TO中，信息處理單元11輸出寫命令"Write",寫存儲體"Bw"， 和寫地址"Cw"。接近周期Tl，信息處理單元11使得DQS輸出DQSO達到"0"電平(開 始提供DQS輸出DQSO)。同時，電平控制電路201使得它自己的輸出DQSO—LFIX達到"1"電平。從而，輸出緩沖門106的輸出的電平固定被去除，因此 輸出緩沖門106的輸出達到對應(yīng)信息處理單元11的DQS輸出DQSO的電平。 同時，輸入/輸出同步信號終端101和輸入緩沖門102的輸入的電平固定也被 移動，因此輸出緩沖門106的輸出(輸入/輸出同歩信號DQS)經(jīng)由輸入/輸出 同步信號終端101提供給外部器件20。在周期T1到T5，執(zhí)行類似于第一實施方式(圖2)的處理，因此半導(dǎo)體 器件10的寫處理結(jié)束。在周期T6的開始，信息處理單元11結(jié)束DQS輸出DQSO的輸出，電平 控制電路201使得它自己的輸出DQSO—LFIX達到"0"電平。從而，與電路 202的輸出達到"0"電平，并且輸出緩沖門106的輸出(輸入/輸出同歩信號 DQS)也固定在"0"電平。因此，輸入/輸出同步信號終端101和輸入緩沖門 102的輸入的電勢電平也固定在"0"電平。周期T6之后，電平控制電路201的輸出DQSO—LFIX保持在"0"電平， 因此輸入緩沖門102的輸入也固定在"0"電平。<讀處理期間的操作>下面將參照圖6說明圖4中當數(shù)據(jù)從外部器件20讀到半導(dǎo)體器件10時接 口電路2的操作。這里，電平控制電路201的輸出DQSO—LFIX保持在"0"電平。周期TO之前，由于輸出控制電路107的輸出DQS—OE在"1"電平，輸 出緩沖門106的輸出狀態(tài)處于"信號輸出狀態(tài)"。同時，由于電平控制電路201 的輸出DQSO一LFIX在"0"電平，與電路202的輸出在"0"電平。從而，輸 出緩沖門106的輸出(輸入/輸出同步信號DQS)固定在"0"電平并且，輸入 /輸出同步信號終端101的輸入和輸入緩沖門102的輸入也固定在"0"電平。在周期TO，信息處理單元ll輸出讀命令"Read"，讀存儲體"Br"，和讀 地址"Cr"。在周期T2的開始(等待時間前的一個周期)，外部器件20使得輸入/輸出 同步信號DQS達到"O"電平(開始提供輸入/輸出同步信號DQS)。從而，輸 出緩沖門106的輸出達到"0"電平。這里，由于輸出緩沖門106的輸入(與 電路202的輸出)也在"0"電平，沒有特別的負載施加給輸出緩沖門106。在周期T3 (前導(dǎo)周期)，輸出控制電路107使得它自己的輸出DQS—OE
達到"0"電平并且從而使得輸出緩沖門106的輸出狀態(tài)達到"Hi-Z狀態(tài)"。從而，輸入/輸出同步信號終端101的輸入和輸入緩沖門102的輸入的電平固 定被去除。因此，來自外部器件20的輸入/輸出同步信號DQS (這里，在"0" 電平)經(jīng)由輸入/輸出同步信號終端101提供給輸入緩沖門102。因此，輸入緩 沖門102向信息處理單元11提供來自外部器件20的輸入/輸出同步信號DQS 作為DQS輸入DQSI (這里，在"0"電平)。在周期T4到T7，執(zhí)行類似于第一實施方式(圖3)的處理，因此半導(dǎo)體 器件10的讀處理結(jié)束。在周期T8的開始，外部器件20結(jié)束輸入/輸出同步信號DQS的提供。輸 出控制電路107使得它自己的輸出DQS—OE達到"1"電平并且從而使得輸出 緩沖門106的輸出狀態(tài)達到"信號輸出狀態(tài)"。這樣，由于電平控制電路201 的輸出DQSO—LFIX在"0"電平，輸入/輸出同步信號終端101的輸入和輸入 緩沖門102的輸入的電勢電平固定在"0"電平。周期T8之后，由于電平控制電路201的輸出DQSO一LFIX保持在"0"電 平，輸入緩沖門102的輸入也固定在"0"電平。<轉(zhuǎn)換電平固定的時序>在圖5和6中，基于外部器件20的類型或外部器件20的各種參數(shù)的設(shè)置 確定轉(zhuǎn)換輸出控制電路107的輸出DQS一OE的電平的時序和轉(zhuǎn)換電平控制電 路201的輸出DQSO—LFIX的電平的時序。例如，基于等待時間，定義發(fā)布命 令的每單位時間數(shù)據(jù)傳輸次數(shù)的數(shù)目的脈沖長度等等來確定時序。因此，如果輸出DQS—OE和輸出DQSO—LnX的轉(zhuǎn)換時序基于外部器件 20的類型或外部器件20的各種參數(shù)的設(shè)置唯一設(shè)置，輸出DQS—OE和輸出 DQSO—LFIX可以根據(jù)連接到接口電路2的外部器件20適當?shù)剞D(zhuǎn)換。同時，如果輸出DQS—OE和輸出DQSO一LFIX的轉(zhuǎn)換時序由寄存器設(shè)置 等參照信息處理單元11發(fā)出寫/讀命令的時序任意設(shè)置，則不再需要基于外部 器件20的類型或外部器件20的各種參數(shù)設(shè)置預(yù)先限定輸出DQS—OE和輸出 DQSO—LFIX的轉(zhuǎn)換時序。<效果>如上所述，當輸入緩沖門102的輸入處于高阻抗狀態(tài)，輸出緩沖門106 的輸出固定在"0"電平，則輸入緩沖門102的輸入的電勢電平是穩(wěn)定的。因
此，可能防止在高阻抗狀態(tài)期間噪聲的產(chǎn)生，從而，使得可能防止錯誤地識別"1/0"電平。同時，當從外部器件20提供信號時，輸出緩沖門106的輸出狀 態(tài)達到Hi-Z狀態(tài)，并且從信息處理單元11提供信號，輸出緩沖門106的輸出 狀態(tài)達到信號輸出狀態(tài)并且來自信息處理單元11的信號提供給輸出緩沖門 106，因此信號傳播沒有被干擾。此外，不同于現(xiàn)有技術(shù)，不需要使用參考電壓來確定小振幅信號的"1/0" 電平，因此輸入緩沖門102中沒有流過直通電流。因此，不需要使用差分放大 電路作為輸入緩沖門102 (即，輸入緩沖門102可以由差分放大電路以外的電 路形成)。從而，可以減少能耗，從而使得可以減少電路規(guī)模。雖然輸出緩沖門106被用作從信息處理單元11輸出信號的緩沖門和固定 信號為"0"電平的緩沖門，但是也可以單獨提供緩沖門。同時，在該實施方式中，由于外部器件(DDR SDRAM) 20的輸入/輸出 同步信號DQS在前導(dǎo)和后導(dǎo)中在"0"電平，因此當沒有有效的輸入/輸出同 步信號DQS存在(輸入緩沖門102的輸入處于高阻抗狀態(tài))時，輸入緩沖門 102的輸入固定在"0"電平。相反的，如果外部器件(DDR SDRAM) 20的 輸入/輸出同歩信號DQS在前導(dǎo)和后導(dǎo)中在"1"電平，輸入緩沖門102的輸 入可以固定在"1"電平。此外，如果外部器件(DDR SDRAM) 20的輸入/輸出同步信號DQS的電 平在前導(dǎo)和后導(dǎo)之間不同，可以根據(jù)該不同，分別控制電平。 (第三實施方式)<配置〉圖7示出了根據(jù)本發(fā)明第三實施方式的接口電路3的配置。接口電路3 包括電平控制電路301和與電路(邏輯電路)302來代替圖1中的下拉電阻 RD103、開關(guān)元件104、和下拉控制電路105。其它部分類似于圖l。電平控制電路301輸出具有"0"電平的信號或具有"1"電平的信號。與 電路302向信息處理單元11輸出輸入緩沖門102的輸出和電平控制電路301 的輸出的邏輯與。<寫操作期間的操作>下面將參照圖8說明圖7中當數(shù)據(jù)從半導(dǎo)體器件10寫到外部器件20時接 口電路3的操作。圖8中，"DQSI—IE"表示電平控制電路301的輸出，而"DQSI"
表示提供給信息處理單元11的DQS輸入并且用于讀控制。這里，電平控制電路301的輸出DQSI—IE和DQS輸入DQSI保持在"0"電平。在從半導(dǎo)體器件10向外部器件20寫數(shù)據(jù)操作的過程中，不需要向信息處 理單元11提供DQS輸入DQSI，因此電平控制電路301的輸出DQSI一IE固定 在"0"電平。因此，與電路302的輸出(DQS輸入DQSI)也固定在"0"電 平。從而，即使輸入緩沖門102的輸入改變，與電路302的輸出(DQS輸入 DQSI)不變。注意其它信號類似于圖2中。<讀處理期間的操作>下面將參照圖9說明圖7中當數(shù)據(jù)從外部器件20讀到半導(dǎo)體器件10時接 口電路3的操作。這里，輸出電路107的DQS—OE保持在"0"電平。周期T0之前，由于輸出控制電路107的輸出DQS—OE在"0"電平(即， 輸出緩沖門106的輸出狀態(tài)處于"Hi-Z狀態(tài)")，輸出緩沖門106的輸出在"O" 電平。另一方面，由于電平控制電路301的輸出DQSI—IE在"0"電平，與電 路302的輸出(DQS輸入DQSI)固定在"0"電平。因此，即使輸入緩沖門 102的輸入變化，與電路302的輸出(DQS輸入DQSI)不變，因此在信息處 理單元11中沒有執(zhí)行錯誤的讀控制。在周期TO，信息處理單元ll輸出讀命令"Read",讀存儲體"Br"，和讀 地址"Cr"。在接近周期T2 (等待時間前的一個周期)，外部器件20使得輸入/輸出同 步信號DQS達到"0"電平(開始提供輸入/輸出同步信號DQS)。在周期T3 (前導(dǎo)周期)，電平控制電路301使得它自己的輸出DQSI一IE 達到"1"電平并且從而去除與電路302的輸出(DQS輸入DQSI)的電平固 定。從而，來自外部器件20的輸入/輸出同步信號DQS經(jīng)由輸入/輸出同歩信 號終端101提供給信息處理單元11。在周期T4到T7，執(zhí)行類似于第一實施方式(圖3)的處理，因此半導(dǎo)體 器件10的讀處理結(jié)束。在周期T8的開始，外部器件20結(jié)束輸入/輸出同步信號DQS的提供。電 平控制電路301使得它自己的輸出DQSI—IE達到"0"電平并且從而固定與電 路302的輸出(DQS輸入DQSI)為"0"電平。因此，即使輸入緩沖門102 的輸入變化，與電路302的輸出(DQS輸入DQSI)也不變，因此在信息處理
單元11中沒有執(zhí)行錯誤的讀控制。 <電平固定的轉(zhuǎn)換時序>在圖8和9中，基于外部器件20的類型或外部器件20的各種參數(shù)的設(shè)置 確定轉(zhuǎn)換電平控制電路301的輸出DQSI—IE的電平的轉(zhuǎn)換時序。例如，基于 等待時間，定義發(fā)布命令的每單位時間數(shù)據(jù)傳輸次數(shù)的數(shù)目的脈沖長度等等來 確定時序。因此，如果輸出DQSI—IE的轉(zhuǎn)換時序基于外部器件20的類型或外部器件 20的各種參數(shù)的設(shè)置唯一設(shè)置，電平控制電路301的輸出DQSI—IE可以根據(jù) 連接到接口電路3的外部器件20適當?shù)剞D(zhuǎn)換。同時，如果輸出DQSI—IE的轉(zhuǎn)換時序由寄存器設(shè)置等參照信息處理單元 11發(fā)出寫/讀命令的時序任意設(shè)置，不再需要基于外部器件20的類型或外部器 件20的各種參數(shù)設(shè)置預(yù)先限定輸出DQSI—IE的轉(zhuǎn)換時序。<效果>如上所述，當輸入緩沖門102的輸入處于高阻抗狀態(tài)，輸出緩沖門106 的輸出的電勢電平是固定的，則即使輸入緩沖門102的輸入變化，輸入緩沖門 102的輸出不變。因此，可能防止錯誤地識別"1/0"電平。同時，當從外部器 件20提供信號，輸入緩沖門102的輸出的電勢電平的固定被去除，因此信號 傳播沒有被干擾。此外，不同于現(xiàn)有技術(shù)，不需要使用參考電壓來確定小振幅信號的"1/0" 電平，因此直通電流沒有流過輸入緩沖門102。因此，不需要使用差分放大電 路作為輸入緩沖門102 (即，輸入緩沖門102可以由差分放大電路以外的電路 形成)。從而，可以減少能耗，從而使得可以減少電路規(guī)模。注意，在本實施方式中，由于外部器件(DDR SDRAM) 20的輸入/輸出 同步信號DQS在前導(dǎo)和后導(dǎo)中在"0"電平，當輸入緩沖門102的輸入處于高 阻抗狀態(tài)時，輸入緩沖門102的輸出(DQS輸入DQSI)固定在"0"電平。 相反的，如果外部器件(DDRSDRAM) 20的輸入/輸出同步信號DQS在前導(dǎo) 和后導(dǎo)中在"1"電平，輸入緩沖門102的輸出(DQS輸入DQSI)可以固定 在"1"電平。同時，如果外部器件(DDR SDRAM) 20的輸入/輸出同步信號DQS的電 平在前導(dǎo)和后導(dǎo)之間不同，則可以根據(jù)該不同，分別控制電平。
(第四實施方式) <配置>圖10示出了根據(jù)本發(fā)明第四實施方式的接口電路4的配置。接口電路4包括上拉電阻器RU401、開關(guān)元件(晶體管)402、和上拉控制電路403代替 圖1中的下拉電阻器RD103、開關(guān)元件104、下拉控制電路105。其它部分類 似于圖1。上拉電阻器RU401和開關(guān)元件402串聯(lián)連接在輸入/輸出同歩信號終端 101和電源電壓VDDQ之間。上拉控制電路403控制開關(guān)元件402的開/關(guān)來轉(zhuǎn)換上拉的開/關(guān)。同時， 在半導(dǎo)體器件10的讀處理期間，上拉控制電路403檢査輸入緩沖門102的輸 入的電勢電平并且基于電勢電平的檢查結(jié)果轉(zhuǎn)換上拉的開/關(guān)<寫處理期間的操作>下面將參照圖11說明圖IO中當數(shù)據(jù)從半導(dǎo)體器件10寫到外部器件20時 接口電路4的操作。圖11中，"DQS一PUEN"表示上拉控制電路403的輸出。周期TO之前，由于輸出控制電路107的輸出DQS—OE在"0"電平，輸 出緩沖門106的輸出狀態(tài)處于"Hi-Z狀態(tài)"。同時，由于上拉控制電路403的 輸出DQS一PUEN在"1"電平，上拉為開。從而輸入/輸出同步信號終端101 的輸入和輸入緩沖門102的輸入的電勢電平固定在"1"電平。在周期TO，信息處理單元11向外部器件輸出寫命令"Write",寫存儲體 "Bw"，和寫地址"Cw"。接近周期T1，信息處理單元11使得DQS輸出DQSO達到"0"電平(開 始提供DQS輸出DQSO)。同時，輸出控制單元107使得它自己的輸出DQS一OE 達到"l"電平并且從而使得輸出緩沖門106的輸出狀態(tài)達到"信號輸出狀態(tài)"。 這里，由于DQS輸出DQSO在"0"電平，輸出緩沖門106輸出具有"0"電 平的輸入/輸出同步信號DQS。同時，上拉控制電路403使得它自己的輸出 DQS—PUEN達到"0"電平，從而轉(zhuǎn)換上拉為關(guān)。從而，經(jīng)由輸入/輸出同步 信號終端101向外部器件20提供來自輸出緩沖門106的輸入/輸出同步信號 DQS。在周期T1到T5，執(zhí)行類似于第一實施方式(圖2)的處理，因此半導(dǎo)體 器件10的寫處理結(jié)束。
在周期T6的開始，信息處理單元11結(jié)束提供DQS輸出DQSO。輸出控 制電路107使得它自己的輸出DQS—OE達到"0"電平并且從而使得輸出緩沖 門106的輸出狀態(tài)達到"Hi-Z狀態(tài)"。同時，上拉控制電路403使得它自己的 輸出DQS一PUEN達到"1"電平，從而轉(zhuǎn)換上拉為開。從而，輸入/輸出同步 信號終端101的輸入和輸入緩沖門102的輸入的電勢電平被固定為"1"電平。在周期T6之后，由于上拉保持為開，輸入緩沖門602的輸入固定在"1" 電平。<讀處理期間的操作>下面將參照圖12說明圖10中當數(shù)據(jù)從外部器件20讀到半導(dǎo)體器件10 的接口電路4的操作。這里，輸出控制電路107的輸出"DQS—OE"保持在"O" 電平。注意假設(shè)等待時間為"兩個周期"。周期TO之前，由于輸出控制電路107的輸出DQS一OE在"0"電平，輸 出緩沖門106的輸出狀態(tài)處于"Hi-Z狀態(tài)"。同時，由于上拉控制電路403的 輸出DQS一PUEN在"1"電平，上拉為開。從而輸入/輸出同步信號終端101 的輸入和輸入緩沖門102的輸入的電勢電平固定在"1"電平。在周期TO，信息處理單元ll輸出讀命令"Read",讀存儲體"Br"，和讀 地址"Cr"。接近周期T2 (等待時間前的一個周期)，外部器件20使得輸入/輸出同步 信號DQS達到"0"電平(開始提供輸入/輸出同步信號DQS)。這里，由于上 拉為開，輸入緩沖門102的輸入以微小的延遲達到"0"電平。當檢查到輸入 緩沖門102的輸入達到"0"電平，上拉控制電路403使得它自己的輸出 DQS—PUEN達到"0"電平，從而轉(zhuǎn)換上拉為關(guān)。具體的，上拉控制電路403 檢査輸入緩沖門102是否已經(jīng)從外部器件20接收到前導(dǎo)，并且基于前導(dǎo)的檢 查結(jié)果控制上拉的開/關(guān)。當上拉被轉(zhuǎn)換為關(guān)，來自外部器件20的輸入/輸出同 步信號DQS沒有延遲提供給輸入緩沖門102。在周期T3到T7，執(zhí)行類似于第一實施方式(圖2)的處理，因此半導(dǎo)體 器件10的讀處理結(jié)束。在周期T8，上拉控制電路403使得它自己的輸出DQS—PUEN達到"1" 電平，從而轉(zhuǎn)換上拉為開。從而輸入/輸出同步信號終端101和輸入緩沖門102 的輸入固定在"1"電平。
周期T8之后，由于上拉保持開，輸入緩沖門102的輸入固定為"l"電平。 <上拉的時序>注意基于檢查前導(dǎo)的存在或不存在控制讀處理(輸出控制電路107的輸出 DQS一PDEN的電平的轉(zhuǎn)換時序)期間轉(zhuǎn)換上拉為關(guān)的時序，不需要單獨基于 外部器件20的類型或外部器件20的各種參數(shù)的設(shè)置限定時序。圖11和12中，除了基于檢查前導(dǎo)的存在或不存在以外的上拉轉(zhuǎn)換時序是 基于外部器件20的類型或外部器件20的各種參數(shù)的設(shè)置確定。例如，基于等 待時間，定義由發(fā)布命令的單位時間數(shù)據(jù)傳輸次數(shù)的數(shù)目的脈沖長度等等來確 定時序。因此，如果轉(zhuǎn)換上拉開/關(guān)的時序是基于外部器件20的類型或外部器件20 的各種參數(shù)的設(shè)置唯一確定，上拉可以根據(jù)連接到接口電路4的外部器件20 適當?shù)剞D(zhuǎn)換開/關(guān)。同時，如果轉(zhuǎn)換上拉開/關(guān)的時序由寄存器設(shè)置等參照信息處理單元11發(fā) 出寫/讀命令的時序任意設(shè)置，不再需要基于外部器件20的類型或外部器件20 的各種參數(shù)設(shè)置預(yù)先限定轉(zhuǎn)換上拉幵/關(guān)的時序。<效果>如上所述，當輸入緩沖門102的輸入處于高阻抗狀態(tài)，上拉為開，則輸入 緩沖門102的輸入的電勢電平是穩(wěn)定的。因此，可能防止在高阻抗狀態(tài)期間噪 聲的產(chǎn)生，從而，使得可能防止半導(dǎo)體器件10的信息處理單元11錯誤地識別 "1/0"電平。同時，當從外部器件20或者信息處理單元信號11提供信號， 上拉轉(zhuǎn)為關(guān)，則信號傳播沒有被干擾。此外，不同于現(xiàn)有技術(shù)，不需要使用參考電壓來確定"1/0"電平，因此 沒有直通電流流過輸入緩沖門102。因此，不需要使用差分放大電路作為輸入 緩沖門102 (即，輸入緩沖門102可以由差分放大電路以外的電路形成)。從 而，可以減少能耗，從而使得可以減少電路規(guī)模。雖然上面已經(jīng)假設(shè)在半導(dǎo)體器件10內(nèi)部提供上拉電阻器RU401，也可以 在半導(dǎo)體器件10外部提供并控制上拉電阻器RU401。這樣，可以得到類似的 效果。同時，在該實施方式中，由于外部器件(DDR SDRAM) 20的輸入/輸出 同步信號DQS在前導(dǎo)和后導(dǎo)中在"0"電平，當輸入緩沖門的輸入處于高阻抗
狀態(tài)時輸入緩沖門102的輸入由上拉使得在相反電平("1"電平)。相反的，如果外部器件(DDR SDRAM) 20的輸入/輸出同步信號DQS在前導(dǎo)和后導(dǎo)中 為"1"電平，輸入緩沖門102的輸入由下拉使得在"0"電平。此外，如果外部器件(DDR SDRAM) 20的輸入/輸出同步信號DQS的電 平在前導(dǎo)和后導(dǎo)之間不同，則可以根據(jù)該不同，分別控制下拉和上拉。雖然在以上各實施方式中已經(jīng)假設(shè)外部器件是"DDR SDRAM"，但是本 發(fā)明不局限于此。本發(fā)明適用于具有針對小振幅信號的接口的外部器件。同時，為了簡化的原因，雖然在以上各實施方式中已經(jīng)假設(shè)本發(fā)明僅適用 于輸入/輸出同步信號DQS，本發(fā)明還適用于例如DQ等其它雙向信號，或半 導(dǎo)體器件的輸入信號。本發(fā)明的接口電路可以防止信號確定的錯誤識別，因此，可以用作小振幅 信號接口電路，例如SSTL等。
權(quán)利要求
1、 一種在半導(dǎo)體器件中使用的接口電路，該接口電路具有向外部提供信 號的信號輸出模式、從外部接收信號的信號輸入模式、和不從外部提供信號且 不向外部提供信號的無信號提供模式，所述接口電路包括信號輸入/輸出終端，甩于在信號輸入模式下從外部接收信號和在信號輸 出模式下從半導(dǎo)體器件接收信號；輸入緩沖門電路，具有連接到所述信號輸入/輸出終端的輸入終端，并且 用于向半導(dǎo)體器件輸出在輸入終端接收到的信號；以及輸入電平控制電路，用于在無信號提供模式下把所述輸入緩沖門電路的 輸入終端的電勢電平固定在預(yù)定電平并且在信號輸出模式和信號輸入模式下 去除電勢電平的固定。
2、 根據(jù)權(quán)利要求l所述的接口電路，其特征在于， 所述輸入電平控制電路包括電陽電路，具有開狀態(tài)和關(guān)狀態(tài)，在開狀態(tài)下信號輸入/輸出終端的電勢 電平被上拉或下拉，并且在關(guān)狀態(tài)下信號輸入/輸出終端的電勢電平?jīng)]有被上 拉或下拉；以及電阻控制電路，用于使得所述電阻電路在無信號提供模式下達到開狀態(tài) 而在信號輸出模式和信號輸入模式下達到關(guān)狀態(tài)。
3、 根據(jù)權(quán)利要求2所述的接口電路，其特征在于，所述電阻控制電路使得電阻電路達到開狀態(tài)或關(guān)狀態(tài)的時序可以改變。
4、 根據(jù)權(quán)利要求2所述的接口電路，其特征在于，所述電阻控制電路使得電阻電路達到開狀態(tài)或關(guān)狀態(tài)的時序是根據(jù)連接 到接口電路的外部器件設(shè)置的。
5、 根據(jù)權(quán)利要求l所述的接口電路，其特征在于，還包括 輸出緩沖門電路，具有輸入終端和輸出終端，輸出終端連接到所述信號輸入/輸出終端，并且具有信號輸出狀態(tài)和高阻抗狀態(tài)，在信號輸出狀態(tài)下輸 出緩沖門電路輸出在輸入終端接收的信號，并且在高阻狀態(tài)下，即使在輸入終 端接收到信號輸出緩沖門電路也不輸出信號；以及輸出控制電路，用于使得所述輸出緩沖門電路在信號輸出模式和無信號 提供模式下達到信號輸出狀態(tài)，和在信號輸入模式中達到高阻抗狀態(tài)， 其中，所述輸入電平控制電路包括電平控制電路，用于在信號輸出模式下輸出第一電平信號和在無信號提 供模式下輸出第二電平信號；以及邏輯電路，連接在半導(dǎo)體器件和輸出緩沖門電路的輸入終端之間，并且 用于當從電平控制電路輸出第一電平信號時向輸出緩沖門電路輸出具有預(yù)定 電勢電平的信號，而當從電平控制電路輸出第二電平信號時向輸出緩沖門電路 輸出來自半導(dǎo)體器件的信號。
6、 根據(jù)權(quán)利要求5所述的接口電路，其特征在于，所述輸出控制電路使得輸出緩沖門電路達到信號輸出狀態(tài)或高阻抗狀態(tài) 的時序以及電平控制電路輸出第一電平信號或第二電平信號的時序可以改變。
7、 根據(jù)權(quán)利要求5所述的接口電路，其特征在于，所述輸出控制電路使得輸出緩沖門電路達到信號輸出狀態(tài)或高阻抗狀態(tài) 的時序以及電平控制電路輸出第一電平信號或第二電平信號的時序各自根據(jù) 連接到接口電路的外部器件設(shè)置。
8、 根據(jù)權(quán)利要求l所述的接口電路，其特征在于， 所述輸入電平控制電路包括電阻電路，具有開狀態(tài)和關(guān)狀態(tài)，其中在開狀態(tài)下信號輸入/輸出終端的 電勢電平被上拉或下拉，在關(guān)狀態(tài)下信號輸入/輸出終端的電勢電平?jīng)]有被上拉或下拉；以及電阻控制電路，用于使得電阻電路在無信號提供模式下達到開狀態(tài)而在 信號輸出模式下達到關(guān)狀態(tài)，并且檢査輸入緩沖門電路的輸入終端的電勢電 平，并且根據(jù)電勢電平的檢查結(jié)果，使得電阻電路在信號輸入模式下達到關(guān)狀 態(tài)。
9、 根據(jù)權(quán)利要求8述的接口電路，其特征在于，所述電阻控制電路使得電阻電路達到開狀態(tài)或關(guān)狀態(tài)的時序中，除了基 于電勢電平的檢查結(jié)果的時序以外的時序可以改變。
10、 根據(jù)權(quán)利要求8所述的接口電路，其特征在于，在電阻控制電路使 得電阻電路達到開狀態(tài)或關(guān)狀態(tài)的時序中，除了基于電勢電平的檢査結(jié)果的時 序以外的時序根據(jù)連接到接口電路的外部器件設(shè)置。
11、 一種在半導(dǎo)體器件中使用的接口電路，該接口電路具有向外部提供信 號的信號輸出模式、從外部接收信號的信號輸入模式、和不從外部提供信號且 不向外部提供信號的無信號提供模式，所述電路包括信號輸入/輸出終端，用于在信號輸入模式下從外部接收信號和在信號輸 出模式下從半導(dǎo)體器件接收信號；輸入緩沖門電路，具有連接到信號輸入/輸出終端的輸入終端，并且用于 向半導(dǎo)體器件輸出在輸入終端接收到的信號；以及輸出電平控制電路，用于在無信號提供模式下把所述輸入緩沖門電路的 輸出終端的電勢電平固定在預(yù)定電平并且在信號輸入模式下去除電勢電平的 固定。
12、 根據(jù)權(quán)利要求ll所述的接口電路，其特征在于， 所述輸出電平控制電路包括電平控制電路，用于在無信號提供模式下輸出第一電平信號和在信號輸 入模式下輸出第二電平信號；以及邏輯電路，連接在輸入緩沖門電路的輸出終端和半導(dǎo)體器件之間，并且 用于當從電平控制電路輸出第一電平信號時向半導(dǎo)體器件輸出具有預(yù)定電勢 電平的信號，而當從電平控制電路輸出第二電平信號時向半導(dǎo)體器件輸出所述 輸入緩沖門電路的輸出。
13、 根據(jù)權(quán)利要求12所述的接口電路，其特征在于，所述電平控制電路輸出第一 電平信號或第二電平信號的時序可以改變。
14、 根據(jù)權(quán)利要求12所述的接口電路，其特征在于， 所述電平控制電路輸出第一電平信號或第二電平信號的時序是根據(jù)連接到接口電路的外部器件設(shè)置的。
全文摘要
本發(fā)明提供了一種用于半導(dǎo)體器件向外部發(fā)送信號和從外部接收信號的接口電路。所述接口電路包括用于在信號輸入模式下從外部接收信號和在信號輸出模式下從半導(dǎo)體器件接收信號的信號輸入/輸出終端；具有連接到所述信號輸入/輸出終端的輸入終端并且用于向半導(dǎo)體器件輸出在輸入終端接收的信號的輸入緩沖門電路，以及用于在無信號提供模式下把所述輸入緩沖門電路的輸入終端的電勢電平固定在預(yù)定電平并且在信號輸出模式和信號輸入模式下去除輸入電平控制電路的電勢電平的固定。
文檔編號H03K19/00GK101123111SQ20071014060
公開日2008年2月13日 申請日期2007年8月9日 優(yōu)先權(quán)日2006年8月9日
發(fā)明者小岸俊哉, 山田光治 申請人:松下電器產(chǎn)業(yè)株式會社