專利名稱：電平變換電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電平變換電路，例如應(yīng)用于半導(dǎo)體電路的電平變換電路等。
背景技術(shù)：
以前，例如應(yīng)用于半導(dǎo)體電路的電平變換電路等是只具有正側(cè)的 電平變換部的結(jié)構(gòu)。因此，以前的電平變換電路對于輸入信號只能進 行正側(cè)的輸出電平的電平變換，負(fù)側(cè)的輸出電平是接地電壓(VSSL)。 因此，存在電平變換電路的輸出電壓差小的傾向。
再者，以前的電平變換電路是對輸出晶體管的電流路徑間恒定地 施加正負(fù)的最大輸出電位差(高電源電壓VDDH -接地電壓VSSL ) 的結(jié)構(gòu)。因此，在利用與構(gòu)成電平變換部等的其它的晶體管為同一的 制造工藝形成輸出晶體管的情況下，不能得到比晶體管的電流路徑間 的耐壓大的輸出振幅。這是由于輸出晶體管的電流路徑間的耐壓是由 制造工藝決定的。
另一方面，為了進行大振幅輸出電壓變換，有必要只使輸出晶體 管成為高耐壓的晶體管，以便耐受對上述輸出晶體管施加的大振幅的 輸出電壓。但是，在這樣的情況下，由于另外發(fā)生只使輸出晶體管成 為高耐壓的晶體管的制造工藝，故制造工序增加，制造成本增大。
如上所述，以前的電平變換電路存在若打算提高輸出電壓差就對 構(gòu)成輸出的晶體管施加耐壓以上的過電壓的傾向。作為與本申請有關(guān)的文獻(xiàn)，例如有以下的特開平11 - 88147號公 報。在該特開平11 - 88147號公報中，記載了通過降低對所使用的 MOS晶體管施加的電壓而不需要耐壓高的MOS晶體管的例子。

發(fā)明內(nèi)容
與本發(fā)明的一個形態(tài)有關(guān)的電平變換電路包括高電位側(cè)電平變 換部，連接在第1高電壓電源與第l低電壓電源之間，變換輸入信號 的高電位側(cè)的電壓；低電位側(cè)電平變換部，連接在電壓比上述第l高 電壓電源低的第2高電壓電源與電壓比上迷第1低電壓電源低的第2 低電壓電源之間，變換輸入信號的低電位側(cè)的電壓；以及輸出部，被 輸入上述高電位側(cè)電平變換部的輸出和上述低電位側(cè)電平變換部的 輸出，輸出上述第1高電壓電源的電壓電平和上述第2低電壓電源的 電壓電平。
與本發(fā)明的一個形態(tài)有關(guān)的電平變換電路包括高電位側(cè)電平變 換部，連接在第1高電壓電源與第l低電壓電源之間，變換輸入信號 的高電位側(cè)的電壓；低電位側(cè)電平變換部，連接在電壓比上述第l高 電壓電源低的第2高電壓電源與電壓比上述第1低電壓電源低的第2 4氐電壓電源之間，變換輸入信號的低電位側(cè)的電壓；第1負(fù)栽減輕部， 根據(jù)上述高電位側(cè)電平變換部的輸出，輸出上述第1高電壓電源的電 壓電平或上述第l低電壓電源的電壓電平；第2負(fù)載減輕部，根據(jù)上 述低電位側(cè)電平變換部的輸出，輸出上述第2高電壓電源的電壓電平 或上述第2低電壓電源的電壓電平；以及輸出部，被輸入上述第1負(fù) 載減輕部的輸出和上述第2負(fù)載減輕部的輸出，輸出上述第1高電壓 電源的電壓電平和上述第24氐電壓電源的電壓電平。


圖l是表示與本發(fā)明的第l實施方式有關(guān)的電平變換電路的電路
圖2是表示與第1實施方式有關(guān)的電平變換電路的工作的工作波形圖3是表示與本發(fā)明的第2實施方式有關(guān)的電平變換電路的電路
圖4是表示與第2實施方式有關(guān)的電平變換電路的工作的工作波
形圖5是表示與本發(fā)明的笫3實施方式有關(guān)的電平變換電路的電路
圖6是表示與第3實施方式有關(guān)的電平變換電路的工作的工作波
形圖7是表示與比較例有關(guān)的電平變換電路的電路圖；以及
圖8是表示與比較例有關(guān)的電平變換電路的工作的工作波形圖。
具體實施例方式
以下，參照

本發(fā)明的實施方式。此外，在該說明中，對 于在全部的圖中共同的部分附以共同的參照符號。 [第1實施方式
首先，使用圖l和圖2說明與本發(fā)明的第1實施方式有關(guān)的電平 變換電路。圖l是表示與本實施方式有關(guān)的電平變換電路的電路圖。 〈結(jié)構(gòu)例〉
首先，使用圖1說明與本實施方式有關(guān)的電平變換電路的結(jié)構(gòu)例。
如圖示那樣，與本實施方式有關(guān)的電平變換電路具備輸入部10、 負(fù)側(cè)電平變換部ll、正側(cè)電平變換部12和輸出部13。
輸入部10具備P型MOS晶體管QP11和N型MOS晶體管 QNll，利用以^氐電壓電源VDDL工作的倒相器IVll來構(gòu)成。
通過在低電壓電源VDDL與接地電源VSSL之間串聯(lián)地連接P 型MOS晶體管QP11和N型MOS晶體管QN11的源-漏路徑構(gòu)成 了上述倒相器IVll。對P型MOS晶體管QP11和N型MOS晶體管 QN11的柵輸入了輸入信號IN1。
利用2個P型MOS晶體管QP12、QP13和2個N型MOS晶體 管QN12、 QN13構(gòu)成了負(fù)側(cè)電平變換部11。
對于上述MOS晶體管QP12、 ^N12來說，在低電壓電源VDDL 與具有比接地電源VSSL低的電壓電,的接地電源VSSM之間串聯(lián)地 連接了源-漏路徑。將N型MOS曰《體管QN12的柵連接在作為P型 MOS晶體管QP13的漏與N型MOS晶體管QN13的漏的連接點的內(nèi) 部節(jié)點VN13上。將N型MOS晶體管QN13的柵連接在作為P型 MOS晶體管QP12的漏與N型MOS晶體管QN12的漏的連接點的內(nèi) 部節(jié)點VN12上。
同樣，對于P型MOS晶體管QP13和N型MOS晶體管QN13 來說，在低電壓電源VDDL與接地電源VSSM之間串聯(lián)地連接了源 -漏路徑。
利用2個P型MOS晶體管QP14、 QP15和2個N型MOS晶體 管QN14、 QN15構(gòu)成了正側(cè)電平變換部12。
對于上述MOS晶體管QP14、 QN14來說，在高電壓電源VDDH 與接地電源VSSL之間串聯(lián)地連接了源-漏路徑。將P型MOS晶體 管QP14的柵連接在作為P型MOS晶體管QP15的漏與N型MOS 晶體管QN15的漏的連接點的內(nèi)部節(jié)點VN15上。將P型MOS晶體 管QP15的柵連接在作為P型MOS晶體管QP14的漏與N型MOS 晶體管QN14的漏的連接點的內(nèi)部節(jié)點VN14上。
同樣，對于MOS晶體管QP15和QN15來說，在高電壓電源 VDDH與接地電源VSSL之間串聯(lián)地連接了源-漏路徑。
利用P型MOS晶體管QP16和N型MOS晶體管QN16構(gòu)成了 輸出部13。
通過在內(nèi)部節(jié)點VN14與內(nèi)部節(jié)點VN12之間串聯(lián)地連接上述 MOS晶體管QP15和QN16的源-漏路徑，構(gòu)成了輸出部13。將MOS 晶體管QP15和QN16的柵共同地連接在接地電源VSSL上。將P型 MOS晶體管QP16的襯底電極連接在自身QP16的源上。將N型MOS 晶體管QN16的襯底電極連接在自身QN16的源上。將MOS晶體管
QP15和QN16的漏的連接點連接在輸出端子OUT1上。
此外，在本例的情況下，電壓電源的電壓電平的關(guān)系如下。 電壓電平接地電源VSSM的電平〈接地電源VSSL的電平<
低電壓電源VDDL的電平 < 高電壓電源VDDH的電平
此外，在本例的情況下，即使是高電壓電源VDDH的電平<低
電壓電源VDDL的電平的情況，電平變換電路也能工作。 〈工作>
其次，使用圖2說明與本實施方式有關(guān)的電平變換電路的工作。 圖2是表示與本實施方式有關(guān)的電平變換電路的工作波形的圖。 (時刻tl)
如圖示那樣，首先，在時刻tl時，輸入高電平(低電壓電源VDDL 的電平)作為輸入信號IN1。
此時，MOS晶體管QP13是截止?fàn)顟B(tài)，倒相器IV11的輸出是低 電平(接地電源VSSL的電平)，MOS晶體管QP12是導(dǎo)通狀態(tài)。
因而，因為此時內(nèi)部節(jié)點VN12是高電平(低電壓電源VDDL 的電平)，MOS晶體管QN13是導(dǎo)通狀態(tài)，故內(nèi)部節(jié)點VN13是低電 平(接地電源VSSM的電平)，MOS晶體管QN12是截止?fàn)顟B(tài)。此 外，因為MOS晶體管QN15是導(dǎo)通狀態(tài)，倒相器IVll的輸出是低電 平(接地電源VSSL的電平)，故MOS晶體管QN14是截止?fàn)顟B(tài)。
因而，因為此時上述內(nèi)部節(jié)點VN15是低電平(接地電源VSSL )， MOS晶體管QP14是導(dǎo)通狀態(tài)，故內(nèi)部節(jié)點VN14是高電平(高電壓 電源VDDH)， MOS晶體管QP15是截止?fàn)顟B(tài)。由于內(nèi)部節(jié)點VN12 是高電平(低電壓電源VDDL)，故MOS晶體管QN16的柵-源間 電壓VGS低于MOS晶體管QN16的閾值電壓，成為截止?fàn)顟B(tài)。由于 內(nèi)部節(jié)點VN14是高電平(高電壓電源VDDH),故晶體管QP16的 柵- 源間電壓VGS低于晶體管QP16的閾值電壓，成為導(dǎo)通狀態(tài)。
其結(jié)果，在該時刻tl時，電平變換電路的輸出OUT1輸出高電 平(高電壓電源VDDH的電平)， (時刻t2 )
接著，在時刻t2時，如果輸入信號IN1從高電平(低電壓電源 VDDL )轉(zhuǎn)移到低電平(接地電源VSSL )，則由于晶體管QP13導(dǎo)通， 內(nèi)部節(jié)點VN11成為高電平(低電壓電源VDDL)，故晶體管QP12 截止。因而，如果內(nèi)部節(jié)點VN13從低電平(接地電源VSSM)轉(zhuǎn)移 到高電平(低電壓電源VDDL),其電壓電平高于晶體管QN12的閾 值電壓，則晶體管QN12導(dǎo)通，內(nèi)部節(jié)點VN12開始向低電平(接地 電源VSSM)轉(zhuǎn)移，如果其電壓電平低于晶體管QN13的閾值電壓， 則晶體管QN13截止。此外，晶體管QN15截止，內(nèi)部節(jié)點VN11成 為高電平(低電壓電源VDDL)，晶體管QN14導(dǎo)通。
因而，在時刻t2時，如果內(nèi)部節(jié)點VN14從高電平(高電壓電 源VDDH)轉(zhuǎn)移到低電平(接地電源VSSL),其電壓電平低于晶體 管QP15的閾值電壓，則晶體管QP15導(dǎo)通，內(nèi)部節(jié)點VN15轉(zhuǎn)移到 高電平(高電壓電源VDDH)，如果其電壓電平高于晶體管QP14的 閾值電壓，則晶體管QP14截止。
由于內(nèi)部節(jié)點VN14是低電平(接地電源VSSL)，故晶體管 QP16的柵-源間電壓VGS高于晶體管QP16的閾值電壓，成為截止 狀態(tài)。由于內(nèi)部節(jié)點VN12是低電平(接地電源VSSM)，故MOS 晶體管QN16的柵-源間電壓VGS高于MOS晶體管QN16的閾值電 壓，成為導(dǎo)通狀態(tài)。
其結(jié)果，在該時刻t2時，電平變換電路的輸出OUT1輸出低電 平(接地電源VSSM)。
〈時刻t2時的晶體管QP16、 QN16的耐壓〉
在此，說明輸入信號IN1是低電平(接地電源VSSL)時(時刻 t2時)的晶體管QP16、 QN16的柵-源間電壓VGS和源-漏間電壓 VDS的耐壓。在本例中，在作為一例說明時，將各電源端子和柵-源 間電壓VGS、源-漏間電壓VDS的值定為以下表示的值。
VDDH = 4v、 VDDL = 1.5v、 VSSL-Ov、 VSSM = - 2.5v
柵-源間電壓VGS、源-漏間電壓VDS的耐壓4v
此外，晶體管QP16、 QN16的耐壓是與構(gòu)成輸出部13以外的電
路的電平變換部ll、 12等其它的MOS晶體管相同的值。
因為晶體管QP16的柵電壓是接地電源VSSL (Ov)、源電壓是 接地電源VSSL (Ov)、漏電壓是高電壓電源VDDH ( - 2.5v )，故 晶體管QP16的柵-源間電壓VGS成為接地電源VSSL ( Ov)-接地 電源VSSL(Ov) =0v,晶體管QP16的源-漏間電壓VDS成為AV1 (接地電源VSSL (Ov) -高電壓電源VDDH ( - 2.5v ) - 2.5v )。這 樣，在該時刻t2時，與本例有關(guān)的QP16的柵-源間電壓VGS和源 -漏間電壓VDS最大是AV1。因此，電壓VGS和電壓VDS的耐壓進 入了耐壓電壓(4v)的范圍內(nèi)。
此外，因為晶體管QN16的柵電壓是接地電源VSSL (Ov)、源 電壓是接地電源VSSM( -2.5v)、漏電壓是接地電源VSSM( -2.5v)， 故晶體管QN16的柵-源間電壓VGS成為AV1 ( VSSL ( 0v) - VSSM (-2.5v ) = 2.5v )，晶體管QN16的源-漏間電壓VDS成為VSSM (- 2.5v) - VSSM ( — 2.5v) = 0v。
這樣，在該時刻t2時，與本例有關(guān)的QN16的柵-源間電壓VGS 和源-漏間電壓VDS的耐壓最大是AV1。因此，電壓VGS和電壓VDS 的耐壓進入了耐壓電壓(4v)的范圍內(nèi)。 (時刻t3 )
再次接著說明本例的電平變換電路的工作。如圖示那樣，如果在 時刻t3時輸入信號IN1從低電平(接地電源VSSL )轉(zhuǎn)移到高電平(低 電壓電源VDDL)，則由于晶體管QP13截止，倒向器IVll的輸出 成為低電平(接地電源VSSL)，故晶體管QP12導(dǎo)通。因而，如果 內(nèi)部節(jié)點VN12從低電平(接地電源VSSM)轉(zhuǎn)移到高電平(低電壓 電源VDDL)，其電壓電平高于晶體管QN13的閾值電壓，則晶體管 QN13成為導(dǎo)通狀態(tài)。因此，內(nèi)部節(jié)點VN13轉(zhuǎn)移到低電平(接地電 源VSSM)，如果其電壓電平低于晶體管QN12的閾值電壓，則晶體 管QN12成為截止?fàn)顟B(tài)。此外，晶體管QN15導(dǎo)通，內(nèi)部節(jié)點VNll 成為低電平(接地電源VSSL),晶體管QN14截止。
因而，在該時刻t3時，如果內(nèi)部節(jié)點VN15從高電平(高電壓
電源VDDH)轉(zhuǎn)移到低電平(接地電源VSSL)，其電壓電平低于晶 體管QP14的閾值電壓，則晶體管QP14導(dǎo)通。再者，內(nèi)部節(jié)點VN14 轉(zhuǎn)移到高電平(高電壓電源VDDH)，如果其電壓電平高于晶體管 QP15的閾值電壓，則晶體管QP15截止。由于內(nèi)部節(jié)點VN12是高 電平(低電壓電源VDDL)，故晶體管QN16的柵-源間電壓VGS 低于晶體管QN16的閾值電壓而截止。由于內(nèi)部節(jié)點VN14是高電平 (高電壓電源VDDH)，故晶體管QP16的柵-源間電壓VGS低于 晶體管QP16的閾值電壓而導(dǎo)通。
其結(jié)果，在該時刻t3時，電平變換電路的輸出OUT1輸出高電 平(高電壓電源VDDH)。
<時刻t3時的晶體管QP16、 QN16的耐壓〉
在此，說明輸入信號IN1是高電平(低電壓電源VDDL)時(時 刻t3時)的晶體管QP16、 QN16的柵-源間電壓VGS和源-漏間電 壓VDS的耐壓。在該說明中，將各電源端子和柵-源間電壓VGS、 源 - 漏間電壓VDS的值定為與上述是同樣的。
因為晶體管QP16的柵電壓是接地電源VSSL (Ov)、源電壓是 高電壓電源VDDH (4v)、漏電壓是高電壓電源VDDH (4v)，故晶 體管QP16的柵-源間電壓VGS成為AV2 (高電壓電源VDDH (4v) -接地電源VSSL (Ov) =4v)，晶體管QP16的源-漏間電壓VDS 成為高電壓電源VDDH (4v)-高電壓電源VDDH (4v) = Ov。
這樣，在該時刻t3時，與本例有關(guān)的晶體管QP16的柵-源間 電壓VGS和源-漏間電壓VDS最大是AV2。因此，電壓VGS和電壓 VDS的耐壓進入了耐壓電壓(4v)的范圍內(nèi)。
此外，因為晶體管QN16的柵電壓是接地電源VSSL (0v)、源 電壓是低電壓電源VDDL( 1.5v)、漏電壓是高電壓電源VDDH(4v)， 故晶體管QN16的柵-源間電壓VGS成為源電壓是低電壓電源 VDDL(1.5v)-接地電源VSSL (0v) = 1.5v，晶體管QN16的源-漏間電壓VDS成為高電壓電源VDDH (4v)-低電壓電源VDDL (1.5v) =2.5v。
這樣，在該時刻t3時，與本例有關(guān)的QN16的柵-源間電壓VGS 和源-漏間電壓VDS最大是AV2。因此，電壓VGS和電壓VDS的耐 壓進入了耐壓電壓(4v)的范圍內(nèi)。
如上所述，在與本實施方式有關(guān)的電平變換電路中，即使是輸出 電壓處于高電壓電源VDDH 接地電源VSSM之間的情況，對構(gòu)成輸 出部13的晶體管QP16、QN16的柵-源間電壓VGS和源-漏間電壓 VDS施加的電壓最大可定為AV1 ( VSSL (Ov) - VSSM ( - 2.5v ) -2.5v)或AV2 (高電壓電源VDDH ( 4v ) -接地電源VSSL (Ov)= 4v)。
因此，可不對構(gòu)成輸出部13的晶體管QP16、 QN16施加最大振 幅電壓(VDDH(4v) -VSSM(_2.5v) ) = 6.5v的過電壓而工作。
此外，在本實施方式中，將晶體管QP16、 QN16的柵-源間電 壓VGS和源-漏間電壓VDS定為4v。但是，如果滿足有效的條件， 也可將輸出振幅定為VDDH-VSSM。
耐壓^VDDH —VSSL、耐壓^VDDL-VSSM
如果如上述的情況那樣可增大耐壓，則相應(yīng)地可增大高電壓電源 VDDH的電壓值，可減小接地電源VSSM的電壓值。 〈與本實施方式有關(guān)的電平變換電路的效果〉
按照與本實施方式有關(guān)的電平變換電路，至少可得到下述(l) 和(2)的效果。
(l)可提高輸出電位差，可防止對構(gòu)成輸出的晶體管施加過電壓。
(1) -1可提高輸出電位差
與本實施方式有關(guān)的電平變換電路除了正側(cè)電平變換部12外還 具備負(fù)側(cè)電平變換部11。
因此，電平變換電路的輸出電壓OUT1除了高電壓電源VDDH 的電平外(時刻t3時)，可輸出接地電源VSSM的電平(時刻t2時)。 這樣，由于可對正負(fù)兩極性變換輸出電壓OUTl，故可提高輸出電位 差。
例如，在本例的情況下，因為VDDH-4v、 VSSM--2.5v,故 可將電平變換電路的輸出電壓OUTl的輸出電位差定為約高電壓電源 VDDH (4v) -接地電源VSSM ( - 2.5v ) = 6.5v。
(1)-2可防止對構(gòu)成輸出的晶體管QP16、QN16施加過電壓。 (時刻t2時)在輸入信號IN1是低電平(接地電源VSSL)時， 由于構(gòu)成輸出部13的P型MOS晶體管QP16的內(nèi)部節(jié)點VN14是低 電平(接地電源VSSL),故P型MOS晶體管QP16的柵-源間電 壓VGS高于P型MOS晶體管QP16的閾值電壓，成為截止?fàn)顟B(tài)。
另一方面，此時由于構(gòu)成輸出部13的N型MOS晶體管QN16 的內(nèi)部節(jié)點VN12是低電平(接地電源VSSM)，故N型MOS晶體 管QN16的柵-源間電壓VGS高于N型MOS晶體管QN16的閾值 電壓，成為導(dǎo)通狀態(tài)。
(時刻t3時)再者，在輸入信號IN1是高電平(低電壓電源 VDDL)時，由于構(gòu)成輸出部13的P型MOS晶體管QP16的內(nèi)部節(jié) 點VN14是高電平(高電壓電源VDDH)，故P型MOS晶體管QP16 的柵-源間電壓VGS低于P型MOS晶體管QP16的閾值電壓，成為 導(dǎo)通狀態(tài)。
另一方面，此時由于N型MOS晶體管QN16的內(nèi)部節(jié)點VN12 是高電平(低電壓電源VDDL)，故N型MOS晶體管QN16的柵-源間電壓VGS低于N型MOS晶體管QN16的閾值電壓，成為截止 狀態(tài)。
這樣，輸出部13具備不同的導(dǎo)電型的晶體管QP16、 QN16，構(gòu) 成為與輸入信號IN1的正負(fù)的輸入邏輯對應(yīng)地使晶體管QP16、 QN16 的某一方導(dǎo)通、另一方截止。因此，即使是上述(l) -l所示那樣提 高了輸出電位差的情況，也可防止對輸出部13的晶體管QP16、 QN16 恒定地施加最大輸出電壓，可防止對晶體管QP16、 QN16施加耐壓以 上的過電壓。
例如，在本例的情況下，在時刻t2時，如上所述，使晶體管QP16、 QN16的柵-源間電壓VGS和源-漏間電壓VDS的耐壓處于耐壓電
壓(4v)的范圍內(nèi)。同樣，即使在時刻t3時，也使晶體管QP16、 QN16 的柵-源間電壓VGS和源-漏間電壓VDS的耐壓處于耐壓電壓(4v ) 的范圍內(nèi)。
(2)對于制造成本的降低是有利的。
如上述(l) -2中所示，按照與本實施方式有關(guān)的電平變換電 路，可防止對構(gòu)成輸出部13的晶體管QP16、 QN16施加過電壓。
因此，沒有必要只使構(gòu)成輸出部13的晶體管QP16、 QN16成為 高耐壓。因而，不會另外發(fā)生只使晶體管QP16、 QN16成為高耐壓的 晶體管的制造工藝，利用與構(gòu)成輸出部13、負(fù)側(cè)、正側(cè)電平變換部 11、 12的其它的晶體管同樣的制造工藝可形成構(gòu)成輸出部13的晶體 管QP16、 Q腿。
其結(jié)果，可防止制造工序的增加，對于制造成本的降低是有利的。\01是#<電平(VSSL的電平)，晶體管QN03是截止?fàn)顟B(tài)。
因而，因為內(nèi)部節(jié)點VN02是低電平，晶體管QP03是導(dǎo)通狀態(tài)， 故輸出端子OUTO是高電平(VDDH的電平)，晶體管QP02是截止 狀態(tài)。
(時刻t2 )
接著，在時刻t2時，如果輸入信號INO從高電平(VDDL)轉(zhuǎn) 移到低電平(VSSL )，則晶體管QN02截止，倒相器的輸出節(jié)點VNO 1 成為高電平(VDDL)，晶體管QN03導(dǎo)通。
因而，輸出端子OUTO從高電平(VDDH )轉(zhuǎn)移到低電平(VSSL )， 如果其電壓電平低于晶體管QP02的閾值電壓，則晶體管QP02導(dǎo)通。 另一方面，內(nèi)部節(jié)點VN02轉(zhuǎn)移到高電平(VDDH),如果其電壓電 平高于晶體管QP03的閾值電壓，則晶體管QP03截止。
其結(jié)果，在該時刻t2時，電平變換電路的輸出OUT0輸出低電 平(VSSL)。
(時刻t3 )
接著，在時刻t3時，如果輸入信號INO從低電平(VSSL)轉(zhuǎn)移 到高電平(VDDL)，則晶體管QN02導(dǎo)通，倒相器的輸出節(jié)點VNOl 成為低電平(VSSL)，晶體管QN03截止。
因而，內(nèi)部節(jié)點VN02從高電平(VDDH )轉(zhuǎn)移到低電平(VSSL)， 如果其電壓電平低于晶體管QP03的閾值電壓，則晶體管QP03導(dǎo)通，
輸出端子OUTO開始向高電平(VDDH)轉(zhuǎn)移，如果其電壓電平高于 晶體管QP02的閾值電壓，則晶體管QP02截止。
其結(jié)果，在該時刻t3時，電平變換電路的輸出OUTO輸出高電 平(VDDH)。
如上所述，與比較例有關(guān)的電平變換電路只具備正側(cè)的電平變換 部IIO，不具備負(fù)側(cè)的電平變換部。因此，只能進行正側(cè)的電平變換， 負(fù)側(cè)的電平變換是接地電位(VSSL的電平)。因此，電平變換電路 的輸出電壓差低。
另外，與比較例有關(guān)的電平變換電路在構(gòu)成輸出的輸出晶體管 QP03、 QN03的柵-源間和漏-源間恒定地施加正負(fù)的輸出電位差 (VDDH - VSSL )。因此不能得到比由制造工藝決定的晶體管的柵-源間耐壓和漏—源間耐壓大的輸出振幅。
為了進行大振幅輸出電壓變換而能耐受在柵-源間和漏-源間 施加的大振幅輸出電壓的高耐壓晶體管只是對于構(gòu)成輸出的部分所 必要的。但是，在這樣的情況下，由于另外發(fā)生只使構(gòu)成輸出的晶體 管QP03、 QN03成為高耐壓的晶體管的制造工藝，故制造工序增加， 制造成本增大。
對于本領(lǐng)域的專業(yè)人員來說，可容易地實現(xiàn)本發(fā)明的附加的優(yōu)點 和變型。因而，本發(fā)明在其更寬的方面不限于在這里表示的和描述的 特定的細(xì)節(jié)和代表性的實施例。因此，在不偏離由后附的權(quán)利要求及 其等效內(nèi)容所限定的本發(fā)明的普遍性的發(fā)明概念的精神和范圍的情 況下，可作各種各樣的修正。
權(quán)利要求
1.一種電平變換電路，其特征在于，包括高電位側(cè)電平變換部，連接在第1高電壓電源與第1低電壓電源之間，變換輸入信號的高電位側(cè)的電壓；低電位側(cè)電平變換部，連接在電壓比上述第1高電壓電源低的第2高電壓電源與電壓比上述第1低電壓電源低的第2低電壓電源之間，變換輸入信號的低電位側(cè)的電壓；以及輸出部，被輸入上述高電位側(cè)電平變換部的輸出和上述低電位側(cè)電平變換部的輸出，輸出上述第1高電壓電源的電壓電平和上述第2低電壓電源的電壓電平。
2. 如權(quán)利要求l所述的電平變換電路，其特征在于 還包括對上述輸出部的輸入端輸入上述第1低電壓電源的輸入部。
3. 如權(quán)利要求l所述的電平變換電路，其特征在于 還包括對上述輸出部的輸入端輸入基于輸入信號的信號的輸入部。
4. 如權(quán)利要求l所述的電平變換電路，其特征在于 上述輸出部具備第l導(dǎo)電型的第1MIS晶體管和第2導(dǎo)電型的第2MIS晶體管，上述第1MIS晶體管和上述第2MIS晶體管的電流路徑 串聯(lián)地連接，上述第1MIS晶體管和上述第2MIS晶體管的控制端子 共同地連接在上述輸出部的輸入端上，上述第1MIS晶體管和上述第 2MIS晶體管的電流路徑的共同節(jié)點連接在上述輸出部的輸出端上， 上述第1MIS晶體管的襯底電極連接在上述第1MIS晶體管的電流路 徑的另一端上，上述第2MIS晶體管的襯底電極連接在上述第2MIS 晶體管的電流路徑的另一端上。
5. 如權(quán)利要求l所述的電平變換電路，其特征在于 上述高電位側(cè)電平變換部包括電流路徑串聯(lián)地連接在上述第1高電壓電源與上述第l低電壓電 源之間的第l導(dǎo)電型的第1晶體管和第2導(dǎo)電型的第2晶體管；以及 電流路徑串聯(lián)地連接在上述第1高電壓電源與上述第l低電壓電源之間的第l導(dǎo)電型的第3晶體管和第2導(dǎo)電型的第4晶體管，其中 上述第1晶體管的控制端子連接在上述第3、第4晶體管的電流路徑上，上述第3晶體管的控制端子連接在上述第1、第2晶體管的電流路徑上。
6. 如權(quán)利要求l所述的電平變換電路，其特征在于 上述低電位側(cè)電平變換部包括笫l導(dǎo)電型的第1晶體管和第2導(dǎo)電型的第2晶體管，其電流路 徑串聯(lián)地連接在上述笫2高電壓電源與上述第2低電壓電源之間；以 及第l導(dǎo)電型的第3晶體管和第2導(dǎo)電型的第4晶體管，其電流路 徑串聯(lián)地連接在上述第2高電壓電源與上述第2低電壓電源之間，其 中上述第4晶體管的控制端子連接在上述第1、第2晶體管的電流 路徑上，上述第2晶體管的控制端子連接在上述第3、第4晶體管的 電流路徑上。
7. 如權(quán)利要求2所述的電平變換電路，其特征在于 上述輸入部包括電流路徑串聯(lián)地連接在上述第2高電壓電源與上述第l低電壓電源之間的第l導(dǎo)電型的第1晶體管和第2導(dǎo)電型的 第2晶體管。
8. 如權(quán)利要求3所述的電平變換電路，其特征在于 上述輸入部包括電流路徑串聯(lián)地連接在上述第2高電壓電源與上述第l低電壓電源之間的第l導(dǎo)電型的第1晶體管和第2導(dǎo)電型的 第2晶體管。
9. 如權(quán)利要求l所述的電平變換電路，其特征在于上述第1MIS晶體管和第2MIS晶體管中的一個根據(jù)正/負(fù)輸入邏 輯被導(dǎo)通，另一個4皮截止。
10. —種電平變換電路，其特征在于，包括高電位側(cè)電平變換部，連接在第1高電壓電源與第l低電壓電源之間，變換輸入信號的高電位側(cè)的電壓；低電位側(cè)電平變換部，連接在電壓比上述第l高電壓電源低的第 2高電壓電源與電壓比上述第l低電壓電源低的第2低電壓電源之間， 變換輸入信號的低電位側(cè)的電壓；第1負(fù)載減輕部，根據(jù)上述高電位側(cè)電平變換部的輸出，輸出上 述第1高電壓電源的電壓電平或上述第1低電壓電源的電壓電平；第2負(fù)載減輕部，根據(jù)上述低電位側(cè)電平變換部的輸出，輸出上 述第2高電壓電源的電壓電平或上述第2低電壓電源的電壓電平；以 及輸出部，被輸入上述第1負(fù)載減輕部的輸出和上述第2負(fù)載減輕 部的輸出，輸出上述第1高電壓電源的電壓電平和上述第2低電壓電 源的電壓電平。
11.如權(quán)利要求10所述的電平變換電路，其特征在于 還包括對上述輸出部的輸入端輸入上述第1低電壓電源的輸入部
12.如權(quán)利要求10所述的電平變換電路，其特征在于 還包括對上述輸出部的輸入端輸入基于輸入信號的信號的輸入部,
13. 如權(quán)利要求10所述的電平變換電路，其特征在于 上述輸出部具備第1導(dǎo)電型的第1MIS晶體管和第2導(dǎo)電型的第2MIS晶體管，上述第1MIS晶體管和上述第2MIS晶體管的電流路徑 串聯(lián)地連接，上述第1MIS晶體管和上述第2MIS晶體管的控制端子 共同地連接在上述輸出部的輸入端上，上述第1MIS晶體管和上述第 2MIS晶體管的電流路徑的共同節(jié)點連接在上述輸出部的輸出端上， 上述第1MIS晶體管的襯底電極連接在上述第1MIS晶體管的電流路 徑的另一端上，上述第2MIS晶體管的襯底電極連接在上述第2MIS 晶體管的電流路徑的另一端上。
14. 如權(quán)利要求10所述的電平變換電路，其特征在于上述高電位側(cè)電平變換部包括電流路徑串聯(lián)地連接在上述第1高電壓電源與上述第l低電壓電 源之間的第l導(dǎo)電型的第1晶體管和第2導(dǎo)電型的第2晶體管；以及電流路徑串聯(lián)地連接在上述第1高電壓電源與上述第l低電壓電 源之間的第l導(dǎo)電型的第3晶體管和第2導(dǎo)電型的第4晶體管，其中上述第1晶體管的控制端子連接在上述第3、第4晶體管的電流 路徑上，上述第3晶體管的控制端子連接在上述第1、第2晶體管的 電流路徑上。
15. 如權(quán)利要求10所述的電平變換電路，其特征在于 上述低電位側(cè)電平變換部包括電流路徑串聯(lián)地連接在上述第2高電壓電源與上述第2低電壓電 源之間的第l導(dǎo)電型的第1晶體管和第2導(dǎo)電型的第2晶體管；以及電流路徑串聯(lián)地連接在上述第2高電壓電源與上述第2低電壓電 源之間的第1導(dǎo)電型的第3晶體管和第2導(dǎo)電型的第4晶體管，其中上述第4晶體管的控制端子連接在上述第1、第2晶體管的電流 路徑上，上述第2晶體管的控制端子連接在上述第3、第4晶體管的 電流路徑上。
16. 如權(quán)利要求10所述的電平變換電路，其特征在于 上述第1負(fù)栽減輕部包括電流路徑串聯(lián)地連接在上述第1高電壓電源與上述第l低電壓電源之間的第l導(dǎo)電型的第1晶體管和第2導(dǎo) 電型的第2晶體管。
17. 如權(quán)利要求10所述的電平變換電路，其特征在于 上述第2負(fù)載減輕部包括電流路徑串聯(lián)地連接在上述第2高電壓電源與上述第2低電壓電源之間的第l導(dǎo)電型的第1晶體管和第2導(dǎo) 電型的第2晶體管。
18. 如權(quán)利要求ll所述的電平變換電路，其特征在于 上述輸入部包括電流路徑串聯(lián)地連接在上述第2高電壓電源與上述第l低電壓電源之間的第l導(dǎo)電型的第1晶體管和第2導(dǎo)電型的 第2晶體管。
19. 如權(quán)利要求12所述的電平變換電路，其特征在于 上述輸入部包括電流路徑串聯(lián)地連接在上述第2高電壓電源與上述第l低電壓電源之間的第l導(dǎo)電型的第1晶體管和第2導(dǎo)電型的 第2晶體管。
20. 如權(quán)利要求10所述的電平變換電路，其特征在于 上述輸出部包括電流路徑串聯(lián)地連接在上述第1負(fù)載減輕部的輸出端與上述第2負(fù)栽減輕部的輸出端之間的第l導(dǎo)電型的第1晶體 管和第2導(dǎo)電型的第2晶體管。
全文摘要
一種電平變換電路，包括高電位側(cè)電平變換部，連接在第1高電壓電源與第1低電壓電源之間，變換輸入信號的高電位側(cè)的電壓；低電位側(cè)電平變換部，連接在電壓比上述第1高電壓電源低的第2高電壓電源與電壓比上述第1低電壓電源低的第2低電壓電源之間，變換輸入信號的低電位側(cè)的電壓；以及輸出部，被輸入上述高電位側(cè)電平變換部的輸出和上述低電位側(cè)電平變換部的輸出，輸出上述第1高電壓電源的電壓電平和上述第2低電壓電源的電壓電平。
文檔編號H03K17/10GK101179268SQ20071017005
公開日2008年5月14日 申請日期2007年11月9日 優(yōu)先權(quán)日2006年11月9日
發(fā)明者伊藤貴司, 竹中恭一 申請人:株式會社東芝