專利名稱：具有開關(guān)選通門電路電平變換器的可編程多電源區(qū)的制作方法
具有開關(guān)選通門電路電平變換器的可編程多電源區(qū)
背景技術(shù)：
0001雙電源已經(jīng)用于低功率設(shè)計(jì)以減少靜態(tài)和動(dòng)態(tài)功率。較 高電源電壓(VCCH)典型地用于關(guān)鍵路徑的電路，而較低電源電壓 (V(xl)用于電路和非關(guān)鍵路徑。在一個(gè)實(shí)施例中，較高電源電壓是 I.IV，而較低電源電壓可以在0.8和I.IV的范圍之間。應(yīng)該理解，這 些電壓是示例性的用于集成電路的核心區(qū)，并且不意味著限定，因?yàn)?只要保持電壓間的相對關(guān)系，相應(yīng)的電壓就可以是任何合適的電壓。 關(guān)于可編程邏輯器件(PLD)，開關(guān)用于在較高電源電壓和較低電源電 壓之間進(jìn)行選擇。由于可編程邏輯器件的可配置的性質(zhì)，需要大量開 關(guān)來適應(yīng)所述PLD提供的靈活性。還應(yīng)該理解，信號從Vca區(qū)向VCCH
區(qū)傳送需要在所述兩個(gè)區(qū)之間設(shè)置電平變換器以避免當(dāng)驅(qū)動(dòng)VccH區(qū)和
VccL區(qū)中的門電路時(shí)出現(xiàn)大的靜態(tài)電流。
0002電平變換器已經(jīng)用多種方式實(shí)現(xiàn)。然而，通常遇到的問
題包括增加的延遲和相對大的開關(guān)電流。因?yàn)樵O(shè)計(jì)者知道將電平變換 器放置在何處，因此使用硬連線邏輯可以將延遲最小化。當(dāng)處理PLD 時(shí)，由于設(shè)計(jì)者事先不知道對于不同的用戶設(shè)計(jì)哪里需要電平變換器，
所以在Vccl和VccH可以相接的每一個(gè)位置都需要電平變換器。
0003因此，需要改進(jìn)的電平變換器方案和結(jié)構(gòu)以使延遲最小化 而且同時(shí)需要減少功率損耗。

發(fā)明內(nèi)容
0004這里描述的實(shí)施例提供了一種可以結(jié)合到可編程邏輯器 件內(nèi)部而不會(huì)產(chǎn)生額外延遲也不需要更多功率損耗的電平變換器。應(yīng) 該理解，本發(fā)明可以用多種方式實(shí)施，例如程序，儀器，系統(tǒng)，器件 或計(jì)算機(jī)可讀介質(zhì)上的方法。本發(fā)明的幾個(gè)獨(dú)創(chuàng)的實(shí)施例在下文進(jìn)行 描述。
0005本發(fā)明一方面提供了一種電平變換結(jié)構(gòu)，其適應(yīng)在相應(yīng)
電壓電平下工作的邏輯塊之間傳送的信號。所述結(jié)構(gòu)包括在所述邏輯 塊之間串聯(lián)連接的選通門電路?？蛇x門電路電壓電源供電給所述選通 門電路中的一個(gè)門極。所述可選門電路電壓電源基于配置隨機(jī)存取存
儲(chǔ)器(CRAM)設(shè)置選自多個(gè)電壓。在一個(gè)實(shí)施例中，半鎖存器連接 至所述選通門電路中的一個(gè)門電路。在此實(shí)施例中，所述半鎖存器是 使一個(gè)所述邏輯塊中的邏輯元件的功率泄漏最小化的反饋回路的一部 分。
0006本發(fā)明另一方面還提供了一種控制功率損耗并在集成電 路的各區(qū)之間提供電壓電平變換的方法。所述方法包括確定所述各區(qū) 的工作電壓電平是相同的電平還是不同的電平。如果所述各區(qū)的所述 工作電壓電平是不同的電平，則提供第一電壓電平至位于所述各區(qū)之 間的選通門電路的門極，并且提供第二電壓電平至接收所述第一選通 門電路輸出的選通門電路的門極。所述第二電壓電平低于所述第一 電 壓電平。如果所述各區(qū)的所述工作電壓電平是相同的，則根據(jù)所述各 區(qū)是連接至V化還是Vcc電壓電平，將相同或不同的電壓施加至所述 相應(yīng)選通門電路的門極。也就是說，如果所述各區(qū)連接至Vcc電壓， 則升高的電壓施加到相應(yīng)選通門電路的門極。如果所述各區(qū)連接至Vss 電壓，則升高的門極電壓供給到所述選通門電路中的一個(gè)門電路，而 其他選通門電路接收與所述區(qū)之一的所述電壓電平相應(yīng)的電壓。
0007本發(fā)明的其他方面將從下文結(jié)合附圖的詳細(xì)描述通過實(shí) 施例說明本發(fā)明原理而變得明顯。


0008結(jié)合附圖通過下面的詳細(xì)描述可以很容易地理解本發(fā)明，
而且同樣的參考數(shù)字表示同樣的結(jié)構(gòu)部件。
0009圖1A示出依照本發(fā)明一個(gè)實(shí)施例的可編程邏輯器件 (PLD)結(jié)構(gòu)的高層視圖的簡要示意圖。
0010圖1B是對圖1A中邏輯區(qū)之間的信號路徑進(jìn)行更詳細(xì)說 明的簡要示意圖。
0011圖2A和2B示出一種電平變換器，其可以應(yīng)用至工作在 不同電壓電平的兩個(gè)區(qū)之間以適應(yīng)信號從較高電源電壓向較低電源電
壓傳遞，反之亦然。
0012圖3A是依照本發(fā)明一個(gè)實(shí)施例的具有電平變換器的兩級 NMOS路徑選擇(routing)多路復(fù)用器和路徑選擇(routing)驅(qū)動(dòng)器
的簡要示意圖。
0013圖3B示出了用于給圖3A中多路復(fù)用器2的門電路提供 電壓電平VCCL或VCCBG的電路的簡要示意圖。
0014圖4示出了依照本發(fā)明一個(gè)實(shí)施例的具有用于雙Vss電源 的電平變換器的兩級NMOS路徑選擇多路復(fù)用器和路徑選擇驅(qū)動(dòng)器的 簡要示意圖。
0015圖5是依照本發(fā)明一個(gè)實(shí)施例的多個(gè)Vcc島(或模塊) (island)的最高層表示。
0016圖6是圖5的最高層圖示的另一種表示。0017圖7是對圖6實(shí)施例更詳細(xì)說明的簡要示意圖，其中運(yùn) 算邏輯元件中的多個(gè)Vo:島的劃分依照本發(fā)明的一個(gè)實(shí)施例完成。
具體實(shí)施例方式
0018這里描述的實(shí)施例提供了可以結(jié)合到可編程邏輯器件內(nèi) 部而不會(huì)引入額外延遲或需要更多功率損耗的電平變換器。然而對于 本領(lǐng)域技術(shù)人員而言，顯然本發(fā)明不需要這些特定細(xì)節(jié)中的一些或全 部也可以實(shí)施。在其他實(shí)例中，對已被人熟知的過程操作沒有進(jìn)行詳 細(xì)描述以免不必要地混淆了本發(fā)明。
0019可編程邏輯器件是極其復(fù)雜的器件。這些器件的可配置性 質(zhì)更增加了其復(fù)雜性。這里描述的實(shí)施例提供了開關(guān)選通門電路電平 變換器，以將可編程邏輯器件劃分成多個(gè)電源區(qū)而不會(huì)在關(guān)鍵路徑上 產(chǎn)生延遲。所述變換器也減少了總功率損耗。按照下文的詳細(xì)描述， 所述電平變換方案利用一些現(xiàn)有的結(jié)構(gòu)使耗用的面積最小化。另外， 這里提供的所述電平變換器結(jié)構(gòu)通過結(jié)合半鎖存器的反饋回路以及將 可選電壓電平施加至在可編程邏輯器件的區(qū)之間按路徑傳送信號的選 通門電路來減少/控制功率損耗。
0020圖1A示出依照本發(fā)明一個(gè)實(shí)施例的可編程邏輯器件 (PLD)結(jié)構(gòu)的高層視圖的簡要示意圖。PLD100包括邏輯區(qū)A102和邏輯區(qū)B 104。在邏輯區(qū)A 102和邏輯區(qū)B 104之間的是多路復(fù)用器區(qū) 106和108。應(yīng)該理解，多路復(fù)用器區(qū)106和108為在邏輯區(qū)A 102和 邏輯區(qū)B104之間按路徑傳送信號提供了靈活性。另外，邏輯區(qū)A102 和邏輯區(qū)B 104之間傳送的信號可以在關(guān)鍵路徑和非關(guān)鍵路徑之間傳 送。因此，所述信號可以在具有不同電源電壓的區(qū)之間傳送。區(qū)110 中的開關(guān)提供了通過不同路徑傳送信號的靈活性，從而用戶可以規(guī)劃 所需的路徑以實(shí)現(xiàn)適合特殊用戶的功能。這里描述的實(shí)施例提供了技 術(shù)和裝置，其用于提供從較高電源電壓區(qū)向較低電源電壓區(qū)或從較低 電源電壓區(qū)向較高電源電壓區(qū)傳送(traveling)的信號之間的功率電平 變換。
0021圖1B是對圖1A中邏輯區(qū)之間的信號路徑進(jìn)行更詳細(xì)說 明的簡要示意圖。邏輯區(qū)A 102可以連接至較高電源電壓(VccH)或 較低電源電壓(Vox),這取決于路徑的關(guān)鍵程度。信號將傳送至多路 復(fù)用器106a和多路復(fù)用器108a，這兩個(gè)多路復(fù)用器可以連接至配置隨 機(jī)存取存儲(chǔ)器(CRAM)位以選擇向邏輯B區(qū)104傳送信號的路徑。
0022圖2A和2B示出一種電平變換器，其可以應(yīng)用至工作在 不同電壓電平的兩個(gè)區(qū)之間以適應(yīng)信號從較高電源電壓向較低電源電 壓傳遞，反之亦然。在圖2A中示出了可以插入VccH和Vca接口的傳 統(tǒng)的電平變換器。應(yīng)該理解，這種類型的電平變換器由于具有交叉耦 合的p-型金屬氧化物半導(dǎo)體(PMOS)門電路110a和b結(jié)構(gòu)而與相對 大的延遲和大開關(guān)電流相關(guān)。還應(yīng)該理解，圖2A中的電平變換器還容 易漏電。在圖2B中示出了具有單電源的異步電平變換器。這種類型的 電平變換器沒有一個(gè)器件在切換時(shí)是部分導(dǎo)通的，所以將比圖2A所示 的電平變換器消耗更少的功率。因此，圖2B中電平變換器比圖2A中 電平變換器的漏電少。然而，當(dāng)與圖2A中的電平變換器相比時(shí)，圖 2B的異步電平變換器由于NMOS和PMOS器件串聯(lián)插入變換器的第 一級，因而將具有更高的延遲和切換功率。應(yīng)該理解，即使以Vcch瑜 入驅(qū)動(dòng)圖2B的電平變換器，由于NMOS和PMOS電路在第一級串聯(lián)，
所述VccH區(qū)將在切換功率中產(chǎn)生額外的延遲。關(guān)于可編程邏輯器件，
由于不能預(yù)先知道對于不同的用戶設(shè)計(jì)哪里需要電平變換器，因此在
Vccl和VccH可以相接的每一個(gè)位置都需要電平變換器。下面描述的實(shí)200710170163. 4
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施例說明了可避免與圖2A和2B描述的電平變換器相關(guān)的功率損耗和 延遲的電平變換器的方案和結(jié)構(gòu)。
0023圖3A是依照本發(fā)明一個(gè)實(shí)施例的具有電平變換器的兩級 NMOS路徑選擇(routing)多路復(fù)用器和路徑選擇驅(qū)動(dòng)器的簡要示意 圖。在這里描述的實(shí)施例中，為了使電平變換器產(chǎn)生的任何延遲最小 化，通過選擇合適的多路復(fù)用器門電路電壓在現(xiàn)有多路復(fù)用器上設(shè)置 了一個(gè)電平變換器。在圖3A中，配置隨機(jī)存取存儲(chǔ)器(CRAM)位
300, 301， 302和303用于控制對應(yīng)的PMOS晶體管300a-d的柵極。 本領(lǐng)域技術(shù)人員應(yīng)該理解，晶體管300a-d對應(yīng)于圖lA中的開關(guān)區(qū)110。 Vcc島l 310中的晶體管300a和300b連至反相器314，反相器314連 至多路復(fù)用器1 316然后連至多路復(fù)用器2 318。然后信號路徑通過節(jié) 點(diǎn)306進(jìn)入反相器320。半鎖存器305在反相器320之前插入。在Vcc 島2 312中，相應(yīng)的PMOS晶體管300c和300d向反相器320提供信 號并且電連接至半鎖存器305。本領(lǐng)域技術(shù)人員應(yīng)該理解，多路復(fù)用器 1 316和多路復(fù)用器2 318表示在PLD的所述多路復(fù)用器區(qū)內(nèi)的許多個(gè)
可能路徑中所選擇的路徑。
0024繼續(xù)參考圖3A， PMOS開關(guān)300a的激活意味著CRAM 位300設(shè)定為邏輯低值而CRAM位301設(shè)定為邏輯高值，導(dǎo)致反相器 314脫離VccL。因此，Vcc島(或模塊)(island) 1 310在VccL運(yùn)行 而為了示例性的目的Vcc島2 312在VccH運(yùn)行。因此，CRAM位302 設(shè)定為邏輯高值而CRAM位303設(shè)定為邏輯低值。本領(lǐng)域技術(shù)人員應(yīng) 該理解，所述實(shí)施例沒有限制為PMOS型晶體管，因?yàn)镹MOS型晶體 管通過適當(dāng)?shù)腃RAM位設(shè)定也可以用來實(shí)現(xiàn)這里描述的相同功能。總 之，在所述示例性實(shí)施例中低Vcc電平區(qū)驅(qū)動(dòng)高Vcc電平區(qū)。為了使 所述變換器適當(dāng)?shù)毓ぷ?，?dāng)輸入為邏輯高電平時(shí)，反相器320的門極， 例如，節(jié)點(diǎn)306，必須處于足夠高的電平以關(guān)斷反相器320的PMOS 晶體管。包括PMOS晶體管305的反饋回路保證在這種情況下節(jié)點(diǎn)306 的值為邏輯高值。根據(jù)這里的使用，PMOS晶體管305和相應(yīng)的反饋 回路可以稱為半鎖存器。另外，多路復(fù)用器316和318可以稱為選通 門電路。此夕卜，雖然這些選通門電路示例為NMOS類型的選通門電路， 但是也可以相應(yīng)地采用PMOS類型的選通門電路來替代。0025如圖3A所示，選通門電路316和318具有可選的功率 電平，其被發(fā)送以驅(qū)動(dòng)相應(yīng)的門電路。如上所述，當(dāng)Vcc島2在Vca 工作時(shí)，在節(jié)點(diǎn)306處則具有產(chǎn)生一電流路徑的電壓電平的可能性， 該電流路徑返回跨過選通門電路316和318，通過反相器314并返回通 過PMOS晶體管300a。所述反向路徑可對系統(tǒng)產(chǎn)生損害因此需要避免。 為了防止所述反向電流路徑，多路復(fù)用器2 318的門極具有可選的電壓
(圖示的Vccl和Vccbg)提供至該門極的能力。VccBG對應(yīng)于至少和 Vcch—祥高或者高于VccH的電壓水平。因此，當(dāng)VCCBG是高于VCCH
的電壓時(shí),多路復(fù)用器1-316和多路復(fù)用器2-318的門極升壓至VCCBC)。 如上所述，如果兩級NM0S多路復(fù)用器即多路復(fù)用器1 316和多路復(fù) 用器2 318的門極電壓都升壓，且Vccx輸入驅(qū)動(dòng)VccH中的結(jié)構(gòu)，這產(chǎn) 生從VccH側(cè)流向VcciJ則的直流電流，通過弱PMOS上拉電路(pull-Ip) 和NMOS多路復(fù)用器318和316。另外，Vccx電源將被來自這個(gè)反向 電流路徑的VCCH電源拉至高于Vccl。
0026為了消除這種反向路徑，如果NMOS多路復(fù)用器318的 一側(cè)為VccL，而另一側(cè)為VccH，則第二級NMOS多路復(fù)用器的門極
可以防止這種反向路徑。應(yīng)該理解，所述多路復(fù)用器可以選通達(dá)到VccL 減去VTO的電壓，其中VxN是門極的閾值電壓。應(yīng)該注意多路復(fù)用器
2-318上的Vox門極電壓只有當(dāng)所述Vccx區(qū)驅(qū)動(dòng)所述VCCH區(qū)時(shí)才是必 需的。當(dāng)所述VCCH區(qū)驅(qū)動(dòng)另 一個(gè)VCCH區(qū)或所述Vox區(qū)驅(qū)動(dòng)另 一個(gè)VCCL 區(qū)時(shí)，不需要在多路復(fù)用器2-318上施加所述Vox門極電壓。由于關(guān) 鍵路徑設(shè)置在VCCH區(qū)外，所有的NMOS多路復(fù)用器門極可以通過 VccBc升壓，而由于電平變換器，所述路徑不會(huì)產(chǎn)生任何額外的延遲。 在一個(gè)實(shí)施例中，由于電平變換器，非關(guān)鍵路徑和Vca區(qū)不會(huì)具有額 外的延遲，因?yàn)樗械腘MOS多路復(fù)用器門極都被升壓。在另一個(gè)實(shí) 施例中，所述Vccl區(qū)和所述VCCH區(qū)的相接處是產(chǎn)生額外延遲的唯一位 置。本領(lǐng)域技術(shù)人員應(yīng)該理解，如果Vccx比VccH減去第二級NMOS 多路復(fù)用器318的Vtn大，(Vccl>Vcch-Vtn)，則VccH可用于驅(qū)動(dòng) 門電路NMOS多路復(fù)用器318，而不用VccBG驅(qū)動(dòng)。在此實(shí)施例中， 所述Vccl區(qū)和VCCH區(qū)相接處的延遲將會(huì)減少。
0027圖3B示出了用于給圖3A中多路復(fù)用器2 318的門極提
供電壓電平Vccl或VCCB(3的電路的簡要示意圖。應(yīng)該理解，Vcxx或 VCCBG的選擇可以通過使用如圖3B所示的CRAM位來實(shí)現(xiàn)。如先前提 及的，使用PMOS晶體管并不是意味著限制，因?yàn)榭梢酝ㄟ^NMOS型 電阻器和相應(yīng)的CRAM位電平提供的相同功能。當(dāng)然，如果滿足上述 VCCL>VCCH-V 的條件，VccH可用于驅(qū)動(dòng)多路復(fù)用器2 318的門極。
0028圖4示出了依照本發(fā)明一個(gè)實(shí)施例的具有用于雙Vss電源 的電平變換器的兩極NMOS路徑選擇多路復(fù)用器和路徑選擇驅(qū)動(dòng)器的 簡要示意圖。圖4圖示了圖3A的一種替代，其中雙Vcc電源的PMOS 開關(guān)300a—d用具有雙Vss電源即V亂和VSSH的NMOS開關(guān)替代。應(yīng) 該理解，由于NMOS開關(guān)的尺寸大約是PMOS開關(guān)的一半，所以使用 NMOS開關(guān)導(dǎo)致面積的節(jié)省。在圖4的實(shí)施例中，多路復(fù)用器2 412 是PMOS開關(guān)。這防止了 Vss島1中V亂和Vss島2中Vssh之同的直 流路徑。在圖4中，NMOS下拉晶體管414位于路徑選擇驅(qū)動(dòng)器320 的輸入端以補(bǔ)償?shù)诙塒MOS多路復(fù)用器412兩端的PMOS電壓閾值 的下降。PMOS晶體管305的作用是防止上述的反向電流路徑。多路 復(fù)用器2 412的門極具有由電壓電平VssL或VssH供電的能力。應(yīng)該注 意，圖3B提供的結(jié)構(gòu)可以改進(jìn)以達(dá)到圖4的實(shí)施例的這種功能。本領(lǐng) 域技術(shù)人員應(yīng)該理解，雖然圖3和4提供的實(shí)施例描述為兩個(gè)Vcc/Vss 區(qū)，這并不是意味著限制，因?yàn)檫@些實(shí)施例中的每一個(gè)可以根據(jù)需要 延伸為多于兩個(gè)的Vcc/Vss區(qū)。此夕卜，對于本領(lǐng)域技術(shù)人員而言，顯然 多個(gè)路徑選擇驅(qū)動(dòng)器可以在每一個(gè)VSS/VCC島中存在，而實(shí)施方式不 限于如圖3A和4所示的單個(gè)路徑選擇驅(qū)動(dòng)器。
0029圖5是依照本發(fā)明一個(gè)實(shí)施例的多個(gè)Vcc島的最高層表 示。在圖5中，區(qū)500， 502和504包括在Vcc島1中，而區(qū)506， 508 和510包括在Vcc島2中。因此，PLD被劃分成不同的Vcc區(qū)，并且 在本實(shí)施例中由于在多個(gè)塊之間共享Vccx和VCCH電源，所以開關(guān)所需 的面積被最小化。可替代地，在圖6的區(qū)500至510中的每一個(gè)都連 接至專用的Vccl和VCCH電源開關(guān)。圖5和6示出了基于不同速度和功 率的權(quán)衡，可編程邏輯器件可以有不同的劃分。圖7是對圖6實(shí)施例 更詳細(xì)說明的簡要示意圖，其中運(yùn)算邏輯元件中的多個(gè)Vcc島的劃分 是依照本發(fā)明的一個(gè)實(shí)施例完成的。運(yùn)算邏輯元件(ALE)中的劃分
包括將電平變換器與路徑選擇電平變換器分離。這里，基于器件速度
和功率要求，Vcc島1 702和Vcc島2 704可以被配置為四個(gè)不同的區(qū)。 由于邏輯塊702和704以及路徑選擇塊706形成一個(gè)單獨(dú)塊，這些塊 可以由相同或不同的Vcc電平配置，在任何一種模式中它們根據(jù)功率 要求指定的那樣進(jìn)行工作。
0030應(yīng)該理解，基于速度和功率權(quán)衡的要求，路徑選擇驅(qū)動(dòng) 器可以在不同的Vcc島中工作。所述路徑選擇驅(qū)動(dòng)器可劃分成四種不 同的Vcc的情形。所述四種情形覆蓋了從Vo:島進(jìn)出的信號傳播，包 括下述的情形1- (VCCL—VCCL)，情形2- (VCCH—VCCH)，情形3- (VCCH —Vccx)和情形4- (Vcclj—VCCH)。在情形1中，連接至Vca島的信 號被傳送至相似的VccL島。在這樣的低功率模式中，兩個(gè)驅(qū)動(dòng)器都通 過配置PMOS晶體管例如圖3A中的晶體管300-03上的相應(yīng)RAM位 而位于VccL島中，而第一和第二級多路復(fù)用器例如圖3A中的多路復(fù) 用器316和318由升高的門極電壓(VCCBG)驅(qū)動(dòng)。在情形2中，有時(shí) 稱為關(guān)鍵路徑網(wǎng)絡(luò)運(yùn)行的常規(guī)模式，其中兩個(gè)驅(qū)動(dòng)器都位于VCCH島中， 第一和第二級多路復(fù)用器中的PMOS晶體管上的相應(yīng)RAM位由升高 的門極電壓驅(qū)動(dòng)。在情形3中，該情形對于路徑選擇驅(qū)動(dòng)器從關(guān)鍵路 徑向非關(guān)鍵路徑切換是必需的，PMOS上的相應(yīng)RAM位被配置用于 Vcx:島l和2。這里，第一級多路復(fù)用器由VccBG驅(qū)動(dòng)而第二級多路復(fù) 用器由VccL驅(qū)動(dòng)以防止Vcc島1和Vcc島2之間的短路。在情形4中， 該情形與第三種情形非常相似，但路徑選擇驅(qū)動(dòng)器是從非關(guān)鍵路徑向 關(guān)鍵路徑模式切換，PMOS上的相應(yīng)RAM位被配置用于Vcc島1和2，
而第一和第二級多路復(fù)用器分別由Vccbg和VccL驅(qū)動(dòng)，以防止Vcc島
之間的短路。應(yīng)該理解，參考圖3A提供的示例性討論使用的是情形4
的設(shè)置。由上所述，Vccbg至少和Vcch—祥高。
0031總之，用于PLD的電平變換器結(jié)構(gòu)提供了減小功率而不 影響關(guān)鍵路徑延遲的功率控制解決方案。在一個(gè)實(shí)施例中，多個(gè)選通 門電路中的一個(gè)門電路的門極能夠接收可選電壓電平從而在特定情況 下防止反向電流路徑。在另一個(gè)實(shí)施例中，提供了半鎖存器來幫助確 保最小的功率損耗/損失。
0032這里描述的可編程邏輯器件可以是包括一個(gè)或更多個(gè)下列元件的數(shù)據(jù)處理系統(tǒng)的一部分處理器，存儲(chǔ)器，1/0電路以及外圍 器件。所述數(shù)據(jù)處理系統(tǒng)可用于多種應(yīng)用，例如計(jì)算機(jī)聯(lián)網(wǎng)，數(shù)據(jù)聯(lián) 網(wǎng)，儀表器件，影像處理，數(shù)字信號處理，或希望使用可編程的或可 重新編程的邏輯的優(yōu)勢的任何適當(dāng)?shù)钠渌麘?yīng)用。所述可編程邏輯器件 可用于執(zhí)行多種不同的邏輯功能。例如，所述可編程邏輯器件可被配 置為與系統(tǒng)處理器協(xié)作的處理器或控制器。所述可編程邏輯器件也可 以用作數(shù)據(jù)處理系統(tǒng)中裁定對共享資源的使用的判別器。在另一個(gè)實(shí) 例中，所述可編程邏輯器件可被配置為處理器和系統(tǒng)中的一個(gè)其他元 件之間的接口。
0033這里描述的形成本發(fā)明一部分的任何操作都是有用的機(jī) 器操作。本發(fā)明也涉及執(zhí)行這些操作的器件或儀器。所述儀器可為了 期望目的而進(jìn)行特殊地構(gòu)造，或所述儀器可以是選擇地通過計(jì)算機(jī)中 存儲(chǔ)的計(jì)算機(jī)程序激活或配置的通用計(jì)算機(jī)。具體地，各種通用機(jī)器 可以與根據(jù)本文的教導(dǎo)所寫的計(jì)算機(jī)程序一起使用，或者可以更方便 地構(gòu)造執(zhí)行所需操作的更專門的儀器。
0034根據(jù)在這里的使用，可編程邏輯器件指的是可編程以執(zhí) 行預(yù)定功能，并且包括可編程邏輯陣歹U(PLA)、可編程陣列邏輯(PAL)、 現(xiàn)場可編程門陣列(FPGA)、復(fù)雜可編程邏輯器件(CPLD)以及多 種可編程的其他邏輯和存儲(chǔ)器件的任何集成電路。通常，這樣的PLD 由設(shè)計(jì)工程師使用程序包形式的電子設(shè)計(jì)自動(dòng)工具來設(shè)計(jì)和編程。
0035盡管為了清楚地理解，已經(jīng)在一些細(xì)節(jié)上對前述發(fā)明進(jìn) 行了描述，顯然地，在附加的權(quán)利要求范圍內(nèi)可以實(shí)施一定的改變和 修改。因此，目前的實(shí)施例認(rèn)為是示例性的而不是限制性的，而且本 發(fā)明不限定為這里給出的細(xì)節(jié)，而可以在所附權(quán)利要求的范圍和等同 范圍內(nèi)進(jìn)行修改。在權(quán)利要求中，元件和/或步驟不意味操作的任何特 殊順序，除非在權(quán)利要求中明確說明。
權(quán)利要求
1.一種適應(yīng)在相應(yīng)的電壓電平下工作的邏輯塊之間傳送的信號的電平變換結(jié)構(gòu)，包括在所述邏輯塊之間串聯(lián)連接的至少兩個(gè)選通門電路；提供至所述至少兩個(gè)選通門電路中的一個(gè)門電路的門極的可選門電路電壓電源；和連接至所述至少兩個(gè)選通門電路中的一個(gè)門電路的半鎖存器，其中所述半鎖存器是反饋回路的一部分，以使所述邏輯塊中一個(gè)邏輯塊的邏輯元件的功率泄漏最小化。
2. 根據(jù)權(quán)利要求1所述的電平變換結(jié)構(gòu)，其中所述至少兩個(gè)選通門 電路中的所述一個(gè)門電路是位于所述邏輯元件之前的最后的選通門電 路。
3. 根據(jù)權(quán)利要求1所述的電平變換結(jié)構(gòu)，其中所述邏輯塊連接至非 關(guān)鍵路徑或關(guān)鍵路徑中的一個(gè)，所述關(guān)鍵路徑比所述非關(guān)鍵路徑工作在 更高的電壓電平。
4. 根據(jù)權(quán)利要求1所述的電平變換結(jié)構(gòu)，其中所述半鎖存器包括一 個(gè)P型金屬氧化物半導(dǎo)體PMOS晶體管。
5. 根據(jù)權(quán)利要求1所述的電平變換結(jié)構(gòu)，其中所述可選門電路電壓 電源是所述相應(yīng)的電壓電平和大于任何所述相應(yīng)的電壓電平的另一個(gè)電 壓電平其中之一。
6.根據(jù)權(quán)利要求1所述的電平變換結(jié)構(gòu)，其中所述至少兩個(gè)選通門 電路是N型金屬氧化物半導(dǎo)體NMOS選通門電路。
7. 根據(jù)權(quán)利要求1所述的電平變換結(jié)構(gòu)，其中所述可選門電路電壓電源按照提供給晶體管柵極的配置隨機(jī)存取存儲(chǔ)器位設(shè)置來供電。
8. 根據(jù)權(quán)利要求7所述的電平變換結(jié)構(gòu)，其中所述晶體管是PMOS晶體管。
9. 根據(jù)權(quán)利要求1所述的電平變換結(jié)構(gòu)，其中所述結(jié)構(gòu)被結(jié)合到一 個(gè)可編程邏輯器件內(nèi)。
10. —種可編程邏輯器件，包括-在第一電壓工作的第一區(qū)； 在第二電壓工作的第二區(qū)；和連接所述第一和第二區(qū)的多個(gè)選通門電路，其中所述多個(gè)選通門電 路中的一個(gè)門電路的門極具有基于配置隨機(jī)存取存儲(chǔ)器CRAM設(shè)置從多 個(gè)電壓中選擇的可選電壓電源。
11. 根據(jù)權(quán)利要求10所述的可編程邏輯器件，其中所述多個(gè)電壓包 括所述第一或第二電壓其中之一和高于所述第一或第二電壓中的一個(gè)的 第三電壓。
12. 根據(jù)權(quán)利要求IO所述的可編程邏輯器件，還包括 連接至所述第二區(qū)的半鎖存器，并入所述半鎖存器以防止所述第二區(qū)的邏輯元件在關(guān)閉狀態(tài)時(shí)泄漏功率。
13. 根據(jù)權(quán)利要求10所述的可編程邏輯器件，其中所述CRAM設(shè)置 使多個(gè)晶體管中的一個(gè)導(dǎo)通以允許提供所述可選電壓。
14. 根據(jù)權(quán)利要求12所述的可編程邏輯器件，其中所述半鎖存器是 在所述邏輯元件的一個(gè)輸出和至所述邏輯元件的一個(gè)輸入之間限定的反 饋回路的一部分。
15. 根據(jù)權(quán)利要求10所述的可編程邏輯器件，其中所述第一電壓低于所述第二電壓，而提供至所述多個(gè)選通門電路中的一個(gè)門電路的所述 可選電壓是所述第一電壓。
16. 根據(jù)權(quán)利要求10所述的可編程邏輯器件，其中所述多個(gè)選通門 電路中剩余的門電路被提供高于所述第一或所述第二電壓中任一個(gè)的第 三電壓。
17. 根據(jù)權(quán)利要求IO所述的可編程邏輯器件，其中所述第一區(qū)和所 述第二區(qū)的每一個(gè)對應(yīng)Vo:區(qū)或Vss區(qū)中的一個(gè)。
18. 根據(jù)權(quán)利要求17所述的可編程邏輯器件，其中如果所述第一區(qū) 和所述第二區(qū)的每一個(gè)對應(yīng)Vss區(qū)，則所述多個(gè)選通門電路中的所述一個(gè) 門電路是PMOS選通門電路。
19. 一種控制功率損耗并在集成電路的各區(qū)之間提供電壓電平變換 的方法，包括以下方法操作-確定所述各區(qū)的工作電壓電平是相同的電平還是不同的電平； 如果所述各區(qū)的所述工作電壓電平是不同的，則所述方法包括施加第一電壓電平至位于所述各區(qū)之間的路徑上的第一選通門 電路的門極；而且施加第二電壓電平至接收所述第一選通門電路的輸出的第二選 通門電路的門極，所述第二電壓電平低于所述第一電壓電平。
20. 根據(jù)權(quán)利要求19所述的方法，其中施加第一電壓電平至位于所 述各區(qū)之間的路徑上的第一選通門電路的門極的所述方法操作包括-設(shè)置配置隨機(jī)存取存儲(chǔ)器位以使晶體管允許所述第一電壓電平被提 供至所述第一選通門電路的所述門極。
21. 根據(jù)權(quán)利要求19所述的方法，其中所述第一電壓電平高于所述 各區(qū)的任何工作電壓電平。
22. 根據(jù)權(quán)利要求19所述的方法，還包括如果所述各區(qū)的所述工作電壓電平是相同的電平，則所述方法包括， 施加相同的電壓電平至所述第一選通門電路的所述門極和所述 第二選通門電路的所述門極，其中所述相同的電壓電平高于所述各 區(qū)的任何工作電壓電平。
23. 根據(jù)權(quán)利要求19所述的方法，還包括如果所述各區(qū)的所述工作電壓電平是相同的電平，則所述方法包括， 施加第一電壓電平至位于所述各區(qū)之間的路徑上的第一選通門電路的門極，所述第一電壓電平高于所述各區(qū)的任何工作電壓電平； 而且施加第二電壓電平至接收所述第一選通門電路的輸出的第二選 通門電路的門極，所述第二電壓電平選自所述各區(qū)的所述工作電壓 電平之一。
全文摘要
提供了一種適應(yīng)在相應(yīng)電壓電平下工作的邏輯塊之間傳送的信號的電平變換結(jié)構(gòu)。所述結(jié)構(gòu)包括在所述邏輯塊之間串聯(lián)連接的選通門電路?？蛇x門電路電壓電源給所述選通門電路中的一個(gè)門極供電。所述可選門電路電壓電源基于配置隨機(jī)存取存儲(chǔ)器(CRAM)設(shè)置選自多個(gè)電壓。在一個(gè)實(shí)施例中，半鎖存器連接至所述選通門電路中的一個(gè)門電路。在此實(shí)施例中，所述半鎖存器是使一個(gè)所述邏輯塊中邏輯元件的功率泄漏最小化的反饋回路的一部分。還提供了一種控制功率損耗并在集成電路的各區(qū)之間提供電壓電平變換的方法。
文檔編號H03K19/0175GK101174828SQ20071017016
公開日2008年5月7日 申請日期2007年10月10日 優(yōu)先權(quán)日2006年10月10日
發(fā)明者H·易, R·施路威迪拉, V·山特卡 申請人:阿爾特拉公司