專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路，特別涉及具備了能施加電源電壓以上的 正的高電壓或接地電壓以下的負(fù)的高電壓的高電壓施加端子的半導(dǎo)體集 成電路。
背景技術(shù)：
以往，在微計(jì)算機(jī)等的半導(dǎo)體集成電路中設(shè)置有高電壓施加端子，該
高電壓施加端子可施加比其電源電壓高的高電壓。圖5是具備了那樣的高 電壓施加端子的半導(dǎo)體集成電路的電路圖。當(dāng)半導(dǎo)體集成電路的電源電壓 VDD為5V時(shí)，在此高電壓施加端子50上可施加0V 12V的輸入電壓。 高電壓施加端子50通過(guò)輸入電阻51連接CMOS反相器(inverter) 52 (輸 入緩沖器)。CMOS反相器52由P溝道型MOS晶體管(以下稱為PMOS) (Tl)和N溝道MOS晶體管(以下稱為NMOS) (T2)構(gòu)成，在這些晶 體管的柵極上施加來(lái)自高電壓施加端子50的輸入電壓。另外，高電壓施 加端子50上連接由NMOS (T3)組成的高耐壓輸出晶體管53。即使在采 用高耐壓輸出晶體管53的情況下，在高電壓施加端子50上也會(huì)出現(xiàn)0V 12V的電壓。
而且，為了承受上述高電壓，CMOS反相器52的PMOS(Tl)和NMOS (T2)的柵極耐壓被設(shè)定為12V以上，輸出晶體管53的NMOS (T3)的 漏極耐壓被設(shè)定為12V以上。
為了確保PMOS (Tl)和NMOS (T2)的柵極耐壓，柵極絕緣膜要形 成得比VDD系列(VDD=5V)的MOS晶體管厚。然而，當(dāng)柵極絕緣膜 變厚時(shí)，閾值電壓Vt上升，電源電壓VDD低時(shí)的CMOS反相器52的輸 入電壓的余量裕度變小。
于是，為了降低PMOS (Tl)、 NMOS (T2)的Vt，追加了閾值調(diào)整
用的離子注入工序。
關(guān)于半導(dǎo)體集成電路的輸入輸出電路記載在專利文獻(xiàn)1、 2中。特開平9一93U5號(hào)公報(bào) [專利文獻(xiàn)2]特開平9—172146號(hào)公報(bào)
然而，為了降低PMOS (Tl)、 NMOS (T2)的Vt，如果追加閾值調(diào) 整用的離子注入工序，存在制造工時(shí)增加、制造成本也增加的問(wèn)題。

發(fā)明內(nèi)容
本發(fā)明的半導(dǎo)體集成電路正是鑒于上述課題而提出的，其特征在于， 具備高電壓施加端子，其被施加電源電壓以上的正的高電壓；傳輸門 (transfer gate),其輸入端與上述高電壓施加端子連接，并且在柵極施加 電源電壓，由能承受上述高電壓的高耐壓的N溝道型MOS晶體管組成； 輸入緩沖器，其包括將柵極與上述傳輸門的輸出端連接的MOS晶體管； 和上拉電阻，其與上述傳輸門的輸出端連接，將輸出端偏置成電源電壓。
通過(guò)本發(fā)明的半導(dǎo)體集成電路，即使在高電壓施加端子上施加高電 壓，其高電壓也會(huì)通過(guò)傳輸門下降，在輸入緩沖器的MOS晶體管的柵極 上沒(méi)有被施加高電壓。由此，可以不必加厚地形成輸入緩沖器的MOS晶 體管的柵極絕緣膜，所以能夠省略閾值調(diào)整用的離子注入工序，并且不增 加制造工時(shí)、制造成本。 (發(fā)明效果)
通過(guò)本發(fā)明的半導(dǎo)體集成電路，能夠設(shè)置高電壓施加端子而不使制造 工時(shí)、制造成本增加。


圖1是由本發(fā)明的第1實(shí)施方式組成的半導(dǎo)體集成電路的電路圖。 圖2是由本發(fā)明的第1實(shí)施方式組成的半導(dǎo)體集成電路的輸入輸出特 性圖。
圖3是由本發(fā)明的第2實(shí)施方式組成的半導(dǎo)體集成電路的電路圖。 圖4是由本發(fā)明的第2實(shí)施方式組成的半導(dǎo)體集成電路的輸入輸出特 性圖。
圖5是現(xiàn)有例的半導(dǎo)體集成電路的電路圖。
圖中50—高電壓施加端子；51—輸入電阻；52—CMOS反相器；53、
58—輸出晶體管；54、 56—傳輸門；55—上拉電阻；57—下拉電阻；Tl、 T5、 T6—PMOS; T2、 T3、 T4—NMOS。
具體實(shí)施例方式
下面，參照附圖，對(duì)由本發(fā)明的實(shí)施方式構(gòu)成的半導(dǎo)體集成電路進(jìn)行 說(shuō)明。
(第l實(shí)施方式)
圖1是本發(fā)明的第1實(shí)施方式組成的半導(dǎo)體集成電路的電路圖。對(duì)于 與圖5的半導(dǎo)體集成電路相同的構(gòu)成部分，附以同一符號(hào)，省略其說(shuō)明。
此電路的特征是在圖5的電路上設(shè)置了由高耐壓的NMOS (T4)組成 的傳輸門54和上拉電阻55這一點(diǎn)。傳輸門54的輸入端連接在高電壓施 加端子50上，傳輸門54的輸出端通過(guò)輸入電阻51連接在CMOS反相器 52上。CMOS反相器52的閾值多被設(shè)定為0.5VDD左右。上拉電阻55 的一端連接傳輸門54的輸出端，上拉電阻55的另一端上施加電源電壓 VDD (5V)。還有，也可設(shè)置上拉的晶體管來(lái)代替上拉電阻55，。
當(dāng)高電壓施加端子50上施加VDD以上的高電壓VX時(shí)，傳輸門54 的輸出端變?yōu)閂DD—Vtl，(無(wú)上拉電阻55時(shí))。Vtl，是施加反向柵極偏壓 (back gate bias)狀態(tài)下的傳輸門54的閾值。在此例中，由于傳輸門54 的反向柵極被設(shè)定為接地電壓VSS (=0V)，所以反向柵極偏壓等于高電 壓VX。也就是說(shuō)，傳輸門54使輸入的高電壓VX (VX>VDD)下降到 VDD—VU，。上拉電阻55使傳輸門54的輸出端的電壓偏置成VDD，使 通過(guò)傳輸門54下降的輸出端的電壓上升到大約VDD。
另一方面，當(dāng)高電壓施加端子50上施加L電平的低電壓例如施加0V 時(shí)，如果上拉電阻55的電阻值為RU、傳輸門54的電阻值為RT，則傳輸 門54的輸出端的電壓用下式表示。
傳輸門54的輸出端的電壓二RT VDD/ (RU+RT)
這里，如果RU》RT，傳輸門54的輸出端的電壓變?yōu)閊0V，能夠消 除上拉電阻55對(duì)傳輸門54的輸出端的電壓的影響。
輸入電壓(=施加在高電壓施加端子50上的電壓)和傳輸門54的輸 出電壓(二CMOS反相器52的輸入電壓)的關(guān)系如圖2所示。由此很明 顯，CMOS反相器52上只施加0V VDD范圍的電壓。因此，由于CMOS 反相器52的PMOS (Tl)、 NMOS (T2)的柵極絕緣膜可形成與VDD系 列的MOS晶體管相同的厚度，所以那些閾值電壓不會(huì)變高。因此，能夠 省略閾值調(diào)整用的離子注入工序，消除制造工時(shí)、制造成本的增加。
還有，本實(shí)施方式的半導(dǎo)體集成電路具備輸入輸出功能，但也可不設(shè) 置輸出晶體管53，只具備輸入功能。 [第2實(shí)施方式〗
圖3是由本發(fā)明的第2實(shí)施方式組成的半導(dǎo)體集成電路的電路圖。與 第1實(shí)施方式的不同點(diǎn)有高電壓施加端子50上被施加接地電壓VSS(二 0V)以下的高電壓、傳輸門56由高耐壓的PMOS (T6)組成、設(shè)置下拉 電阻57來(lái)代替上拉電阻55、輸出晶體管58由高耐壓PMOS (T5)組成。 在高耐壓的PMOS (T6)的柵極上施加接地電壓VSS。
當(dāng)在高電壓施加端子50上施加VSS以下的高電壓VY時(shí)，傳輸門56 的輸出端變?yōu)閂t2'(無(wú)下拉電阻57時(shí))。Vt2'是施加反向柵極偏壓狀態(tài)下 的傳輸門56的閾值。在此例中，傳輸門56的反向柵極被設(shè)定為電源電壓 VDD (二0V)，所以反向柵極偏壓等于VDD。也就是說(shuō)，傳輸門56使輸 入的高電壓VY (VX<VSS)上升到Vt2'。下拉電阻57使傳輸門56的輸 出端的電壓偏置成VSS，使通過(guò)傳輸門56上升的輸出端的電壓下降到大 約VSSo
另一方面，當(dāng)高電壓施加端子50上施加H電平的電壓、例如施加VDD 時(shí)，如果下拉電阻57的電阻值為RD、傳輸門56的電阻值為RT，則傳輸 門56的輸出端的電壓用下式表示。
傳輸門56的輸出端的電壓二RD VDD/ (RT+RD)
這里，如果RD》RT，則傳輸門56的輸出端的電壓變?yōu)椤猇DD，能 夠消除下拉電阻57對(duì)傳輸門56的輸出端的電壓的影響。
輸入電壓(=施加在高電壓施加端子50上的電壓)和傳輸門56的輸 出電壓(二CMOS反相器52的輸入電壓)的關(guān)系如圖4所示。由此明確， CMOS反相器52上只施加了 0V VDD范圍的電壓。因此，由于CMOS
反相器52的PMOS (Tl)、 NMOS (T2)的柵極絕緣膜可形成與VDD系 列的MOS晶體管相同的厚度，所以不會(huì)使那些閾值電壓變高。因此，能 夠省略閾值調(diào)整用的離子注入工序，消除制造工時(shí)、制造成本的增加。
還有，本實(shí)施方式的半導(dǎo)體集成電路具備輸入輸出功能，但也可不設(shè) 置輸出晶體管58，只具備輸入功能。
權(quán)利要求
1、一種半導(dǎo)體集成電路，其特征在于，具備高電壓施加端子，其被施加電源電壓以上的正的高電壓；傳輸門，其輸入端與上述高電壓施加端子連接，并且在柵極施加電源電壓，由能承受上述高電壓的高耐壓的N溝道型MOS晶體管組成；輸入緩沖器，其包括將柵極與上述傳輸門的輸出端連接的MOS晶體管；和上拉元件，其與上述傳輸門的輸出端連接，將輸出端偏置成電源電壓。
2、 根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于， 具備輸出晶體管，其與上述高電壓施加端子連接，由能承受上述高電壓的高耐壓的N溝道型MOS晶體管組成。
3、 一種半導(dǎo)體集成電路，其特征在于，具備 高電壓施加端子，其被施加接地電壓以下的負(fù)的高電壓；傳輸門，其輸入端與上述高電壓施加端子連接，并且在柵極施加接地 電壓，由能承受上述高電壓的高耐壓的P溝道型MOS晶體管組成；輸入緩沖器，其包括將柵極與上述傳輸門的輸出端連接的MOS晶體 管；和下拉元件，其與上述傳輸門的輸出端連接，將輸出端偏置成接地電壓。
4、 根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路，其特征在于， 具備輸出晶體管，其與上述高電壓施加端子連接，由能承受上述高電壓的高耐壓的P溝道型MOS晶體管組成。
全文摘要
本發(fā)明提供一種半導(dǎo)體集成電路，設(shè)置由高耐壓的NMOS(T4)組成的傳輸門(54)和上拉電阻(55)。傳輸門(54)的輸入端與高電壓施加端子(50)連接，傳輸門(54)的輸出端通過(guò)輸入電阻(51)與CMOS反相器(52)連接。上拉電阻(55)的一端連接傳輸門(54)的輸出端，上拉電阻(55)的另一端被施加電源電壓VDD(5V)。傳輸門(54)使輸入的高電壓VX(VX＞VDD)下降到VDD-Vt1’。上拉電阻(55)使傳輸門(54)的輸出端的電壓偏置成VDD，使通過(guò)傳輸門(54)下降的輸出端的電壓上升到大約VDD。從而，在半導(dǎo)體集成電路中設(shè)置高電壓施加端子而不會(huì)使制造工時(shí)、制造成本增加。
文檔編號(hào)H03K19/003GK101192824SQ20071019402
公開日2008年6月4日 申請(qǐng)日期2007年11月26日 優(yōu)先權(quán)日2006年11月30日
發(fā)明者高橋秀一 申請(qǐng)人:三洋電機(jī)株式會(huì)社;三洋半導(dǎo)體株式會(huì)社