專利名稱：脈沖延遲信號(hào)發(fā)生器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型屬于一種脈沖延遲發(fā)生裝置，具體涉及一種用數(shù)字計(jì)數(shù) 和模擬延遲線構(gòu)成的低漂移、低抖動(dòng)、可編程的脈沖延遲發(fā)生器。
技術(shù)背景在科學(xué)實(shí)驗(yàn)、測(cè)量和控制領(lǐng)域，許多物理量都與時(shí)間間隔相關(guān)，需 要準(zhǔn)確控制時(shí)間間隔，即需要精確地控制時(shí)間延遲。目前，產(chǎn)生延遲脈 沖的方法有采用模擬電路和數(shù)字電路兩類。用數(shù)字電路產(chǎn)生延遲通常用 脈沖計(jì)數(shù)溢出產(chǎn)生延遲，計(jì)數(shù)可以穩(wěn)定工作，溫漂小，抗干擾能力強(qiáng)。 然而數(shù)字電路延遲的時(shí)間間隔分辨率取決于計(jì)數(shù)脈沖的周期，因?yàn)橛?jì)數(shù) 脈沖頻率不能無限制升高，所以純數(shù)字式的脈沖延遲裝置分辨率不能做得太高，通常分辨率可以做到幾ns。用模擬電路產(chǎn)生脈沖延遲，分辨率可以做得較高，但模擬電路受溫 度影響較大，也易于受到干擾，產(chǎn)生漂移或抖動(dòng)，延遲精度與延遲范圍 相關(guān)，延遲范圍越大，其抖動(dòng)和漂移就越大，實(shí)際相對(duì)精度并不高，在 延遲范圍較小時(shí)可以達(dá)到較高的絕對(duì)精度。為解決數(shù)字電路延遲分辨率 低和模擬電路延時(shí)相對(duì)精度較低的矛盾，也有采用數(shù)字延遲和模擬延遲 相結(jié)合的脈沖發(fā)生/延遲儀器(如Stanford research systems的DG535)， 該儀器模擬延遲部分是通過控制一個(gè)恒流源充放電補(bǔ)償電路來實(shí)現(xiàn)的。 該儀器電路復(fù)雜，價(jià)格昂貴，以DG535為例，該儀器僅4路延遲脈沖 輸出，價(jià)格達(dá)數(shù)萬元人民幣。并且， 一個(gè)系統(tǒng)中倘若需要上百路延遲脈 沖，則需要串聯(lián)幾十臺(tái)DG535，不但花費(fèi)大量資金，系統(tǒng)連線復(fù)雜， 且占用大量空間。 發(fā)明內(nèi)容'本實(shí)用新型是為了克服現(xiàn)有技術(shù)存在的缺點(diǎn)而提出的，其目的是提 供一種高精度、高穩(wěn)定性、易擴(kuò)展、低成本的脈沖延遲發(fā)生器。本實(shí)用新型的技術(shù)方案是 一種脈沖延遲發(fā)生器，包括主單元和可 擴(kuò)展延遲單元。主單元包括單片機(jī)系統(tǒng)、計(jì)數(shù)時(shí)鐘電路、基準(zhǔn)脈沖發(fā)生 電路；可擴(kuò)展延遲單元包括可預(yù)置數(shù)字延遲電路、模擬延遲電路；主單 元通過計(jì)數(shù)時(shí)鐘、數(shù)據(jù)總線、片選總線、基準(zhǔn)脈沖與可擴(kuò)展延遲單元相 連，基準(zhǔn)脈沖發(fā)生電路輸出的基準(zhǔn)脈沖經(jīng)由可進(jìn)行大范圍、低分辨率延 遲的可預(yù)置數(shù)字延遲電路輸出的數(shù)字延遲輸出脈沖與可進(jìn)行高分辨率延時(shí)的可編程延遲線芯片連接?；鶞?zhǔn)脈沖發(fā)生電路和可預(yù)置數(shù)值延遲電路共用一個(gè)計(jì)數(shù)時(shí)鐘電路 輸出的計(jì)數(shù)時(shí)鐘。模擬延遲電路21包括鎖存器U16和可編程延遲線芯片U23。 可編程延遲線芯片U23采用DS1020-15集成電路。 本實(shí)用新型可以根據(jù)需要將多路輸出集成在一起，提高了集成度。由于模擬延遲電路采用了集成的數(shù)字控制模擬延遲芯片，所以電路簡(jiǎn)單、成本低，同時(shí)具有高精度和高穩(wěn)定度等優(yōu)點(diǎn)。

圖1是本實(shí)用新型脈沖延遲信號(hào)發(fā)生器的組成框圖； 圖2是本實(shí)用新型脈沖延遲信號(hào)發(fā)生器中單片機(jī)系統(tǒng)組成圖； 圖3是本實(shí)用新型脈沖延遲信號(hào)發(fā)生器中基準(zhǔn)脈沖發(fā)生電路圖； 圖4是本實(shí)用新型脈沖延遲信號(hào)發(fā)生器中可擴(kuò)展延遲單元組成圖。U6、 U7、 U16、 U17鎖存器 U8 U11、 U18、 U19計(jì)數(shù)器 U12 U15、 U20非門電路U21A、 U21B與非門電路 U22A U22D與非門電路 U23可編程延遲線芯片具體實(shí)施方式
下面參照附圖和實(shí)施例對(duì)本實(shí)用新型的脈沖延遲信號(hào)發(fā)生器進(jìn)行 詳細(xì)說明-如圖1所示，本實(shí)用新型脈沖延遲信號(hào)發(fā)生器，包括主單元1和可 擴(kuò)展延遲單元2，主單元1由單片機(jī)系統(tǒng)11、計(jì)數(shù)時(shí)鐘電路12和基準(zhǔn) 脈沖發(fā)生電路14組成；可擴(kuò)展延遲單元2由模擬延遲電路21和可預(yù)置 數(shù)字延遲電路28組成。其中1 主單元11單片機(jī)系統(tǒng)2 可擴(kuò)展延遲單元12計(jì)數(shù)時(shí)鐘電路14基準(zhǔn)脈沖發(fā)生電路16 RS232通訊總線21模擬延遲電路24片選總線29數(shù)字延遲輸出脈沖U2緩沖驅(qū)動(dòng)器U5靜態(tài)閃存器13計(jì)數(shù)時(shí)鐘 15基準(zhǔn)脈沖 20數(shù)據(jù)總線22輸出延遲脈沖28可預(yù)置數(shù)字延遲電路Ul單片機(jī)U3、 U4地址譯碼器主單元1通過計(jì)數(shù)時(shí)鐘13、數(shù)據(jù)總線20、片選總線24、基準(zhǔn)脈沖 15的輸出端子與可擴(kuò)展延遲單元2相應(yīng)的輸入端子相連?；鶞?zhǔn)脈沖發(fā)生電路14輸出的基準(zhǔn)脈沖15經(jīng)由可進(jìn)行大范圍、低分 辨率延遲的可預(yù)置數(shù)字延遲電路28輸出的數(shù)字延遲輸出脈沖29與可進(jìn) 行高分辨率延時(shí)的可編程延遲線芯片U23連接。主單元1中的基準(zhǔn)脈沖發(fā)生電路14和可擴(kuò)展延遲單元2中的可預(yù) 置數(shù)字延遲電路28共用一個(gè)計(jì)數(shù)時(shí)鐘13，因此可預(yù)置數(shù)字延遲電路28 在基準(zhǔn)脈沖15觸發(fā)下進(jìn)行計(jì)數(shù)延遲時(shí)不需要進(jìn)行觸發(fā)脈沖和時(shí)鐘的同 步補(bǔ)償。計(jì)數(shù)時(shí)鐘電路12由有源晶振和緩沖器組成，緩沖器采用74F245 芯片，由有源晶振產(chǎn)生50MHz的計(jì)數(shù)時(shí)鐘，經(jīng)緩沖器74F245緩沖后作 為基準(zhǔn)脈沖發(fā)生電路14和可預(yù)置數(shù)字延遲電路28的計(jì)數(shù)時(shí)鐘13。如圖2所示，單片機(jī)系統(tǒng)11由單片機(jī)U1、緩沖驅(qū)動(dòng)器U2、地址 譯碼器U3、 U4和靜態(tài)閃存器U5組成。其中P0.0-P0.7接口經(jīng)緩沖驅(qū)動(dòng) 器U2驅(qū)動(dòng)后作為數(shù)據(jù)總線20， P2.0-P2.7接口作為地址線，通過地址譯 碼器U3和U4輸出片選信號(hào)Y1 Y16合在一起為片選總線24。單片機(jī) Ul采用MCS-51系列單片機(jī)W77E58，緩沖驅(qū)動(dòng)器U2采用74F245芯 片。地址譯碼器U3、 U4采用74HC138集成電路，靜態(tài)閃存器U5采用 24C16集成電路。通過單片機(jī)Ul的P1.0和Pl.l進(jìn)行數(shù)據(jù)傳輸，在斷電狀態(tài)下保存 設(shè)置數(shù)據(jù)。單片機(jī)Ul自帶的RS232總線與上位計(jì)算機(jī)(未圖示)通訊。如圖3所示，基準(zhǔn)脈沖發(fā)生龜路14由鎖存器U6、 U7，計(jì)數(shù)器U8 Ull和非門電路U12 U15組成。 .其中，鎖存器U6、 U7采用74F574芯片，在片選信號(hào)Y1、 Y4的 作用下鎖存數(shù)據(jù)總線20送來的各計(jì)數(shù)器的預(yù)置值，計(jì)數(shù)器U8-U11采 用數(shù)字器件74F160對(duì)計(jì)數(shù)時(shí)鐘13進(jìn)行分頻后產(chǎn)生基準(zhǔn)脈沖15。四個(gè) 計(jì)數(shù)器U8 U11采用同步計(jì)數(shù)的接法，具體連接按74F160數(shù)據(jù)手冊(cè)的 有關(guān)說明實(shí)施，所不同的是為了匹配延遲，較低位計(jì)數(shù)器的計(jì)數(shù)結(jié)束信 號(hào)(TC)經(jīng)過非門電路U12 U14后輸入到較高位計(jì)數(shù)器，允許較高 位計(jì)數(shù)器計(jì)入一個(gè)計(jì)數(shù)時(shí)鐘13，所述非門電路U12 U14分別采用一 片74F04芯片，74F04芯片中的6個(gè)非門串聯(lián)，非門電路U15采用74F04 心片。如圖4所示，可擴(kuò)展延遲單元2由模擬延遲電路21和可預(yù)置數(shù)字延遲電路28組成。模擬延遲電路21由鎖存器U16和可編程延遲線芯 片U23組成，鎖存器U16采用74F574芯片，可編程延遲線芯片U23 釆用DS1020-15集成電路；可預(yù)置數(shù)字延遲電路28由鎖存器U17、計(jì) 數(shù)器U18、 U19、非門電路U20、與非門電路U21A、 U21B、 U22A、 U22B、 U22C、 U22D組成?？深A(yù)置數(shù)字延遲電路28由74F系列數(shù)字器件構(gòu)成，其中鎖存器U17 采用74F574芯片，計(jì)數(shù)器U18、 U19采用74F160芯片，非門電路U20 采用74F04芯片，74F04芯片中的6個(gè)非門串聯(lián)，與非門電路U21A、 U21B， U22A、 U22B、 U22C、 U22D采用74F00芯片。擴(kuò)展延遲單元2的工作過程如下鎖存器U17在片選信號(hào)Y3作用下對(duì)計(jì)數(shù)器U18、 U19的預(yù)置數(shù)據(jù) 進(jìn)行鎖存，基準(zhǔn)脈沖15經(jīng)與非門電路U21A反向后加載計(jì)數(shù)器U18、 U19的預(yù)置數(shù)據(jù)，同時(shí)所述脈沖再經(jīng)過與非門電路U21B、 U22A延遲 觸發(fā)由與非門電路U22B和U22C組成的雙穩(wěn)態(tài)電路，所述雙穩(wěn)態(tài)電路 輸出啟動(dòng)計(jì)數(shù)器U19對(duì)計(jì)數(shù)時(shí)鐘13進(jìn)行計(jì)數(shù)。計(jì)數(shù)器U19計(jì)數(shù)結(jié)束脈沖經(jīng)非門電路U20延遲后啟動(dòng)計(jì)數(shù)器U18 計(jì)入一個(gè)計(jì)數(shù)時(shí)鐘13后計(jì)數(shù)器U18再次關(guān)閉，同時(shí)計(jì)數(shù)器U19繼續(xù)計(jì) 數(shù)；當(dāng)計(jì)數(shù)器U18計(jì)數(shù)結(jié)束后輸出計(jì)數(shù)結(jié)束脈沖，所述脈沖即為數(shù)字 延遲輸出脈沖29，所述脈沖經(jīng)與非門電路U22D反向后觸發(fā)由U22B和 U22C組成的雙穩(wěn)態(tài)電路，所述雙穩(wěn)態(tài)電路輸出就關(guān)閉計(jì)數(shù)器U19，等 待下一個(gè)基準(zhǔn)脈沖15的再次觸發(fā)。數(shù)字延遲輸出脈沖29輸出到模擬延 遲電路21，數(shù)字延遲的分辨率為l/50MHz=20ns。數(shù)字延遲輸出脈沖29 經(jīng)可編程延遲線芯片U23進(jìn)行高分辨率延遲，輸出延遲脈沖22相對(duì)基 準(zhǔn)脈沖15具有設(shè)定的延遲，其延遲量由單片機(jī)的數(shù)據(jù)總線20設(shè)置，該 延遲量在片選信號(hào)Y2的作用下由鎖存器U16鎖存，所述延遲線可進(jìn)行 八位延遲設(shè)定，其延遲分辨率為0.15ns，最大延遲為0.15x255=38.25ns。 模擬延時(shí)范圍38.25ns覆蓋了數(shù)字延時(shí)的分辨率20ns。本實(shí)用新型的脈沖延遲信號(hào)發(fā)生器的工作過程如下首先上位計(jì)算機(jī)(未圖示)通過與單片機(jī)系統(tǒng)11相連的RS232總 線16設(shè)置需要的基準(zhǔn)脈沖15的重復(fù)頻率，和輸出延遲脈沖22相對(duì)基 準(zhǔn)脈沖15的延遲，計(jì)算基準(zhǔn)脈沖發(fā)生電路14和可預(yù)置數(shù)字延遲電路 28中各計(jì)數(shù)器的預(yù)置值，以及模擬延遲電路21的模擬延遲量，并通過 數(shù)據(jù)總線20和片選總線24，對(duì)各計(jì)數(shù)器設(shè)定相應(yīng)的預(yù)置值和模擬延遲電路的模擬延遲量。設(shè)置完成后啟動(dòng)各計(jì)數(shù)器，基準(zhǔn)脈沖發(fā)生電路14以設(shè)置的頻率連 續(xù)輸出基準(zhǔn)脈沖15，可擴(kuò)展延遲單元2首先通過可預(yù)置數(shù)字電路28對(duì) 基準(zhǔn)脈沖15進(jìn)行數(shù)字延遲，獲得數(shù)字延遲輸出脈沖29。由于可預(yù)置數(shù)字延遲電路可以采用多級(jí)計(jì)數(shù)器串聯(lián)或位數(shù)很多的 計(jì)數(shù)器，因此可實(shí)現(xiàn)大范圍的延遲，但其分辨率受計(jì)數(shù)時(shí)鐘13的限制， 因此為低分辨率延遲。數(shù)字延遲輸出脈沖29輸入到模擬延遲電路21進(jìn) 行高分辨率延遲，獲得輸出延遲脈沖22，該延遲脈沖相對(duì)基準(zhǔn)脈沖15 具有所設(shè)定的延遲。本實(shí)用新型可以根據(jù)需要將多路輸出集成在一起，提高了集成度。 由于模擬延遲電路采用了集成的數(shù)字控制模擬延遲芯片，所以電路簡(jiǎn) 單、成本低，同時(shí)具有高精度和高穩(wěn)定度等優(yōu)點(diǎn)。
權(quán)利要求1、一種脈沖延遲信號(hào)發(fā)生器，包括主單元(1)和可擴(kuò)展延遲單元(2)，其特征在于主單元(1)包括單片機(jī)系統(tǒng)(11)、計(jì)數(shù)時(shí)鐘電路(12)和基準(zhǔn)脈沖發(fā)生電路(14)；可擴(kuò)展延遲單元(2)包括模擬延遲電路(21)和可預(yù)置數(shù)字延遲電路(28)；主單元(1)通過計(jì)數(shù)時(shí)鐘(13)、數(shù)據(jù)總線(20)、片選總線(24)和基準(zhǔn)脈沖(15)與可擴(kuò)展延遲單元(2)相連，基準(zhǔn)脈沖發(fā)生電路(14)輸出的基準(zhǔn)脈沖(15)經(jīng)由可進(jìn)行大范圍、低分辨率延遲的可預(yù)置數(shù)字延遲電路(28)輸出的數(shù)字延遲輸出脈沖(29)與可進(jìn)行高分辨率延時(shí)的可編程延遲線芯片(U23)連接。
2、 根據(jù)權(quán)利要求1所述的脈沖延遲信號(hào)發(fā)生器，其特征在于基 準(zhǔn)脈沖發(fā)生電路(14)和可預(yù)置數(shù)值延遲電路(28)共用一個(gè)計(jì)數(shù)時(shí)鐘 電路(12)輸出的計(jì)數(shù)時(shí)鐘(13)。
3、 根據(jù)權(quán)利要求1所述的脈沖延遲信號(hào)發(fā)生器，其特征在于模 擬延遲電路(21)包括鎖存器(U16)和可編程延遲線芯片(U23)。
4、 根據(jù)權(quán)利要求1所述的脈沖延遲信號(hào)發(fā)生器，其特征在于可 編程延遲線芯片(U23)采用DS1020-15集成電路。
專利摘要本實(shí)用新型公開了一種脈沖延遲信號(hào)發(fā)生器，包括主單元和可擴(kuò)展延遲單元。主單元包括單片機(jī)系統(tǒng)、計(jì)數(shù)時(shí)鐘電路和基準(zhǔn)脈沖發(fā)生電路；可擴(kuò)展延遲單元包括可預(yù)置數(shù)字延遲電路和模擬延遲電路。主單元通過計(jì)數(shù)時(shí)鐘、數(shù)據(jù)總線、片選總線、基準(zhǔn)脈沖與可擴(kuò)展延遲單元相連，基準(zhǔn)脈沖發(fā)生電路輸出的基準(zhǔn)脈沖經(jīng)由可進(jìn)行大范圍、低分辨率延遲的可預(yù)置數(shù)字延遲電路輸出的數(shù)字延遲輸出脈沖與可進(jìn)行高分辨率延時(shí)的可編程延遲線芯片連接。本實(shí)用新型可以將多路輸出集成在一起，提高了集成度；電路簡(jiǎn)單、成本低，同時(shí)具有高精度和高穩(wěn)定度等優(yōu)點(diǎn)。
文檔編號(hào)H03K5/14GK201113942SQ200720096960
公開日2008年9月10日 申請(qǐng)日期2007年8月3日 優(yōu)先權(quán)日2007年8月3日
發(fā)明者談小虎, 郭文成 申請(qǐng)人:核工業(yè)理化工程研究院